CN110931492A - Nor闪存的集成工艺方法 - Google Patents
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Abstract
本发明提供了一种NOR闪存的集成工艺方法，包括：提供形成有栅氧化层、浮栅层、ONO膜层及控制栅层的衬底；刻蚀所述控制栅层及所述ONO膜层以得到控制栅结构；形成第一浮栅结构；执行自对准源极离子注入以形成自对准源极注入区；形成第二浮栅结构，其中，所述控制栅结构及所述第二浮栅结构构成栅极结构；对衬底执行轻掺杂离子注入以形成轻掺杂扩散区。本发明形成栅极结构的过程是：先形成控制栅结构，再形成第一浮栅结构，最后行成第二浮栅结构，这样不会一次性形成高深宽比的沟槽，避免了沟槽中的光刻胶去除不干净的情况，提高了后续对衬底进行离子注入时离子掺杂的均匀性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种NOR闪存的集成工艺方法。
背景技术
快闪存储器由于其优越的性能得到了广泛的研究和应用，是目前一种非常重要的非易失存储器，其基本工作原理是在一MOSFET的栅介质中存储电荷，具体的，将电荷存储在一个被介质层完全包围的导电层或者半导电层中，例如，在MOSFET的浮栅层进行电荷存储从而得到浮栅型存储器，其中，浮栅型存储器一般包括层叠的两个门极结构,第一个门极结构称为浮栅门极(FG)且位于栅氧化层和ONO膜层之间；第二个门极称为控制门极(CG)且位于ONO膜层上,其和外部电极相连接。
但是随着半导体器件尺寸不断缩减，CG之间沟槽的深度增加，刻蚀形成栅极结构时容易造成光刻胶残留，从而造成后续对衬底进行离子注入时离子掺杂的均匀性变差，从而影响快闪存储器的器件性能。
发明内容
本发明的目的在于提供一种NOR闪存的集成工艺方法，以解决NOR闪存的集成工艺中光刻胶残留的问题。
为解决上述技术问题，本发明提供一种NOR闪存的形成方法，包括：
提供一衬底，所述衬底上依次形成有栅氧化层、浮栅层、ONO膜层及控制栅层；
在所述控制栅层上形成第一光刻胶层，定义第一光刻胶图案，并刻蚀所述控制栅层及所述ONO膜层以得到控制栅结构；
在所述控制栅结构表面形成第二光刻胶层，定义第二光刻胶图案，并刻蚀所述浮栅层和所述栅氧化层至所述衬底表面以形成第一浮栅结构；
执行自对准源极离子注入以在所述衬底中形成自对准源极注入区；
刻蚀所述第一浮栅结构以形成第二浮栅结构，其中，所述控制栅结构及所述第二浮栅结构构成栅极结构；
执行轻掺杂离子注入以在所述衬底中形成轻掺杂扩散区。
可选的，在所述NOR闪存的集成工艺方法中，在对所述衬底执行自对准源极离子注入之后，刻蚀所述第一浮栅结构以形成第二浮栅结构之前，还包括：
在所述第一浮栅结构表面形成第三光刻胶层，定义第三光刻胶图案。
可选的，在所述NOR闪存的集成工艺方法中，在对所述衬底执行自对准源极离子注入之后、在所述第一浮栅结构表面形成第三光刻胶层，定义第三光刻胶图案之前，还包括：
灰化去除形成有第二光刻胶图案的第二光刻胶层。
可选的，在所述NOR闪存的集成工艺方法中，在形成控制栅结构之后、在所述控制栅结构表面形成第二光刻胶层之前，还包括：
灰化去除形成有第一光刻胶图案的第一光刻胶层。
可选的，在所述NOR闪存的集成工艺方法中，采用干法刻蚀工艺刻蚀所述控制栅层及所述ONO膜层。
可选的，在所述NOR闪存的集成工艺方法中，采用干法刻蚀工艺刻蚀所述浮栅层。
可选的，在所述NOR闪存的集成工艺方法中，所述栅氧化层的材料为氧化硅。
可选的，在所述NOR闪存的集成工艺方法中，所述浮栅层和所述控制栅层的材料为多晶硅。
可选的，在所述NOR闪存的集成工艺方法中，所述浮栅层的厚度介于
所述控制栅层的厚度介于
可选的，在所述NOR闪存的集成工艺方法中，所述自对准源极离子注入工艺的工艺条件包括：掺杂浓度介于1e18 cm-3～1e21cm-3，注入能量介于10K eV～35K eV，离子注入角度介于0°～7°。
可选的，在所述NOR闪存的集成工艺方法中，所述轻掺杂离子注入工艺的工艺条件包括：掺杂浓度介于1e18 cm-3～1e21cm-3，注入能量介于10K eV～15K eV，离子注入角度介于0°～7°。
综上，本发明提供一种NOR闪存的集成工艺方法，包括：提供形成有栅氧化层、浮栅层、ONO膜层及控制栅层的衬底；在所述控制栅层上形成第一光刻胶层，定义第一光刻胶图案，并刻蚀所述控制栅层及所述ONO膜层以得到控制栅结构；在所述控制栅结构表面形成第二光刻胶层，定义第二光刻胶图案，并刻蚀所述浮栅层和所述栅氧化层至所述衬底表面以形成第一浮栅结构；对所述衬底执行自对准源极离子注入以形成自对准源极注入区；刻蚀所述第一浮栅结构以形成第二浮栅结构，其中，所述控制栅结构及所述第二浮栅结构构成栅极结构；对所述衬底执行轻掺杂离子注入以形成轻掺杂扩散区。在本发明中形成所述栅极结构的过程是：先形成控制栅结构，再形成第一浮栅结构，最后行成第二浮栅结构，这样不会一次性形成高深宽比的沟槽，避免了沟槽中的光刻胶去除不干净的情况，从而减少了形成栅极结构的整个过程中的光刻胶残留，提高了后续对衬底进行离子注入时离子掺杂的均匀性，从而优化快闪存储器的器件性能。
附图说明
图1是本发明实施例的NOR闪存的集成工艺方法流程图；
图2-图7是本发明实施例的NOR闪存的集成工艺方法各步骤的半导体示意图；
其中，附图标记说明如下：
100-衬底，101-自对准源极注入区，102-轻掺杂扩散区，110-栅氧化层，120-浮栅层，121-第一浮栅结构，130-ONO膜层，140-控制栅层，200-第一光刻胶层，210-第二光刻胶层，300-控制栅结构，310-栅极结构。
具体实施方式
以下结合附图和具体实施例对本发明提出的NOR闪存的集成工艺方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
本发明提供一种NOR闪存的集成工艺方法，参考图1，图1是本发明实施例的NOR闪存的集成工艺方法流程图，所述NOR闪存的集成工艺方法包括：
S10：提供一衬底，所述衬底上依次形成有栅氧化层、浮栅层、ONO膜层及控制栅层；
S20：在所述控制栅层上形成第一光刻胶层，定义第一光刻胶图案，并刻蚀所述控制栅层及所述ONO膜层以得到控制栅结构；
S30：在所述控制栅结构表面形成第二光刻胶层，定义第二光刻胶图案，并刻蚀所述浮栅层和所述栅氧化层至所述衬底表面以形成第一浮栅结构；
S40：对所述衬底执行自对准源极离子注入以在所述衬底中形成自对准源极注入区；
S50：刻蚀所述第一浮栅结构以形成第二浮栅结构，其中，所述控制栅结构及所述第二浮栅结构构成栅极结构；
S60：对所述衬底执行轻掺杂离子注入以在所述衬底中形成轻掺杂扩散区。
具体的，参考图2-图7，图2-图7是本发明实施例的NOR闪存的集成工艺方法各步骤的半导体示意图。
首先，参考图2，提供一衬底100，所述衬底100上依次形成有栅氧化层110、浮栅层120、ONO膜层130及控制栅层140。所述衬底100可以是单晶硅、多晶硅、非晶硅中的一种，所述衬底100也可以是砷化镓、硅稼化合物等，所述衬底100还可以具有绝缘层上硅或硅上外延层结构；所述衬底100还可以是其它半导体材质，这里不再一一列举。其中，所述栅氧化层110的材料为氧化硅，所述浮栅层120和所述控制栅层140的材料为多晶硅。
可选的，在所述NOR闪存的集成工艺方法中，所述浮栅层的厚度介于
所述控制栅层的厚度介于
然后，参考图3，在所述控制栅层140上形成第一光刻胶层200，定义第一光刻胶图案，并刻蚀所述控制栅层140及所述ONO膜层130以得到控制栅结构300。在本实施例中，采用干法刻蚀工艺刻蚀所述控制栅层140及所述ONO膜层130。现有技术中，随着半导体器件尺寸不断缩减，在所述控制栅层140上形成第一光刻胶层200，定义第一光刻胶图案之后，刻蚀所述控制栅层140、所述ONO膜层130及所述浮栅层120以得到栅极结构，这样刻蚀所述控制栅层140、所述ONO膜层130及所述浮栅层120时就会形成高深宽比的沟槽，在后续形成新的光刻胶作为自对准源极离子注入的掩膜时，灰化去除高深宽比的沟槽中的光刻胶难以去除干净，从而导致造成后续对衬底进行轻掺杂离子注入时离子掺杂的均匀性变差，从而影响快闪存储器的器件性能。而本发明中，在所述控制栅层140上形成第一光刻胶层200，定义第一光刻胶图案之后，仅先刻蚀所述控制栅层140及所述ONO膜层130以得到控制栅结构300，与现有技术形成高深宽比的沟槽相比，刻蚀所述控制栅层140及所述ONO膜层130所形成低深宽比的沟槽，避免了沟槽中的光刻胶去除不干净的情况，从而减少了形成栅极结构的整个过程中的光刻胶残留，提高了后续对衬底进行离子注入时离子掺杂的均匀性，从而优化快闪存储器的器件性能。
其中，在形成控制栅结构之后，所述NOR闪存的集成工艺方法还包括：灰化去除形成有第一光刻胶图案的第一光刻胶层200，通常通入氧气或者氧气与其氮气的混合气体参与灰化工艺。
接着，参考图4，在所述控制栅结构300表面形成第二光刻胶层210，定义第二光刻胶图案，并刻蚀所述浮栅层120和所述栅氧化层110至所述衬底100表面以形成第一浮栅结构121，在本实施例中，采用干法刻蚀工艺刻蚀所述浮栅层120。
进一步的，参考图5，对所述衬底100执行自对准源极离子注入以在所述衬底100中得到自对准源极注入区101，具体的，因为自对准源极离子注入是在所述衬底100中形成自对准源极注入区101，所以自对准源极离子注入工艺在本实施例中可以简称为“SAS离子注入工艺”，其中，所述自对准源极离子注入工艺(SAS离子注入工艺)的工艺条件包括：掺杂浓度介于1e18 cm-3～1e21cm-3，注入能量介于10K eV～35K eV，离子注入角度介于0°～7°。本发明不同于现有技术，并没有一次性刻蚀所述控制栅层140、所述ONO膜层130及所述浮栅层120，从而避免了在执行SAS离子注入之前沟槽中有光刻胶等高聚物杂质残留的情况，提高了SAS离子注入的离子掺杂的均匀性。
在本实施例中，在对所述衬底执行SAS离子注入之后，所述NOR闪存的集成工艺方法还包括：灰化去除形成有第二光刻胶图案的第二光刻胶层210。本发明的先形成所述控制栅结构300，再行成所述第一浮栅结构121的集成工艺方法，避免了在刻蚀过程中形成高深宽比的沟槽，避免了沟槽中的形成有第二光刻胶图案的第二光刻胶层200去除不干净的情况，从而提高了后续CLDD离子注入的离子掺杂的均匀性。
在本实施例中，在灰化去除形成有第二光刻胶图案的第二光刻胶层210之后，所述NOR闪存的集成工艺方法还包括：在所述第一浮栅结构121表面形成第三光刻胶层(未图示)，定义第三光刻胶图案。
接着，参考图6，刻蚀所述第一浮栅结构121以形成第二浮栅结构，其中，所述控制栅结构300及所述第二浮栅结构构成栅极结构310。
最后，参考图7，对所述衬底100执行轻掺杂离子注入以在所述衬底100中形成轻掺杂扩散区102，具体的，因为轻掺杂离子注入是在所述衬底100中形成轻掺杂扩散区102，所以轻掺杂离子注入工艺在本实施例中可以简称为“CLDD离子注入工艺”，其中，所述轻掺杂离子注入工艺(CLDD离子注入工艺)的工艺条件包括：掺杂浓度介于1e18 cm-3～1e21cm-3，注入能量介于10K eV～15K eV，离子注入角度介于0°～7°，在本发明中形成所述栅极结构310的过程是：先形成控制栅结构300，再形成第一浮栅结构121，最后行成第二浮栅结构，这样不会一次性形成高深宽比的沟槽，避免了沟槽中的光刻胶去除不干净的情况，从而减少了形成栅极结构310的整个过程中的光刻胶残留，提高了对衬底进行CLDD离子注入时离子掺杂的均匀性。
进一步的，在对所述衬底100执行轻掺杂离子注入以在所述衬底100中形成轻掺杂扩散区102之后，所述NOR闪存的集成工艺方法通常还包括灰化去除形成有第三光刻胶图案的第三光刻胶层的步骤。
优选的，在对半导体器件的存储区域完成SAS离子注入工艺以及CLDD离子注入工艺之后，通常还需要对半导体器件的逻辑区域执行高压阱区离子注入(HVN离子注入)以及P型离子轻掺杂注入(PLDD离子注入)。
综上，本发明提供一种NOR闪存的集成工艺方法，包括：提供形成有栅氧化层、浮栅层、ONO膜层及控制栅层的衬底；在所述控制栅层上形成第一光刻胶层，定义第一光刻胶图案，并刻蚀所述控制栅层及所述ONO膜层以得到控制栅结构；在所述控制栅结构表面形成第二光刻胶层，定义第二光刻胶图案，并刻蚀所述浮栅层和所述栅氧化层至所述衬底表面以形成第一浮栅结构；对所述衬底执行自对准源极离子注入以在衬底中形成自对准源极注入区；在所述第一浮栅结构表面形成第三光刻胶层，定义第三光刻胶图案；刻蚀所述第一浮栅结构以形成第二浮栅结构，其中，所述控制栅结构及所述第二浮栅结构构成栅极结构；对所述衬底执行轻掺杂离子注入以在衬底中形成轻掺杂扩散区。在本发明中形成所述栅极结构的过程是：先形成控制栅结构，再形成第一浮栅结构，最后行成第二浮栅结构，这样不会一次性形成高深宽比的沟槽，避免了沟槽中的光刻胶去除不干净的情况，从而减少了形成栅极结构的整个过程中的光刻胶残留，提高了后续对衬底进行SAS离子注入时离子掺杂的均匀性，从而优化快闪存储器的器件性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (11)
1.一种NOR闪存的形成方法，其特征在于，包括：
提供一衬底，所述衬底上依次形成有栅氧化层、浮栅层、ONO膜层及控制栅层；
在所述控制栅层上形成第一光刻胶层，定义第一光刻胶图案，并刻蚀所述控制栅层及所述ONO膜层以得到控制栅结构；
在所述控制栅结构表面形成第二光刻胶层，定义第二光刻胶图案，并刻蚀所述浮栅层和所述栅氧化层至所述衬底表面以形成第一浮栅结构；
执行自对准源极离子注入以在所述衬底中形成自对准源极注入区；
刻蚀所述第一浮栅结构以形成第二浮栅结构，其中，所述控制栅结构及所述第二浮栅结构构成栅极结构；
执行轻掺杂离子注入以在所述衬底中形成轻掺杂扩散区。
2.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，在对所述衬底执行自对准源极离子注入之后，刻蚀所述第一浮栅结构以形成第二浮栅结构之前，还包括：
在所述第一浮栅结构表面形成第三光刻胶层，定义第三光刻胶图案。
3.如权利要求2所述的NOR闪存的集成工艺方法，其特征在于，在对所述衬底执行自对准源极离子注入之后、在所述第一浮栅结构表面形成第三光刻胶层，定义第三光刻胶图案之前，还包括：
灰化去除形成有第二光刻胶图案的第二光刻胶层。
4.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，在形成控制栅结构之后、在所述控制栅结构表面形成第二光刻胶层之前，还包括：
灰化去除形成有第一光刻胶图案的第一光刻胶层。
5.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，采用干法刻蚀工艺刻蚀所述控制栅层及所述ONO膜层。
6.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，采用干法刻蚀工艺刻蚀所述浮栅层。
7.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，所述栅氧化层的材料为氧化硅。
8.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，所述浮栅层和所述控制栅层的材料为多晶硅。
9.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，所述浮栅层的厚度介于
所述控制栅层的厚度介于
10.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，所述自对准源极离子注入工艺的工艺条件包括：掺杂浓度介于1e18cm-3～1e21cm-3，注入能量介于10K eV～35K eV，离子注入角度介于0°～7°。
11.如权利要求1所述的NOR闪存的集成工艺方法，其特征在于，所述轻掺杂离子注入工艺的工艺条件包括：掺杂浓度介于1e18cm-3～1e21cm-3，注入能量介于10K eV～15K eV，离子注入角度介于0°～7°。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20200327 |