KR100831275B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100831275B1 KR100831275B1 KR1020060092092A KR20060092092A KR100831275B1 KR 100831275 B1 KR100831275 B1 KR 100831275B1 KR 1020060092092 A KR1020060092092 A KR 1020060092092A KR 20060092092 A KR20060092092 A KR 20060092092A KR 100831275 B1 KR100831275 B1 KR 100831275B1
- Authority
- KR
- South Korea
- Prior art keywords
- cleaning
- memory device
- flash memory
- floating gate
- photoresist pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 40
- 230000008569 process Effects 0.000 claims abstract description 31
- 238000004140 cleaning Methods 0.000 claims abstract description 29
- 238000004380 ashing Methods 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000007943 implant Substances 0.000 claims abstract description 7
- 239000000243 solution Substances 0.000 claims description 8
- 239000007864 aqueous solution Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 230000003746 surface roughness Effects 0.000 abstract description 8
- 230000014759 maintenance of location Effects 0.000 abstract description 6
- 239000012528 membrane Substances 0.000 abstract 1
- 239000007788 liquid Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 기판상에 형성된 터널 산화막 위에 플로팅 게이트를 구비하는 단계; 상기 플로팅 게이트 상에 ONO 막을 형성하는 단계; 상기 반도체 기판에 대해 웰(well)을 형성하기 위한 웰 임플란트(well implant) 공정을 수행하는 단계; 상기 포토레지스트 패턴을 H2SO4와 H2O2를 1:1~1:6으로 혼합한 에싱액을 이용하여 제거하는 에싱 공정을 수행하는 단계; 및 상기 결과물 상에 세정 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
데이터 보유 결함(Data Retention Fail), ONO 막, 러프네스(Surface Roughness)
Description
도 1은 종래에 플래시 메모리 소자의 ONO 막에서 발생하는 러프네스(Surface Roughness)를 도시한 예시도.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법을 도시한 순서도.
도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조방법에 따른 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 터널 산화막 110: 플로팅 게이트
121: 하부 산화막 122: 질화막
123: 상부 산화막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 데이터 보유 결함(Data Retention Fail)을 발생시키는 ONO 막의 러프 네스(Surface Roughness)를 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리 소자는 플로팅 게이트(Floating Gate)와 콘트롤 게이트(Control Gate) 사이에 ONO(Oxide-Nitride-Oxide)막을 구비하는 구조를 형성한다. 이와 같은 ONO(Oxide-Nitride-Oxide)막을 형성하는 종래의 방법은 도 1에 도시된 바와 같이 예컨대, 폴리 실리콘을 이용하여 플로팅 게이트(10)를 형성한 후, 실리콘 산화막(11), 실리콘질화막(12) 및 실리콘 산화막(13)을 순차적으로 플로팅 게이트(10) 상에 증착하여 형성하고 실리콘 산화막(11), 실리콘질화막(12) 및 실리콘 산화막(13)으로 이루어진 ONO 막을 형성하기 위한 식각(etching) 및 세정(Cleaning) 공정을 진행한다.
이후, 웰(Well) 영역을 형성하기 위한 주입(Implantation) 공정을 진행하며 주입 공정에 따라서 에싱(Ashing) 및 세정 공정이 추가적으로 수행될 수 있다. 이렇게 추가된 세정 공정에는 일반적으로 H2SO4와 H2O2를 혼합한 세정액을 이용하여 처리하며, 잔류하는 포토레지스트 및 폴리머 등을 제거하기 위하여 NH4OH, H2O2 및 H2O를 혼합한 에싱액을 사용한다. 여기서, NH4OH, H2O2 및 H2O를 혼합한 에싱액을 이용하는 경우, 그 특성상 도 1에 도시된 A 부분처럼 ONO 막에 표면 러프네스(Surface Roughness)를 발생시키고 이와 같이 발생한 표면 러프네스가 국부적으로 심할 경우 프로그램후 250℃에서 168시간 동안 베이크(bake)를 수행하는 HTOL(High Temperature Operating Life) 테스트 과정에서 플래시 메모리 소자의 데이터 보유 결함(Data Retention Fail)을 유발할 수 있다.
본 발명은 플래시 메모리 소자의 데이터 보유 결함(Data Retention Fail)의 원인인 ONO 막의 러프네스(Surface Roughness)가 발생하는 것을 방지할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 형성된 터널 산화막 위에 플로팅 게이트를 구비하는 단계; 상기 플로팅 게이트 상에 ONO 막을 형성하는 단계; 상기 반도체 기판에 대해 웰(well)을 형성하기 위한 웰 임플란트(well implant) 공정을 수행하는 단계; 상기 포토레지스트 패턴을 H2SO4와 H2O2를 1:1~1:6으로 혼합한 에싱액을 이용하여 제거하는 에싱 공정을 수행하는 단계; 및 상기 결과물 상에 세정 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
본 발명에서 상기 플로팅 게이트를 구비하는 단계는 BARC(Bottom AntiReflect Coating)와 KrF용 포토레지스트 패턴을 구비한 상태에서 50 ~ 80mT의 분위기 압력에서 500 ~ 1000W의 파워를 인가하고, 60 ~ 100sccm의 CF4, 100 ~ 150sccm의 Ar 및 5 ~ 15sccm의 O2를 이용하는 RIE 방식을 수행하는 것을 특징으로 한다.
본 발명에서 상기 결과물 상에 세정 공정을 수행하는 단계는 HF, H2O2 및 H2O를 1:1:1 ~ 1:1:20로 함유하는 세정액을 이용하여 세정을 진행하는 세정 단계를 포함하는 것을 특징으로 하거나, 또는 HF와 O3를 포함하는 세정액을 이용하여 세정을 진행하는 세정 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 HF 수용액의 농도는 10:1 ~ 1000:1로 설정하여 이용되고 O3의 농도는 5ppm ~ 30ppm으로 함유되어 이용되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법의 순서도이고, 도 3은 본 발명의 실시예에 따라 제조된 플래시 메모리 소자의 단면도이다.
도 2에 도시된 바와 같이 본 발명의 실시예에 따른 플래시 메모리 소자 제조방법은 먼저 반도체 기판상에 형성된 터널 산화막(100) 위에 플로팅 게이트(110)를 구비한다(S201).
플로팅 게이트(110)를 구비하기 위해 폴리 실리콘막을 터널 산화막(100) 위에 형성하고, BARC(Bottom AntiReflect Coating)를 구비한 상태에서 플로팅 게이트(110)를 형성하기 위한 KrF용 포토레지스트 패턴(도시하지 않음)을 이용하여 식각 공정을 수행한다. 여기서, 플로팅 게이트(110)를 형성하기 위한 식각 공정은 50 ~ 80mT의 분위기 압력에서 500 ~ 1000W의 파워를 인가하고, 60 ~ 100sccm의 CF4, 100 ~ 150sccm의 Ar 및 5 ~ 15sccm의 O2를 이용하는 RIE 방식을 30 ~ 60초 동안 수 행할 수 있다.
플로팅 게이트(110)를 구비한 후, 플로팅 게이트(110) 상에 SiO2로 이루어진 하부 산화막(121), SiN의 질화막(122) 및 실리콘 산화막의 상부 산화막(123)을 형성한다(S202).
이와 같이 형성된 ONO막, 즉 하부 산화막(121), SiN의 질화막(122) 및 상부 산화막(123)에 대해 플로팅 게이트(110) 상에 구비되는 ONO 패턴을 형성하기 위한 식각 공정을 수행한다(S203). 여기서, 플로팅 게이트(110) 상에 구비되는 ONO 패턴을 형성하기 위한 식각 공정은 등방성 RIE 또는 등방성 플라즈마 식각 공정 등을 이용하여 수행할 수 있다.
이어서, ONO 패턴과 플로팅 게이트(110)를 구비한 반도체 기판에 대해 N형 도펀트 또는 P형 도펀트를 주입하여 웰(well)을 형성하는 웰 임플란트(well implant) 공정을 수행한다(S204). 웰 임플란트 공정은 반도체 기판상에 소정의 포토레지스트 패턴, 예를 들어 KrF용 포토레지스트 패턴(도시하지 않음)을 형성하고 N-웰을 형성하는 경우 N형 도펀트, 즉 P 또는 As 등을 주입하여 N-웰을 형성하며, P-웰을 형성하는 경우 P형 도펀트, 즉 B 등을 주입하여 P-웰을 형성할 수 있다.
이와 같이 웰 임플란트 공정을 수행한 후, 웰 임플란트 공정을 위한 KrF용 포토레지스트 패턴과 같은 포토레지스트 패턴을 제거하는 에싱 및 세정 공정을 수행한다(S205). 본 발명에 따라 에싱 및 세정 공정을 수행한 후, 컨트롤 게이트를 형성하는 일반적인 공정 과정이 수행된다.
여기서, 본 발명의 실시예에 따른 에싱 및 세정 공정은 먼저 에싱액으로 H2SO4와 H2O2를 1:1 ~ 1:6으로 혼합한 에싱액을 이용하여 에싱 공정을 수행하고, 이어서 HF와 H2O2를 함유하는 세정액을 이용하여 세정 공정을 진행한다. HF와 H2O2를 함유한 세정액을 이용하는 이유는 DI 워터를 주성분으로 하여 NH4OH와 H2O2가 일정 비율로 혼합된 종래의 세정액을 사용하면 NH4OH에 의해 도 1에 도시된 A의 표면 러프네스가 유발되기 때문이다.
따라서, 본 발명에서는 ONO 막의 표면 러프네스를 유발하는 NH4OH 대신에 HF를 사용하여 폴리머 및 잔류 포토레지스트 물질을 제거할 수 있으며, 선택적으로 HF와 O3를 포함하는 혼합액을 세정액으로 사용할 수도 있다.
구체적으로, NH4OH 대신에 HF를 사용하는 경우, HF: H2O2: H2O의 혼합비율은 1:1:1 ~ 1:1:20으로 설정되어 이용될 수 있고, HF와 H2O2 또는 HF와 O3의 세정액에 의한 식각률(Etch Rate)은 HF 수용액의 농도에 따라 조절이 가능하여 HF 수용액의 농도를 10:1 ~ 1000:1로 설정하여 이용할 수 있다.
또한, 선택적으로 HF와 O3를 포함하는 세정액을 사용하는 경우, O3의 농도는 5ppm ~ 30ppm으로 함유하여 이용될 수 있다.
그러므로, 종래의 세정액보다 균일하게 식각이 이루어질 수 있으므로 종래의 에싱 공정을 생략할 수도 있고, 도 3에 도시된 바와 같이 상부 산화막(123)의 표 면, 즉 B 부분에 러프네스가 발생하지 않게 되어 HTOL(High Temperature Operating Life) 테스트 과정에서 플래시 메모리 소자의 데이터 보유 결함(Data Retention Fail)을 유발하지 않아 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 ONO막의 상부 표면에 러프네스가 발생하지 않게 되어 HTOL(High Temperature Operating Life) 테스트 과정에서 플래시 메모리 소자의 데이터 보유 결함(Data Retention Fail)을 유발하지 않아 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 반도체 기판상에 형성된 터널 산화막 위에 플로팅 게이트를 구비하는 단계;상기 플로팅 게이트 상에 ONO 막을 형성하는 단계;상기 반도체 기판상에 소정의 포토레지스트 패턴을 형성하고, 웰(well)을 형성하기 위한 웰 임플란트(well implant) 공정을 수행하는 단계; 및상기 포토레지스트 패턴을 H2SO4와 H2O2를 1:1~1:6으로 혼합한 에싱액을 이용하여 제거하는 에싱 공정을 수행하는 단계; 및상기 결과물 상에 세정 공정을 수행하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트를 구비하는 단계는BARC(Bottom AntiReflect Coating)와 포토레지스트 패턴을 구비한 상태에서 50 ~ 80mT의 분위기 압력에서 500 ~ 1000W의 파워를 인가하고, 60 ~ 100sccm의 CF4, 100 ~ 150sccm의 Ar 및 5 ~ 15sccm의 O2를 이용하는 RIE 방식을 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 포토레지스트 패턴은 KrF용 포토레지스트를 이용하여 패터닝된 KrF 포토레지스트 패턴인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 결과물 상에 세정 공정을 수행하는 단계는HF, H2O2 및 H2O를 1:1:1 ~ 1:1:20로 함유하는 세정액을 이용하여 세정을 진행하는 세정 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 결과물 상에 세정 공정을 수행하는 단계는HF와 O3를 포함하는 세정액을 이용하여 세정을 진행하는 세정 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항 또는 제 5 항에 있어서,상기 HF 수용액의 농도는 10:1 ~ 1000:1로 설정하여 이용되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 O3의 농도는 5ppm ~ 30ppm으로 함유되어 이용되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060092092A KR100831275B1 (ko) | 2006-09-22 | 2006-09-22 | 플래시 메모리 소자의 제조 방법 |
| US11/849,755 US20080073700A1 (en) | 2006-09-22 | 2007-09-04 | Manufacturing method of flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060092092A KR100831275B1 (ko) | 2006-09-22 | 2006-09-22 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080026904A KR20080026904A (ko) | 2008-03-26 |
| KR100831275B1 true KR100831275B1 (ko) | 2008-05-22 |
Family
ID=39224007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060092092A KR100831275B1 (ko) | 2006-09-22 | 2006-09-22 | 플래시 메모리 소자의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20080073700A1 (ko) |
| KR (1) | KR100831275B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105336690B (zh) * | 2014-06-27 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040051134A1 (en) | 2002-09-12 | 2004-03-18 | Chuch Jang | Atomic layer deposition of interpoly oxides in a non-volatile memory device |
| KR20050093160A (ko) * | 2004-03-18 | 2005-09-23 | 매그나칩 반도체 유한회사 | 복합 반도체 소자의 제조 방법 |
| KR20060075833A (ko) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 형성방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6284637B1 (en) * | 1999-03-29 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a floating gate with a sloping sidewall for a flash memory |
| KR100489660B1 (ko) * | 2003-03-17 | 2005-05-17 | 삼성전자주식회사 | 미세 패턴 형성 방법 및 이를 이용한 반도체 장치의 제조방법 |
| US7244651B2 (en) * | 2003-05-21 | 2007-07-17 | Texas Instruments Incorporated | Fabrication of an OTP-EPROM having reduced leakage current |
| US6689653B1 (en) * | 2003-06-18 | 2004-02-10 | Chartered Semiconductor Manufacturing Ltd. | Method of preserving the top oxide of an ONO dielectric layer via use of a capping material |
| KR100539158B1 (ko) * | 2004-04-20 | 2005-12-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 게이트간 유전막 형성 방법 |
-
2006
- 2006-09-22 KR KR1020060092092A patent/KR100831275B1/ko not_active IP Right Cessation
-
2007
- 2007-09-04 US US11/849,755 patent/US20080073700A1/en not_active Abandoned
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040051134A1 (en) | 2002-09-12 | 2004-03-18 | Chuch Jang | Atomic layer deposition of interpoly oxides in a non-volatile memory device |
| KR20050093160A (ko) * | 2004-03-18 | 2005-09-23 | 매그나칩 반도체 유한회사 | 복합 반도체 소자의 제조 방법 |
| KR20060075833A (ko) * | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체소자의 트렌치 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080026904A (ko) | 2008-03-26 |
| US20080073700A1 (en) | 2008-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9805948B2 (en) | Selective etching process of a mask disposed on a silicon substrate | |
| US7297598B2 (en) | Process for erase improvement in a non-volatile memory device | |
| KR100395878B1 (ko) | 스페이서 형성 방법 | |
| JP4282692B2 (ja) | 半導体装置の製造方法 | |
| US6984562B2 (en) | Method for forming dielectric layer between gates in flash memory device | |
| US6764967B2 (en) | Method for forming low thermal budget sacrificial oxides | |
| CN108010835B (zh) | 一种半导体器件及其制作方法、电子装置 | |
| JP4863616B2 (ja) | 不揮発性メモリ素子のゲート電極形成方法 | |
| KR100831275B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP2009032808A (ja) | 半導体装置 | |
| US6518103B1 (en) | Method for fabricating NROM with ONO structure | |
| US7855117B2 (en) | Method of forming a thin layer and method of manufacturing a semiconductor device | |
| JP2006310484A (ja) | 半導体装置の製造方法 | |
| KR20080002061A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100554834B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP2008135765A (ja) | 半導体装置 | |
| US7192883B2 (en) | Method of manufacturing semiconductor device | |
| KR100548577B1 (ko) | 플래쉬 메모리 소자의 게이트 산화막 형성방법 | |
| KR20100070557A (ko) | 반도체 소자의 제조 방법 | |
| KR100607799B1 (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| KR100628245B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| CN110931492A (zh) | Nor闪存的集成工艺方法 | |
| KR100871373B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100632631B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
| KR20060113269A (ko) | 리세스 게이트 공정을 이용한 반도체장치의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110418 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |