KR100632631B1 - 반도체 소자의 트렌치 형성방법 - Google Patents

반도체 소자의 트렌치 형성방법 Download PDF

Info

Publication number
KR100632631B1
KR100632631B1 KR1020020038857A KR20020038857A KR100632631B1 KR 100632631 B1 KR100632631 B1 KR 100632631B1 KR 1020020038857 A KR1020020038857 A KR 1020020038857A KR 20020038857 A KR20020038857 A KR 20020038857A KR 100632631 B1 KR100632631 B1 KR 100632631B1
Authority
KR
South Korea
Prior art keywords
trench
forming
semiconductor device
etching
region
Prior art date
Application number
KR1020020038857A
Other languages
English (en)
Other versions
KR20040004811A (ko
Inventor
이성훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020038857A priority Critical patent/KR100632631B1/ko
Publication of KR20040004811A publication Critical patent/KR20040004811A/ko
Application granted granted Critical
Publication of KR100632631B1 publication Critical patent/KR100632631B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로, 단일 고립마스크(Single ISOlation mask)를 이용한 식각공정을 실시하되, 셀지역과 페리지역의 트렌치들의 내부 경사각이 일정하게 유지되도록 식각공정조건을 조절하여 깊이가 다른 트렌치를 각각 형성함으로써, 정렬문제와 중첩마진의 확보문제를 해결하면서 전체공정단계를 감소시킬 수 있는 반도체 소자의 트렌치 형성방법을 개시한다.
반도체 소자, 트렌치, 단일 고립마스크, STI

Description

반도체 소자의 트렌치 형성방법{Method for forming trench in semiconductor device}
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 트렌치 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 본 발명의 실시예에 따라 형성된 반도체 소자의 트렌치의 SEM 사진도이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : 반도체 기판 104 : 패드산화막
106 : 패드질화막 108a : 제1 트렌치
108b : 제2 트렌치
본 발명은 반도체 소자의 트렌치 형성방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 공정에서 적용되는, 고립마스크(ISOlation mask) 공정에 의해 발생하는 정렬문제와 중첩마진의 확보문제를 해결하면서 전체공정단계를 감소시킬 수 있는 반도체 소자의 트렌치 형성방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(Flash memory device)의 제조공정중 자기정렬소오스(Self Aligned Source; SAS) 스킴(Scheme)을 사용할 경우, 셀지역(Cell region)에서의 소오스영역 및 드레인영역 간의 저항을 감소시키고자 STI(Shallow Trench Isolation) 공정시 트렌치의 타겟(Target)을 낮게 가져가 트렌치의 깊이를 얇게 형성한다. 반면, 주변회로지역(Peripheral region; 이하, '페리지역'이라 함)에서는, 그 지역 특성상 인가되는 고전압과, 웰 간의 고립(Isolation)문제를 고려하여 STI 공정시 트렌치의 타겟을 높게 가져가 셀지역의 트렌치의 깊이보다 깊게 트렌치를 형성한다.
상기에서 설명한 바와 같이, 셀지역과 페리지역 간의 트렌치의 깊이차에 따라, STI 공정시 사용되는 고립마스크(ISOlation mask) 단계가 셀지역과 페리지역에서 각각 적용되어야 한다. 이에 따라, 현재 STI 공정에 적용되는 고립마스크공정은 2단계로 이루어져 있으며, 이러한, 2단계의 고립마스크 공정은 후속 고립마스크 단계에서 정렬문제와 중첩마진 확보에 어려움이 있으며, 전체 공정단계의 증가를 초래하게 된다.
따라서, 본 발명은 상기에서 설명한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, STI 공정에서 적용되는, 고립마스크 공정에 의해 발생하는 정렬문제와 중첩마진의 확보문제를 해결하면서 전체 공정단계를 감소시키는데 그 목적이 있다.
본 발명에서는, 셀지역과 페리지역으로 분리되는 반도체 기판 상에 패드산화막을 형성하는 단계와, 상기 패드산화막 상에 패드질화막을 형성하는 단계와, 전체 구조 상부에 고립마스크용 포토마스크를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴을 형성하되, 상기 포토레지스트 패턴은, 상기 페리지역이 상기 셀지역보다 오픈되는 폭이 넓도록 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 상기 셀지역에는 제1 트렌치를 형성하고, 상기 페리지역에는 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하되, 상기 식각공정은, 상기 제1 트렌치와 상기 제2 트렌치의 내부 경사각이 서로 동일하게 유지되도록 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1 내지 도 4는 발명의 바람직한 실시예에 따른 트렌치 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 셀지역(즉, 메모리 셀이 형성되는 지역)과, 페리지역(즉, 메모리 셀을 구동시키기 위해 고전압 소자가 형성되는 지역)으로 정의되는 반도체 기판(102)에 대하여 전처리세정공정을 실시한다. 이때, 전처리세정공정은, DHF(Diluted HF; 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)로 세정하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[1:4 내지 1:7])로 세정한 후 SC-1로 세정하는 것이 바람직하다.
이어서, 반도체 기판(102)의 전체 구조 상부(즉, 셀지역과 페리지역을 포함)에 패드산화막(104)을 형성한다. 이때, 패드산화막(104)은 반도체 기판(102)의 상부표면의 결정결함 또는 표면처리를 위하여, 750 내지 800℃의 온도범위에서 건식 또는 습식산화방식으로 산화공정을 실시하여 70 내지 100Å의 두께로 형성하는 것이 바람직하다.
이어서, 반도체 기판(102)의 전체 구조 상부에 패드질화막(106)을 형성한다. 이때, 패드질화막(106)은 후속공정을 통해 형성되는 소자분리막(미도시)의 높이를 최대한 증가시키기 위해 LPCVD방식으로 증착공정을 실시하여 최대한 높게 형성한다. 그러나, 소자의 집적화와 신뢰성을 고려하여 900 내지 2000Å의 두께로 형성하 는 것이 바람직하다.
이어서, 반도체 기판(102)의 전체 구조 상부에 포토레지스트(Photoresist; 미도시)를 코팅(Coating)한 후 고립마스크용 포토마스크(Photo mask)를 이용한 노광공정 및 현상공정을 실시하여, 후속 트렌치들(도 2의 '108a 및 108b'참조) 프로파일(Profile)을 갖는 포토레지스트 패턴(PR)을 셀지역과 페리지역에 각각 형성한다.
도 2 내지 도 4를 참조하면, 도 1에서 형성된 포토레지스트 패턴을 이용하고, MERI(Magnetically Enhanced Reactive Ion) 타입의 플라즈마 소오스(Plasma source)를 가진 식각장비(Etcher)(이하, 'MERIE'라 함)를 이용한 식각공정을 실시하여 패드질화막(106), 패드산화막(104)을 포함한 반도체 기판(102)의 소정 부위를 식각한다. 이로써, 셀지역에는 얕은(T1) 트렌치(Shallow trench)(이하, '제1 트렌치' 라함)(108a)를 형성하고, 페리지역에는 제1 트렌치(108a)의 깊이보다 깊은(T2) 트렌치(Deep trench)(이하, '제2 트렌치'라 함)(108b)를 형성한다. 이때, 식각공정은, 제1 및 제2 트렌치(108a 및 108b)의 내부면의 경사각(Slope angle)이 65 내지 85°로 되도록, 그 공정조건을 조절하여 실시하며, 특히 후속공정을 고려하여 제1 및 제2 트렌치(108a 및 108b)의 각 경사각이 65°가 되도록 실시하는 것이 바람직하다.
상기에서 설명한 바와 같이, 제1 및 제2 트렌치들(108a 및 108b)을 형성하기 위한 식각공정은, MERIE를 이용하여 실시하며, 특히 제1 및 제2 트렌치(108a 및 108b)의 내부면의 경사각을 65°로 하기 위하여, 식각가스(Etchant gas)로 Cl2 가스를 사용하며, 공정조건중 바이어스 파워(Bias power), 자기장세기(Magnetic field intensity), 가스 흐름비(Gas flow rate) 및 압력을 적절히 조절하여 실시하는 것이 바람직하다.
예컨대, 공정조건중 바이어스 파워를 증가시킬 경우에는, 식각챔버 내에 존재하는 화학가스의 펌핑 아웃(Pumping out; 즉, 식각챔버 외부로 배출)되는 속도가 감소되어 폴리머의 생성을 위한 잔류 시간(Residence time)이 증가되며, 이에 따라 트렌치 내에서 폴리머의 생성이 활발히 일어나 트렌치의 경사각을 감소시키게 된다.
또한, 자기장세기를 증가시킬 경우에는, 플라즈마 밀도(Plasma density)가 증가되어 화학가스 내의 레디칼(Radical)의 수와, 이온(Ion) 수의 증가를 수반하게 된다. 이러한 현상은 폴리머의 생성율을 증가시켜 생성되는 폴리머의 양을 증가시키며, 이에 따라 폴리머의 패시베이션 역할이 증가되어 트렌치 경사각을 감소시키게 된다.
또한, 가스 흐름비를 감소시킬 경우에는, 화학가스가 펌핑 아웃되는 속도를 감소시켜 폴리머 생성을 위한 잔류 시간이 증가하게 된다. 이에 따라, 트렌치의 경사각을 감소시키게 된다.
또한, 압력을 감소시킬 경우에는, 식각챔버 내에서 가스의 밀도를 감소시켜 화학가스 내의 레디칼이나 이온 수를 감소시키고, 이에 따라 화학식각 특성을 저하 시켜 등방성 식각(Isotropic etch) 특성을 감소시킴에 따라 트렌치 측벽의 선형 프로파일을 확보할 수 있다.
상기의 내용을 고려하여 보면, 바이어스 파워와 자기장세기는 일반적인 공정에 비해 비교적 증가시켜 실시하고, 가스 흐름비와 압력은 일반적인 공정에 비해 비교적 감소시켜 실시하는 것이 바람직하다. 구체적으로, 바이어스 파워는 400 내지 700W로 하고, 자기장세기는 30 내지 80G로 하며, 가스 흐름비는 10 내지 15sccm으로 하고, 압력은 20 내지 10Torr로 하는 것이 바람직하다.
상기의 MERIE를 이용한 식각공정을 통해, 제1 및 제2 트렌치들(108a 및 108b)의 각 경사각을 65°로 할 경우에 식각공정의 진행에 따른 제1 및 제2 트렌치들(108a 및 108b)의 각각의 프로파일은 도 2 내지 도 4와 같이 순차적으로 변화게 된다.
도 2를 참조하면, 일반적으로 셀지역의 제1 트렌치(108a)의 상부 폭(W1)은 소자특성상 페리지역의 제2 트렌치(108b)의 상부 폭(W2)보다 작게 형성하는 것이 관례이다. 이런 상태에서, 제1 및 제2 트렌치들(108a 및 108b)의 경사각의 타겟을 65°로 하여 MERIE를 이용한 식각공정을 진행하게 되면, 어느 지점까지는 제1 및 제2 트렌치들(108a 및 108b)의 깊이는 동일하게 유지하게 된다. 그러나, 제1 트렌치(108a)의 하부 폭(W1')은 제2 트렌치(108b)의 하부 폭(W2')보다 작게 형성되게 된다.
도 3을 참조하면, MERIE를 이용한 식각공정을 계속해서 진행하는 경우, 제1 트렌치(108a)의 최하단부에서 도시된 'A'부위와 같이 양변(즉, 제1 트렌치의 내부 측벽)이 만나는 접점 부위가 발생하게 된다. 제1 트렌치(108a)의 경우에는 이 접점부위에서 식각이 정지하게 된다. 그러나, 제2 트렌치(108b)에서는 제1 트렌치(108a)에서와 같은 접점 부위가 발생하지 않아 계속적으로 식각이 이루어지는 것이 가능하다.
상기에서 제1 트렌치(108a)에서만 식각정지가 이루어지는 현상은 상기 도 2에서도 설명한 바와 같이 제1 트렌치(108a)의 상부 폭(W1)이 제2 트렌치의 상부 폭(W2)보다 작게 형성되기 때문에 발생한다. 예컨대, 트렌치 내부에 일정한 경사각을 확보하기 위해서는 생성물에 의한 식각(Etch by product)인 폴리머의 생성(Generation)이 많이 발생하는 식각조건을 사용해야 하는데, 일정한 경사각을 가지고 식각되는 동안 상부 폭(W1)이 좁은 제1 트렌치(108a)에서는 일정 깊이(접점 부위)에서 폴리머에 의한 식각정지 현상이 발생하게 된다. 그러나, 상부 폭(W2)이 넓은 제2 트렌치(108b)에서는 이 부위에서 식각정지 현상이 발생하지 않고 계속적으로 식각이 진행된다.
도 4를 참조하면, 상기 도 3에서 설명한 바와 같이, 제1 트렌치(108a)에서는 폴리머에 의해 더 이상 식각이 진행되지 않고, 제2 트렌치(108b)에서는 계속적으로 식각이 진행되게 된다. 이에 따라, 도시된 바와 같이 제2 트렌치(108b)의 깊이(T2)는 제1 트렌치(108a)의 깊이(T1)보다 깊게 형성하는 것이 가능하다. 따라서, 각 트렌치(108a 및 108b)의 내부 경사각을 일정하게 유지한 상태에서, 트렌치들(108a 및 108b)의 상부 폭(W1 및 W2)을 적절히 조절하면, 도 5에 도시된 바와 같이 SEM 사진과 같이 셀지역과 페리지역에서 깊이가 다른 트렌치들(108a 및 108b)을 형성할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는, 단일 고립마스크를 이용한 식각공정을 실시하되, 상기 식각공정시 상기 트렌치들의 내부 경사각이 일정하게 유지되도록 공정조건을 조절하여 깊이가 다른 트렌치를 각각 셀지역과 페리지역에 형성함으로써, 단일 고립마스크를 이용하는 것이 가능하여 종래의 고립마스크의 정렬문제와 중첩마진의 확보문제를 해결할 수 있다.
또한, 본 발명에서는, 단일 고립마스크만을 이용하여 셀지역과 페리지역에 깊이가 다른 트렌치들을 각각 형성함으로써, 반도체 소자의 전체공정을 단순화하는 것이 가능하여 반도체 소자의 전체생산비용을 절감하고, 전체생산시간을 단축시킬 수 있다.

Claims (4)

  1. (a) 셀지역과 페리지역으로 분리되는 반도체 기판 상에 패드산화막을 형성하는 단계;
    (b) 상기 패드산화막 상에 패드질화막을 형성하는 단계;
    (c) 전체 구조 상부에 고립마스크용 포토마스크를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴을 형성하되,
    상기 포토레지스트 패턴은, 상기 페리지역이 상기 셀지역보다 오픈되는 폭이 넓도록 형성하는 단계;
    (d) 상기 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 상기 셀지역에는 제1 트렌치를 형성하고, 상기 페리지역에는 상기 제1 트렌치보다 깊은 제2 트렌치를 형성하되,
    상기 식각공정은, 상기 제1 트렌치와 상기 제2 트렌치의 내부 경사각이 서로 동일하게 유지되도록 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  2. 제 1 항에 있어서,
    상기 내부 경사각은, 65 내지 85°로 하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  3. 제 1 항에 있어서,
    상기 식각공정은, 식각가스로 Cl2 가스를 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
  4. 제 1 항에 있어서,
    상기 식각공정은, 바이어스 파워를 400 내지 700W로 하고, 자기장세기를 30 내지 80G로 하며, 가스 흐름비를 10 내지 15sccm으로 하고, 압력을 20 내지 10Torr로 하여 실시하는 것을 특징으로 하는 반도체 소자의 트렌치 형성방법.
KR1020020038857A 2002-07-05 2002-07-05 반도체 소자의 트렌치 형성방법 KR100632631B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020038857A KR100632631B1 (ko) 2002-07-05 2002-07-05 반도체 소자의 트렌치 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020038857A KR100632631B1 (ko) 2002-07-05 2002-07-05 반도체 소자의 트렌치 형성방법

Publications (2)

Publication Number Publication Date
KR20040004811A KR20040004811A (ko) 2004-01-16
KR100632631B1 true KR100632631B1 (ko) 2006-10-11

Family

ID=37315220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020038857A KR100632631B1 (ko) 2002-07-05 2002-07-05 반도체 소자의 트렌치 형성방법

Country Status (1)

Country Link
KR (1) KR100632631B1 (ko)

Also Published As

Publication number Publication date
KR20040004811A (ko) 2004-01-16

Similar Documents

Publication Publication Date Title
US7470625B2 (en) Method of plasma etching a substrate
US7314826B2 (en) Semiconductor device and method of fabricating the same
JPH1092798A (ja) 単結晶シリコンのエッチング方法
KR100714287B1 (ko) 반도체 소자의 패턴 형성방법
KR100632631B1 (ko) 반도체 소자의 트렌치 형성방법
KR100612947B1 (ko) 비대칭 스텝구조의 게이트를 구비하는 반도체소자의 제조방법
KR20070003136A (ko) 리세스게이트를 구비한 반도체소자 및 그의 제조 방법
KR20060133640A (ko) 플래시 메모리 소자의 제조 방법
KR100475271B1 (ko) 반도체소자의 소자분리막 형성방법
KR100643484B1 (ko) 반도체소자의 제조방법
KR100466192B1 (ko) 반도체 소자의 제조 방법
TWI708320B (zh) 半導體結構及其形成方法
KR100249012B1 (ko) 반도체장치의 콘택홀 형성방법
KR100480919B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100505423B1 (ko) 워드라인 형성 방법
KR100626743B1 (ko) 반도체 소자의 패턴 형성 방법
KR20070002483A (ko) 플래쉬 메모리소자의 플로팅 게이트 형성방법
KR100886641B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20060113297A (ko) 에스티에이알 공정을 이용한 반도체장치의 제조방법
KR20040057645A (ko) 반도체 소자의 제조방법
KR20050022169A (ko) 반도체 소자의 소자 분리막 형성방법
KR20050108199A (ko) 반도체 장치의 소자 분리막 형성 방법
KR20050057793A (ko) 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR20020051161A (ko) 깊은 트렌치 형성방법
JP2000164581A (ja) 食刻遅延現象を改善する半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee