JP2015041771A5 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関し、より詳細には3次元チャネルを利用する半導体装置に関する。
上記目的を達成するためになされた本発明の一態様による半導体装置は、第1方向に長手方向に整列した第1及び第2フィンと前記第1及び第2フィンの間に延在するトレンチとを備える基板と、前記第1フィンと前記第2フィンとの間に介在するように前記トレンチ内に配置されたフィールド絶縁膜と、前記第1及び第2フィンの上に配置された複数のゲートと、前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在する第1ダミーゲートと、前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在し第1ダミーゲートにトレンチを横切って対向する第2ダミーゲートと、を有し、前記フィールド絶縁膜の上面は、前記第1フィンと前記第2フィンの最上面より下方に配置されることを特徴とする。
前記トレンチは第1及び第2アクティブ領域を定め、前記第1フィンは前記第1アクティブ領域にあり、前記第2フィンは前記第2アクティブ領域にあることが好ましい。
前記第1ダミーゲートの第1の部分は、前記トレンチの縁部に隣接する前記第1フィンの上面上に延在し、第1ダミーゲートの第2の部分は、前記トレンチの側壁に沿ってフィールド絶縁膜の上面にまで延在し、前記第2ダミーゲートの第1の部分は、前記トレンチの反対側の縁部に隣接する第2フィンの上面上に延在し、第2ダミーゲートの第2の部分は、前記トレンチの反対側の側壁に沿ってフィールド絶縁膜の上面にまで延在することが好ましい。
前記第1及び第2ダミーゲートの各々は、フィールド絶縁膜の上面上に全体が位置する少なくとも1つの金属層を含んでもよい。
前記第1及び第2アクティブ領域のそれぞれにおいて、前記第1及び第2ダミーゲートに隣接する第1のソース/ドレイン領域をさらに有し、前記ソース/ドレイン領域は、圧縮応力または引張応力を誘発する物質を含むエピタキシャル領域でありうる。
前記第1ダミーゲートの第1の部分は、前記トレンチの縁部に隣接する前記第1フィンの上面上に延在し、第1ダミーゲートの第2の部分は、前記トレンチの側壁に沿ってフィールド絶縁膜の上面にまで延在し、前記第2ダミーゲートの第1の部分は、前記トレンチの反対側の縁部に隣接する第2フィンの上面上に延在し、第2ダミーゲートの第2の部分は、前記トレンチの反対側の側壁に沿ってフィールド絶縁膜の上面にまで延在することが好ましい。
前記第1及び第2ダミーゲートの各々は、フィールド絶縁膜の上面上に全体が位置する少なくとも1つの金属層を含んでもよい。
前記第1及び第2アクティブ領域のそれぞれにおいて、前記第1及び第2ダミーゲートに隣接する第1のソース/ドレイン領域をさらに有し、前記ソース/ドレイン領域は、圧縮応力または引張応力を誘発する物質を含むエピタキシャル領域でありうる。
また、上記目的を達成するためになされた本発明の一態様による半導体装置は、各々が上面と側面とを備え第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に延在する第1トレンチと、前記第2フィンと前記第3フィンとの間に延在する第2トレンチとを含む基板と、前記第1トレンチ内に配置された第1フィールド絶縁膜と、前記第2トレンチ内に配置された第2フィールド絶縁膜と、前記第2フィンの側面の下部に沿って第1フィールド絶縁膜から第2フィールド絶縁膜に向かって第1方向に延在する第3フィールド絶縁膜と、前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、を有し、前記第3フィールド絶縁膜は前記第2フィンの上面と側面の上部とを露出させ、前記第2フィールド絶縁膜の下面は、前記第1フィールド絶縁膜の下面及び前記第3フィールド絶縁膜の下面よりも低いことを特徴とする。
前記第1フィールド絶縁膜の前記第1方向の幅は、前記第2フィールド絶縁膜の幅よりも小さいことが好ましい。
前記第1ダミーゲートの少なくとも一側の上に配置された第1スペーサをさらに有し、前記第1スペーサは前記第1フィンに重なるように前記第1フィン上に配置されうる。
前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサをさらに有し、前記第2スペーサは前記第2フィンに重なるように前記第2フィン上に配置されうる。
前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサをさらに有し、前記第2スペーサは前記第3フィンに重なるように前記第3フィン上に配置されることが好ましい。
前記第1ダミーゲートの少なくとも一側の上に配置された第1スペーサをさらに有し、前記第1スペーサは前記第1フィンに重なるように前記第1フィン上に配置されうる。
前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサをさらに有し、前記第2スペーサは前記第2フィンに重なるように前記第2フィン上に配置されうる。
前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサをさらに有し、前記第2スペーサは前記第3フィンに重なるように前記第3フィン上に配置されることが好ましい。
上記目的を達成するためになされた本発明の他の態様による半導体装置は、各々が上面と側面とを備え第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に延在する第1トレンチと、前記第2フィンと前記第3フィンとの間に延在する第2トレンチとを含む基板と、前記第1トレンチ内に配置された第1フィールド絶縁膜と、前記第2トレンチ内に配置された第2フィールド絶縁膜と、前記第2フィンの側面の下部に沿って第1フィールド絶縁膜から第2フィールド絶縁膜に向かって第1方向に延在する第3フィールド絶縁膜と、前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、を有し、前記第3フィールド絶縁膜は前記第2フィンの上面と側面の上部とを露出させ、前記第2フィールド絶縁膜の最下面は、前記第1フィールド絶縁膜の下面よりも低いことを特徴とする。
前記第1ダミーゲートの少なくとも一側の上に配置された第1スペーサと、前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサと、前記第2フィールド絶縁膜の上に少なくとも部分的に配置された第3ダミーゲートと、前記第3ダミーゲートの少なくとも一側の上に配置された第3スペーサと、をさらに有し、前記第1スペーサは前記第1フィンに重なるように前記第1フィン上に配置され、前記第2スペーサは前記第2フィンに重なるように前記第2フィン上に配置され、前記第3スペーサは前記第3フィンに重なるように前記第3フィン上に配置されることが好ましい。
前記第1フィールド絶縁膜は、前記第1方向と交差する第2方向に前記第3フィールド絶縁膜に架かり、前記第2フィールド絶縁膜は、前記第2方向に前記第3フィールド絶縁膜に架かることが好ましい。
前記第1乃至第3フィンは、平面よりも上方に突出しており、前記第2フィールド絶縁膜の下面は、前記フィンよりも低くなるように前記平面よりも低くてもよい。
前記第1フィールド絶縁膜の下面は、前記第1乃至第3フィンが上方に突出する前記平面と同じ高さに位置することが好ましい。
前記第1ダミーゲートの少なくとも一側の上に配置された第1スペーサと、前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサと、前記第2フィールド絶縁膜の上に少なくとも部分的に配置された第3ダミーゲートと、前記第3ダミーゲートの少なくとも一側の上に配置された第3スペーサと、をさらに有し、前記第1スペーサは前記第1フィンに重なるように前記第1フィン上に配置され、前記第2スペーサは前記第2フィンに重なるように前記第2フィン上に配置され、前記第3スペーサは前記第3フィンに重なるように前記第3フィン上に配置されることが好ましい。
前記第1フィールド絶縁膜は、前記第1方向と交差する第2方向に前記第3フィールド絶縁膜に架かり、前記第2フィールド絶縁膜は、前記第2方向に前記第3フィールド絶縁膜に架かることが好ましい。
前記第1乃至第3フィンは、平面よりも上方に突出しており、前記第2フィールド絶縁膜の下面は、前記フィンよりも低くなるように前記平面よりも低くてもよい。
前記第1フィールド絶縁膜の下面は、前記第1乃至第3フィンが上方に突出する前記平面と同じ高さに位置することが好ましい。
上記目的を達成するためになされた本発明の更に他の態様による半導体装置は、各々が上面と側面とを備え第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に延在する第1トレンチと、前記第2フィンと前記第3フィンとの間に延在する第2トレンチとを含む基板と、前記第1トレンチ内に配置された第1フィールド絶縁膜と、前記第2トレンチ内に配置された第2フィールド絶縁膜と、前記第2フィンの側面の下部に沿って第1フィールド絶縁膜から第2フィールド絶縁膜に向かって第1方向に延在する第3フィールド絶縁膜と、各々が前記第1乃至第3フィンのそれぞれの上に配置された複数のゲートと、前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、前記複数のゲートのそれぞれの間または前記複数のゲートの少なくとも一つと前記第1ダミーゲートとの間に介在するソース/ドレインと、を有し、前記第3フィールド絶縁膜は前記第2フィンの上面と側面の上部とを露出させ、前記第1フィールド絶縁膜、第2フィールド絶縁膜、及び第3フィールド絶縁膜は高さが異なり、前記第1フィールド絶縁膜の高さと前記第2フィールド絶縁膜の高さはそれぞれ前記第3フィールド絶縁膜の高さより高く、前記複数のゲートの少なくとも一つの下面はソース/ドレインの上面よりも低いことを特徴とする。
前記第1ダミーゲート及び前記第2ダミーゲートの少なくとも一方の下面は、前記ソース/ドレインの上面よりも低く、前記第1フィールド絶縁膜の幅は前記第2フィールド絶縁膜の幅と異なりうる。
前記第1ダミーゲートの下面は、前記ソース/ドレインの上面と同一平面上にあることが好ましい。
前記第2ダミーゲートの下面の一部は、前記ソース/ドレインの上面と同一平面上にあり、前記第2ダミーゲートの下面の他の一部は、前記ソース/ドレインの上面より低いことが好ましい。
前記第2フィールド絶縁膜の高さは前記第1フィールド絶縁膜の高さよりも高く、前記第2フィールド絶縁膜上に少なくとも部分的に配置された第3ダミーゲートをさらに有してもよい。
前記第2フィールド絶縁膜の高さは前記第1フィールド絶縁膜の高さよりも高く、前記第1フィールド絶縁膜の垂直断面はT字形であることが好ましい。
前記第2フィールド絶縁膜の下面は、前記第1フィールド絶縁膜の下面及び前記第3フィールド絶縁膜の下面よりも低いことが好ましい。
前記第1ダミーゲートの下面は、前記ソース/ドレインの上面と同一平面上にあることが好ましい。
前記第2ダミーゲートの下面の一部は、前記ソース/ドレインの上面と同一平面上にあり、前記第2ダミーゲートの下面の他の一部は、前記ソース/ドレインの上面より低いことが好ましい。
前記第2フィールド絶縁膜の高さは前記第1フィールド絶縁膜の高さよりも高く、前記第2フィールド絶縁膜上に少なくとも部分的に配置された第3ダミーゲートをさらに有してもよい。
前記第2フィールド絶縁膜の高さは前記第1フィールド絶縁膜の高さよりも高く、前記第1フィールド絶縁膜の垂直断面はT字形であることが好ましい。
前記第2フィールド絶縁膜の下面は、前記第1フィールド絶縁膜の下面及び前記第3フィールド絶縁膜の下面よりも低いことが好ましい。
上記目的を達成するためになされた本発明の更に他の態様による半導体装置は、第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に配置された第1トレンチと、前記第2フィンと前記第3フィンとの間に配置された第2トレンチとを含む基板と、前記第1トレンチ内に配置された第1フィールド絶縁膜と、前記第2トレンチ内に配置された第2フィールド絶縁膜と、前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、を有し、前記第1フィールド絶縁膜の垂直断面はT字形であることを特徴とする。
前記第1フィールド絶縁膜は、前記第1フィン及び前記第2フィンの上部に突出する突出部を含むことが好ましい。
前記第1ダミーゲートの一側の上に配置された第1スペーサと、前記第1ダミーゲートの他側の上に配置された第2スペーサとをさらに有し、前記第1スペーサと前記第2スペーサは前記突出部の上に配置されうる。
前記第1フィールド絶縁膜は、前記第1方向と交差する第2方向に延在し、前記第2フィールド絶縁膜は前記第2方向に延在し、前記第2フィールド絶縁膜の下面は前記第1フィールド絶縁膜の下面より低いことが好ましい。
前記第1フィールド絶縁膜は、前記第1フィン及び前記第2フィンの上部に突出する突出部を含むことが好ましい。
前記第1ダミーゲートの一側の上に配置された第1スペーサと、前記第1ダミーゲートの他側の上に配置された第2スペーサとをさらに有し、前記第1スペーサと前記第2スペーサは前記突出部の上に配置されうる。
前記第1フィールド絶縁膜は、前記第1方向と交差する第2方向に延在し、前記第2フィールド絶縁膜は前記第2方向に延在し、前記第2フィールド絶縁膜の下面は前記第1フィールド絶縁膜の下面より低いことが好ましい。
Claims (26)
- 第1方向に長手方向に整列した第1及び第2フィンと前記第1及び第2フィンの間に延在するトレンチとを備える基板と、
前記第1フィンと前記第2フィンとの間に介在するように前記トレンチ内に配置されたフィールド絶縁膜と、
前記第1及び第2フィンの上に配置された複数のゲートと、
前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在する第1ダミーゲートと、
前記フィールド絶縁膜の上面まで少なくとも部分的にトレンチ内に延在し第1ダミーゲートにトレンチを横切って対向する第2ダミーゲートと、を有し、
前記フィールド絶縁膜の上面は、前記第1フィンと前記第2フィンの最上面より下方に配置されることを特徴とする半導体装置。 - 前記トレンチは第1及び第2アクティブ領域を定め、前記第1フィンは前記第1アクティブ領域にあり、前記第2フィンは前記第2アクティブ領域にあることを特徴とする請求項1に記載の半導体装置。
- 前記第1ダミーゲートの第1の部分は、前記トレンチの縁部に隣接する前記第1フィンの上面上に延在し、第1ダミーゲートの第2の部分は、前記トレンチの側壁に沿ってフィールド絶縁膜の上面にまで延在し、
前記第2ダミーゲートの第1の部分は、前記トレンチの反対側の縁部に隣接する第2フィンの上面上に延在し、第2ダミーゲートの第2の部分は、前記トレンチの反対側の側壁に沿ってフィールド絶縁膜の上面にまで延在することを特徴とする請求項1に記載の半導体装置。 - 前記第1及び第2ダミーゲートの各々は、フィールド絶縁膜の上面上に全体が位置する少なくとも1つの金属層を含むことを特徴とする請求項1に記載の半導体装置。
- 前記第1及び第2アクティブ領域のそれぞれにおいて、前記第1及び第2ダミーゲートに隣接する第1のソース/ドレイン領域をさらに有し、
前記ソース/ドレイン領域は、圧縮応力または引張応力を誘発する物質を含むエピタキシャル領域であることを特徴とする請求項2に記載の半導体装置。 - 各々が上面と側面とを備え第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に延在する第1トレンチと、前記第2フィンと前記第3フィンとの間に延在する第2トレンチとを含む基板と、
前記第1トレンチ内に配置された第1フィールド絶縁膜と、
前記第2トレンチ内に配置された第2フィールド絶縁膜と、
前記第2フィンの側面の下部に沿って第1フィールド絶縁膜から第2フィールド絶縁膜に向かって第1方向に延在する第3フィールド絶縁膜と、
前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、
前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、を有し、
前記第3フィールド絶縁膜は前記第2フィンの上面と側面の上部とを露出させ、
前記第2フィールド絶縁膜の下面は、前記第1フィールド絶縁膜の下面及び前記第3フィールド絶縁膜の下面よりも低いことを特徴とする半導体装置。 - 前記第1フィールド絶縁膜の前記第1方向の幅は、前記第2フィールド絶縁膜の幅よりも小さいことを特徴とする請求項6に記載の半導体装置。
- 前記第1ダミーゲートの少なくとも一側の上に配置された第1スペーサをさらに有し、
前記第1スペーサは前記第1フィンに重なるように前記第1フィン上に配置されることを特徴とする請求項6に記載の半導体装置。 - 前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサをさらに有し、
前記第2スペーサは前記第2フィンに重なるように前記第2フィン上に配置されることを特徴とする請求項8に記載の半導体装置。 - 前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサをさらに有し、
前記第2スペーサは前記第3フィンに重なるように前記第3フィン上に配置されることを特徴とする請求項8に記載の半導体装置。 - 各々が上面と側面とを備え第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に延在する第1トレンチと、前記第2フィンと前記第3フィンとの間に延在する第2トレンチとを含む基板と、
前記第1トレンチ内に配置された第1フィールド絶縁膜と、
前記第2トレンチ内に配置された第2フィールド絶縁膜と、
前記第2フィンの側面の下部に沿って第1フィールド絶縁膜から第2フィールド絶縁膜に向かって第1方向に延在する第3フィールド絶縁膜と、
前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、
前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、を有し、
前記第3フィールド絶縁膜は前記第2フィンの上面と側面の上部とを露出させ、
前記第2フィールド絶縁膜の最下面は、前記第1フィールド絶縁膜の下面よりも低いことを特徴とする半導体装置。 - 前記第1ダミーゲートの少なくとも一側の上に配置された第1スペーサと、
前記第2ダミーゲートの少なくとも一側の上に配置された第2スペーサと、
前記第2フィールド絶縁膜の上に少なくとも部分的に配置された第3ダミーゲートと、
前記第3ダミーゲートの少なくとも一側の上に配置された第3スペーサと、をさらに有し、
前記第1スペーサは前記第1フィンに重なるように前記第1フィン上に配置され、前記第2スペーサは前記第2フィンに重なるように前記第2フィン上に配置され、前記第3スペーサは前記第3フィンに重なるように前記第3フィン上に配置されることを特徴とする請求項11に記載の半導体装置。 - 前記第1フィールド絶縁膜は、前記第1方向と交差する第2方向に前記第3フィールド絶縁膜に架かり、
前記第2フィールド絶縁膜は、前記第2方向に前記第3フィールド絶縁膜に架かることを特徴とする請求項11に記載の半導体装置。 - 前記第1乃至第3フィンは、平面よりも上方に突出しており、前記第2フィールド絶縁膜の下面は、前記第1乃至第3フィンよりも低くなるように前記平面よりも低いことを特徴とする請求項11に記載の半導体装置。
- 前記第1フィールド絶縁膜の下面は、前記第1乃至第3フィンが上方に突出する前記平面と同じ高さに位置することを特徴とする請求項14に記載の半導体装置。
- 各々が上面と側面とを備え第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に延在する第1トレンチと、前記第2フィンと前記第3フィンとの間に延在する第2トレンチとを含む基板と、
前記第1トレンチ内に配置された第1フィールド絶縁膜と、
前記第2トレンチ内に配置された第2フィールド絶縁膜と、
前記第2フィンの側面の下部に沿って第1フィールド絶縁膜から第2フィールド絶縁膜に向かって第1方向に延在する第3フィールド絶縁膜と、
各々が前記第1乃至第3フィンのそれぞれの上に配置された複数のゲートと、
前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、
前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、
前記複数のゲートのそれぞれの間または前記複数のゲートの少なくとも一つと前記第1ダミーゲートとの間に介在するソース/ドレインと、を有し、
前記第3フィールド絶縁膜は前記第2フィンの上面と側面の上部とを露出させ、
前記第1フィールド絶縁膜、第2フィールド絶縁膜、及び第3フィールド絶縁膜は高さが異なり、前記第1フィールド絶縁膜の高さと前記第2フィールド絶縁膜の高さはそれぞれ前記第3フィールド絶縁膜の高さより高く、前記複数のゲートの少なくとも一つの下面はソース/ドレインの上面よりも低いことを特徴とする半導体装置。 - 前記第1ダミーゲート及び前記第2ダミーゲートの少なくとも一方の下面は、前記ソース/ドレインの上面よりも低く、前記第1フィールド絶縁膜の幅は前記第2フィールド絶縁膜の幅と異なることを特徴とする請求項16に記載の半導体装置。
- 前記第1ダミーゲートの下面は、前記ソース/ドレインの上面と同一平面上にあることを特徴とする請求項16に記載の半導体装置。
- 前記第2ダミーゲートの下面の一部は、前記ソース/ドレインの上面と同一平面上にあり、前記第2ダミーゲートの下面の他の一部は、前記ソース/ドレインの上面より低いことを特徴とする請求項16に記載の半導体装置。
- 前記第2フィールド絶縁膜の高さは前記第1フィールド絶縁膜の高さよりも高く、
前記第2フィールド絶縁膜上に少なくとも部分的に配置された第3ダミーゲートをさらに有することを特徴とする請求項16に記載の半導体装置。 - 前記第2フィールド絶縁膜の高さは前記第1フィールド絶縁膜の高さよりも高く、
前記第1フィールド絶縁膜の垂直断面はT字形であることを特徴とする請求項20に記載の半導体装置。 - 前記第2フィールド絶縁膜の下面は、前記第1フィールド絶縁膜の下面及び前記第3フィールド絶縁膜の下面よりも低いことを特徴とする請求項21に記載の半導体装置。
- 第1方向に整列される第1乃至第3フィンと、前記第1フィンと前記第2フィンとの間に配置された第1トレンチと、前記第2フィンと前記第3フィンとの間に配置された第2トレンチとを含む基板と、
前記第1トレンチ内に配置された第1フィールド絶縁膜と、
前記第2トレンチ内に配置された第2フィールド絶縁膜と、
前記第1フィールド絶縁膜上に配置された第1ダミーゲートと、
前記第2フィールド絶縁膜上に少なくとも部分的に配置された第2ダミーゲートと、を有し、
前記第1フィールド絶縁膜の垂直断面はT字形であることを特徴とする半導体装置。 - 前記第1フィールド絶縁膜は、前記第1フィン及び前記第2フィンの上部に突出する突出部を含むことを特徴とする請求項23に記載の半導体装置。
- 前記第1ダミーゲートの一側の上に配置された第1スペーサと、前記第1ダミーゲートの他側の上に配置された第2スペーサとをさらに有し、
前記第1スペーサと前記第2スペーサは前記突出部の上に配置されることを特徴とする請求項24に記載の半導体装置。 - 前記第1フィールド絶縁膜は、前記第1方向と交差する第2方向に延在し、前記第2フィールド絶縁膜は前記第2方向に延在し、
前記第2フィールド絶縁膜の下面は前記第1フィールド絶縁膜の下面より低いことを特徴とする請求項23に記載の半導体装置。
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US9793273B2 (en) * | 2014-07-18 | 2017-10-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer |
KR102202753B1 (ko) | 2014-08-11 | 2021-01-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
CN105448917B (zh) * | 2014-09-01 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
TWI600159B (zh) | 2014-10-01 | 2017-09-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
KR102233073B1 (ko) * | 2014-12-03 | 2021-03-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9362181B1 (en) * | 2014-12-05 | 2016-06-07 | Globalfoundries Inc. | Methods of forming diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products |
US9368496B1 (en) * | 2015-01-30 | 2016-06-14 | Globalfoundries Inc. | Method for uniform recess depth and fill in single diffusion break for fin-type process and resulting devices |
US20160254180A1 (en) * | 2015-02-27 | 2016-09-01 | Globalfoundries Inc. | Self aligned raised fin tip end sti to improve the fin end epi quality |
TWI642185B (zh) * | 2015-03-18 | 2018-11-21 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
US9461043B1 (en) * | 2015-03-20 | 2016-10-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
KR102317646B1 (ko) | 2015-04-14 | 2021-10-27 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
KR102339777B1 (ko) * | 2015-04-14 | 2021-12-15 | 삼성전자주식회사 | 반도체 소자 |
KR102373622B1 (ko) * | 2015-05-11 | 2022-03-11 | 삼성전자주식회사 | 반도체 장치 |
KR102389813B1 (ko) * | 2015-05-19 | 2022-04-22 | 삼성전자주식회사 | 반도체 소자 |
KR102448597B1 (ko) * | 2015-06-24 | 2022-09-27 | 삼성전자주식회사 | 반도체 장치 |
KR102393321B1 (ko) * | 2015-06-25 | 2022-04-29 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
CN106340455B (zh) * | 2015-07-06 | 2021-08-03 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US9524969B1 (en) * | 2015-07-29 | 2016-12-20 | International Business Machines Corporation | Integrated circuit having strained fins on bulk substrate |
CN106409748B (zh) | 2015-08-03 | 2020-11-17 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US9660022B2 (en) | 2015-08-20 | 2017-05-23 | United Microelectronics Corp. | Semiconductive device with a single diffusion break and method of fabricating the same |
KR102427596B1 (ko) * | 2015-09-03 | 2022-07-29 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US9679978B2 (en) | 2015-09-24 | 2017-06-13 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
KR102399029B1 (ko) * | 2015-10-20 | 2022-05-16 | 삼성전자주식회사 | 반도체 장치 |
KR102323943B1 (ko) * | 2015-10-21 | 2021-11-08 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
US9728642B2 (en) * | 2015-11-04 | 2017-08-08 | International Business Machines Corporation | Retaining strain in finFET devices |
US9412616B1 (en) * | 2015-11-16 | 2016-08-09 | Globalfoundries Inc. | Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products |
KR102318131B1 (ko) * | 2015-12-03 | 2021-10-26 | 삼성전자주식회사 | 반도체 장치 |
WO2017111816A1 (en) * | 2015-12-26 | 2017-06-29 | Intel Corporation | Confined and scalable helmet |
KR102402769B1 (ko) * | 2016-01-06 | 2022-05-26 | 삼성전자주식회사 | 반도체 장치 |
US10475707B2 (en) * | 2016-02-02 | 2019-11-12 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
US9543298B1 (en) * | 2016-03-11 | 2017-01-10 | Globalfoundries Inc. | Single diffusion break structure and cuts later method of making |
US10366900B2 (en) * | 2016-03-25 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
KR102457130B1 (ko) * | 2016-05-17 | 2022-10-24 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US10134734B2 (en) * | 2016-06-30 | 2018-11-20 | Qualcomm Incorporated | Fin field effect transistor (FET) (FinFET) complementary metal oxide semiconductor (CMOS) circuits employing single and double diffusion breaks for increased performance |
KR102513081B1 (ko) * | 2016-07-08 | 2023-03-24 | 삼성전자주식회사 | 반도체 장치 |
US9653583B1 (en) * | 2016-08-02 | 2017-05-16 | Globalfoundries Inc. | Methods of forming diffusion breaks on integrated circuit products comprised of finFET devices |
US10522536B2 (en) * | 2016-08-03 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with gate stacks |
KR102524806B1 (ko) | 2016-08-11 | 2023-04-25 | 삼성전자주식회사 | 콘택 구조체를 포함하는 반도체 소자 |
US10157770B2 (en) | 2016-11-28 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having isolation structures with different thickness and method of forming the same |
TWI713679B (zh) * | 2017-01-23 | 2020-12-21 | 聯華電子股份有限公司 | 互補式金氧半導體元件及其製作方法 |
KR102336784B1 (ko) * | 2017-06-09 | 2021-12-07 | 삼성전자주식회사 | 반도체 장치 |
CN109216191B (zh) * | 2017-06-29 | 2022-08-16 | 蓝枪半导体有限责任公司 | 半导体元件及其制作方法 |
US10658490B2 (en) | 2017-07-28 | 2020-05-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of isolation feature of semiconductor device structure |
JP7019029B2 (ja) * | 2017-08-16 | 2022-02-14 | 東京エレクトロン株式会社 | Fetデバイスのナノチャネル構造にシングルディフュージョンブレークを組み込むための方法及びデバイス |
US10803227B2 (en) | 2017-08-29 | 2020-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit layouts with line-end extensions |
KR102469885B1 (ko) | 2017-09-11 | 2022-11-22 | 삼성전자주식회사 | 반도체 장치 |
US10424588B2 (en) | 2017-11-09 | 2019-09-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cutting metal gates in fin field effect transistors |
US10497778B2 (en) * | 2017-11-30 | 2019-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
KR102563923B1 (ko) * | 2018-04-10 | 2023-08-04 | 삼성전자 주식회사 | 집적회로 소자 |
KR102458311B1 (ko) * | 2018-04-11 | 2022-10-24 | 삼성전자주식회사 | 집적회로 소자 |
KR102535087B1 (ko) * | 2018-04-20 | 2023-05-19 | 삼성전자주식회사 | 반도체 장치 |
KR102546305B1 (ko) * | 2018-04-20 | 2023-06-21 | 삼성전자주식회사 | 집적회로 소자 |
US11101347B2 (en) * | 2018-11-29 | 2021-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Confined source/drain epitaxy regions and method forming same |
KR20200089052A (ko) | 2019-01-16 | 2020-07-24 | 삼성전자주식회사 | 필드 분리층을 포함하는 집적회로 소자 및 그 제조 방법 |
US10840147B1 (en) | 2019-04-23 | 2020-11-17 | International Business Machines Corporation | Fin cut forming single and double diffusion breaks |
CN112864016B (zh) * | 2019-11-26 | 2023-11-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
CN113314467A (zh) * | 2020-02-26 | 2021-08-27 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US11610979B2 (en) * | 2020-08-13 | 2023-03-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Profile control in forming epitaxy regions for transistors |
US11791199B2 (en) | 2021-08-19 | 2023-10-17 | International Business Machines Corporation | Nanosheet IC device with single diffusion break |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100338766B1 (ko) * | 1999-05-20 | 2002-05-30 | 윤종용 | 티(t)형 소자분리막 형성방법을 이용한 엘리베이티드 샐리사이드 소오스/드레인 영역 형성방법 및 이를 이용한 반도체 소자 |
JP4733869B2 (ja) | 2001-07-25 | 2011-07-27 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR100487567B1 (ko) * | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
KR100506460B1 (ko) * | 2003-10-31 | 2005-08-05 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
KR100513405B1 (ko) | 2003-12-16 | 2005-09-09 | 삼성전자주식회사 | 핀 트랜지스터의 형성 방법 |
US7226842B2 (en) | 2004-02-17 | 2007-06-05 | Intel Corporation | Fabricating strained channel epitaxial source/drain transistors |
KR20060064175A (ko) | 2004-12-08 | 2006-06-13 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
KR100668838B1 (ko) | 2005-03-15 | 2007-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
KR100632655B1 (ko) * | 2005-05-11 | 2006-10-12 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자 및 이의 제조방법 |
KR100781033B1 (ko) * | 2005-05-12 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR20070055729A (ko) | 2005-11-28 | 2007-05-31 | 동부일렉트로닉스 주식회사 | 더미 게이트를 구비하는 반도체 소자의 구조 및 그 제조방법 |
KR100713924B1 (ko) * | 2005-12-23 | 2007-05-07 | 주식회사 하이닉스반도체 | 돌기형 트랜지스터 및 그의 형성방법 |
US7525160B2 (en) * | 2005-12-27 | 2009-04-28 | Intel Corporation | Multigate device with recessed strain regions |
KR100733417B1 (ko) | 2006-02-28 | 2007-06-29 | 주식회사 하이닉스반도체 | 새들형 트랜지스터 및 그 제조 방법 |
US7592675B2 (en) | 2006-10-02 | 2009-09-22 | Taiwan Semiconductor Manufacutring Company, Ltd. | Partial FinFET memory cell |
US7964910B2 (en) | 2007-10-17 | 2011-06-21 | International Business Machines Corporation | Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure |
JP5107680B2 (ja) * | 2007-11-16 | 2012-12-26 | パナソニック株式会社 | 半導体装置 |
US7786518B2 (en) | 2007-12-27 | 2010-08-31 | Texas Instruments Incorporated | Growth of unfaceted SiGe in MOS transistor fabrication |
US8866254B2 (en) * | 2008-02-19 | 2014-10-21 | Micron Technology, Inc. | Devices including fin transistors robust to gate shorts and methods of making the same |
JP2010003812A (ja) * | 2008-06-19 | 2010-01-07 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
KR101083644B1 (ko) * | 2008-07-04 | 2011-11-16 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
US7951657B2 (en) | 2009-05-21 | 2011-05-31 | International Business Machines Corporation | Method of forming a planar field effect transistor with embedded and faceted source/drain stressors on a silicon-on-insulator (S0I) wafer, a planar field effect transistor structure and a design structure for the planar field effect transistor |
JP5563811B2 (ja) * | 2009-12-09 | 2014-07-30 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
US9324866B2 (en) * | 2012-01-23 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for transistor with line end extension |
US8304840B2 (en) | 2010-07-29 | 2012-11-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer structures of a semiconductor device |
US8680625B2 (en) * | 2010-10-15 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Facet-free semiconductor device |
US8691673B2 (en) | 2011-05-25 | 2014-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure with suppressed STI dishing effect at resistor region |
US8637359B2 (en) * | 2011-06-10 | 2014-01-28 | International Business Machines Corporation | Fin-last replacement metal gate FinFET process |
KR101983633B1 (ko) * | 2012-11-30 | 2019-05-29 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
KR102072410B1 (ko) * | 2013-08-07 | 2020-02-03 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
-
2013
- 2013-08-22 KR KR1020130099402A patent/KR102025309B1/ko active IP Right Grant
- 2013-12-11 US US14/102,897 patent/US8878309B1/en active Active
-
2014
- 2014-02-20 CN CN201410058492.XA patent/CN104425493B/zh active Active
- 2014-02-20 CN CN201710212763.6A patent/CN107248503B/zh active Active
- 2014-02-26 JP JP2014035769A patent/JP6291694B2/ja active Active
- 2014-03-13 TW TW103108864A patent/TWI623978B/zh active
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