JP2014225713A5 - - Google Patents

Description

本発明にかかる第１の半導体装置は、第１導電型の半導体基板と、半導体基板の表面に形成された半導体層と、半導体基板の裏面に形成されたドレイン電極と、半導体層上に形成されたソース電極と、半導体層内にチャネルを形成するゲート電極とを備え、半導体層は、半導体基板上に形成された第１導電型領域と、第１導電型領域上に形成され、絶縁膜を介してゲート電極と対向する複数の第２導電型の第１ウェル領域と、半導体層内においてゲート電極とドレイン電極との間に配置され、隣り合う第１ウェル領域のそれぞれと接続する第２導電型の第２ウェル領域とを有し、第２ウェル領域の第２導電型の不純物濃度の最大値は、ゲート電極とドレイン電極との間において半導体層の表面よりも深い位置に存在する。
また、本発明にかかる第２の半導体装置は、第１導電型の半導体基板と、半導体基板の表面に形成された半導体層と、半導体基板の裏面に形成されたドレイン電極と、半導体層上に形成されたソース電極と、半導体層内にチャネルを形成するゲート電極とを備え、半導体層は、半導体基板上に形成された第１導電型領域と、第１導電型領域上に形成され、絶縁膜を介してゲート電極と対向する第２導電型の第１ウェル領域と、半導体層内においてゲート電極とドレイン電極との間に配置された第２導電型の第２ウェル領域とを有し、第２ウェル領域の第２導電型の不純物濃度の最大値は、ゲート電極とドレイン電極との間において第２ウェル領域の表面よりも深い位置に存在する、半導体装置。

本発明にかかる第１の半導体装置は、第１導電型の半導体基板と、半導体基板の表面に形成された半導体層と、半導体基板の裏面に形成されたドレイン電極と、半導体層上に形成されたソース電極と、半導体層内にチャネルを形成するゲート電極とを備え、半導体層は、半導体基板上に形成された第１導電型領域と、第１導電型領域上に形成され、絶縁膜を介してゲート電極と対向する複数の第２導電型の第１ウェル領域と、半導体層内においてゲート電極とドレイン電極との間に配置され、隣り合う第１ウェル領域のそれぞれと接続する第２導電型の第２ウェル領域とを有し、第２ウェル領域の第２導電型の不純物濃度の最大値は、ゲート電極とドレイン電極との間において半導体層の表面よりも深い位置に存在するため、チャネル抵抗、ＪＦＥＴ抵抗の増加を招かずに帰還容量を低減し、オン損失、スイッチング損失を低減することが可能となる。
また、本発明にかかる第２の半導体装置は、第１導電型の半導体基板と、半導体基板の表面に形成された半導体層と、半導体基板の裏面に形成されたドレイン電極と、半導体層上に形成されたソース電極と、半導体層内にチャネルを形成するゲート電極とを備え、半導体層は、半導体基板上に形成された第１導電型領域と、第１導電型領域上に形成され、絶縁膜を介してゲート電極と対向する第２導電型の第１ウェル領域と、半導体層内においてゲート電極とドレイン電極との間に配置された第２導電型の第２ウェル領域とを有し、第２ウェル領域の第２導電型の不純物濃度の最大値は、ゲート電極とドレイン電極との間において第２ウェル領域の表面よりも深い位置に存在するため、チャネル抵抗、ＪＦＥＴ抵抗の増加を招かずに帰還容量を低減し、オン損失、スイッチング損失を低減することが可能となる。

Claims (15)

1. 第１導電型の半導体基板と、
   前記半導体基板の表面に形成された半導体層と、
   前記半導体基板の裏面に形成されたドレイン電極と、
   前記半導体層上に形成されたソース電極と、
   前記半導体層内にチャネルを形成するゲート電極とを備え、
   前記半導体層は、
   前記半導体基板上に形成された第１導電型領域と、
   前記第１導電型領域上に形成され、絶縁膜を介して前記ゲート電極と対向する複数の第２導電型の第１ウェル領域と、
   前記半導体層内において前記ゲート電極と前記ドレイン電極との間に配置され、隣り合う前記第１ウェル領域のそれぞれと接続する第２導電型の第２ウェル領域とを有し、
   前記第２ウェル領域の第２導電型の不純物濃度の最大値は、前記ゲート電極と前記ドレイン電極との間において前記半導体層の表面よりも深い位置に存在する、
   半導体装置。
2. 前記最大値は、前記半導体層の表面からの深さが０．３μｍ〜１．０μｍの間に位置することを特徴とする、
   請求項１に記載の半導体装置。
3. 前記最大値は、前記第２ウェル領域の表面よりも深い位置にあることを特徴とする、
   請求項１又は２に記載の半導体装置。
4. 第１導電型の半導体基板と、
   前記半導体基板の表面に形成された半導体層と、
   前記半導体基板の裏面に形成されたドレイン電極と、
   前記半導体層上に形成されたソース電極と、
   前記半導体層内にチャネルを形成するゲート電極とを備え、
   前記半導体層は、
   前記半導体基板上に形成された第１導電型領域と、
   前記第１導電型領域上に形成され、絶縁膜を介して前記ゲート電極と対向する第２導電型の第１ウェル領域と、
   前記半導体層内において前記ゲート電極と前記ドレイン電極との間に配置された第２導電型の第２ウェル領域とを有し、
   前記第２ウェル領域の第２導電型の不純物濃度の最大値は、前記ゲート電極と前記ドレイン電極との間において前記第２ウェル領域の表面よりも深い位置に存在する、
   半導体装置。
5. 前記最大値は、前記第２ウェル領域の表面からの深さが０．７μｍまでの場所に位置することを特徴とする、
   請求項４に記載の半導体装置。
6. 前記第２ウェル領域の第２導電型の不純物濃度は、１×１０ ^１５ ｃｍ ^−３ 〜１×１０ ^２１ ｃｍ ^−３ の範囲内であることを特徴とする、
   請求項１ないし５のいずれか１項に記載の半導体装置。
7. 前記第２ウェル領域の第２導電型の不純物濃度は、１×１０ ^１６ ｃｍ ^−３ 〜１×１０ ^１９ ｃｍ ^−３ の範囲内であることを特徴とする、
   請求項１ないし６のいずれか１項に記載の半導体装置。
8. 前記第２ウェル領域上には第１導電型の領域が存在することを特徴とする、
   請求項１ないし５のいずれか１項に記載の半導体装置。
9. 前記第２ウェル領域は、前記第１ウェル領域よりも深く形成されることを特徴とする、
   請求項１ないし５のいずれか１項に記載の半導体装置。
10. 前記第２ウェル領域は、前記第１ウェル領域の下方と接続することを特徴とする、
    請求項９に記載の半導体装置。
11. 前記第１ウェル領域と前記第２ウェル領域とは、前記半導体層の表面からの深さ方向の第２不純物濃度分布が異なることを特徴とする、
    請求項１ないし１０のいずれか１項に記載の半導体装置。
12. 前記第１導電型領域上において、前記第１導電型領域よりも第１導電型の不純物濃度が高い高濃度領域を備えたことを特徴とする、
    請求項１ないし１１のいずれか１項に記載の半導体装置。
13. 前記高濃度領域の第１導電型の不純物濃度は、１×１０ ^１６ ｃｍ ^−３ 〜１×１０ ^１８ ｃｍ ^−３ の範囲内であることを特徴とする、
    請求項１２に記載の半導体装置。
14. 前記高濃度領域は、前記第１ウェル領域の深さよりも深く形成されていることを特徴とする、
    請求項１２に記載の半導体装置。
15. 前記半導体基板は、ワイドバンドギャップ半導体からなることを特徴とする、
    請求項１ないし１４のいずれか１項に記載の半導体装置。