JP2018046255A5 - - Google Patents

Claims (9)

1. 第１電極と、
   前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられ、前記第１半導体領域よりも第１導電形のキャリア濃度が低い第１導電形の第２半導体領域と、
   前記第２半導体領域の上に設けられた第２導電形の第３半導体領域と、
   前記第３半導体領域の上に設けられた第１導電形の第４半導体領域と、
   前記第４半導体領域の上に設けられ、前記第４半導体領域と電気的に接続された第２電極と、
   前記第２半導体領域の上に設けられ、第１方向において前記第３半導体領域と離間した第２導電形の第５半導体領域と、
   前記第５半導体領域の上に設けられ、前記第２電極と離間し、前記第５半導体領域と電気的に接続された第３電極と、
   前記２半導体領域の上に設けられ、前記第１方向において第１ゲート絶縁層を介して前記第３半導体領域と対面し、前記第３半導体領域と前記第５半導体領域との間に位置する第１ゲート電極と、
   を備えた半導体装置。
2. 前記第５半導体領域と前記第１ゲート電極との間に設けられ、第２ゲート絶縁層を介して前記第５半導体領域と対面する第２ゲート電極をさらに備えた請求項１記載の半導体装置。
3. 前記第２半導体領域と前記第３半導体領域との間に設けられ、前記第２半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第６半導体領域と、
   前記第２半導体領域と前記第５半導体領域との間に設けられ、前記第２半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第７半導体領域と、
   を備えた請求項１又は２に記載の半導体装置。
4. 第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
   前記第３半導体領域の上に設けられ、前記第２半導体領域および前記第３半導体領域と電気的に接続された第１電極と、
   前記第１半導体領域の上に設けられ、第１方向において前記第２半導体領域と離間した第２導電形の第４半導体領域と、
   前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
   前記第５半導体領域の上に設けられ、前記第１電極と離間し、前記第４半導体領域および前記第５半導体領域と電気的に接続された第２電極と、
   前記第１半導体領域の上に設けられ、前記第１方向において第１ゲート絶縁層を介して前記第２半導体領域と対面する第１ゲート電極と、
   前記第４半導体領域と前記第１ゲート電極との間に設けられ、第２ゲート絶縁層を介して前記第４半導体領域と対面する第２ゲート電極と、
   前記第１半導体領域の下に設けられた第２導電形の第６半導体領域と、
   前記第６半導体領域の下に選択的に設けられた第１導電形の第７半導体領域と、
   前記第７半導体領域の下に設けられ、前記第６半導体領域および前記第７半導体領域と電気的に接続された第３電極と、
   前記第１半導体領域の下に設けられ、前記第１方向において第３ゲート絶縁層を介して前記第６半導体領域と対面する第３ゲート電極と、
   を備えた半導体装置。
5. 前記第１半導体領域の下に設けられ、前記第１方向において前記第６半導体領域と離間した第２導電形の第８半導体領域と、
   前記第８半導体領域の下に選択的に設けられた第１導電形の第９半導体領域と、
   前記第９半導体領域の下に設けられ、前記第３電極と離間し、前記第８半導体領域および前記第９半導体領域と電気的に接続された第４電極と、
   前記第８半導体領域と前記第３ゲート電極との間に設けられ、第４ゲート絶縁層を介して前記第８半導体領域と対面する第４ゲート電極と、
   をさらに備えた請求項４記載の半導体装置。
6. 前記第２半導体領域の上に設けられ、前記第１方向において、前記第３半導体領域と前記第５半導体領域との間に位置し、前記第１ゲート絶縁層および前記第２ゲート絶縁層を含む第１絶縁部と、
   前記第２半導体領域の上に設けられ、前記第１方向において、前記第１絶縁部との間に前記第３半導体領域が位置する第２絶縁部と、
   前記第２半導体領域の上に設けられ、前記第１方向において、前記第１絶縁部との間に前記第５半導体領域が位置する第３絶縁部と、
   をさらに備え、
   前記第１絶縁部の少なくとも一部と前記第２絶縁部の少なくとも一部との間の前記第１方向における距離は、１．０μｍ以下であり、
   前記第１絶縁部の少なくとも一部と前記第３絶縁部の少なくとも一部との間の前記第１方向における距離は、１．０μｍ以下である請求項４または５に記載の半導体装置。
7. 前記第１絶縁部の前記第１方向における長さは、前記第１絶縁部の少なくとも一部と前記第２絶縁部の少なくとも一部との間の前記距離の２倍以上であり、前記第１絶縁部の少なくとも一部と前記第３絶縁部の少なくとも一部との間の前記距離の２倍以上である請求項６記載の半導体装置。
8. 第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第１半導体領域中および前記第２半導体領域中に第１ゲート絶縁層を介して設けられた複数の第１ゲート電極と、
   前記第２半導体領域の上に設けられ、それぞれが、前記複数の第１ゲート電極のそれぞれと前記第１ゲート絶縁層を介して対面する第１導電形の複数の第３半導体領域と、
   前記第２半導体領域および前記複数の第３半導体領域の一部の上に設けられ、前記複数の第３半導体領域の一部と電気的に接続された第１電極と、
   前記第２半導体領域および前記複数の第３半導体領域の他の一部の上に設けられ、前記第１電極と離間し、前記複数の第３半導体領域の他の一部と電気的に接続された第２電極と、
   前記第２半導体領域および前記複数の第３半導体領域のさらに他の一部の上に設けられ、前記第１電極および前記第２電極と離間し、前記複数の第３半導体領域のさらに他の一部と電気的に接続された第３電極と、
   前記第１半導体領域の下に設けられ、前記第１半導体領域よりも第１導電形のキャリア濃度が高い第１導電形の第４半導体領域と、
   前記第１半導体領域中および前記第４半導体領域中に第２ゲート絶縁層を介して設けられ、前記第１電極の下に位置する第２ゲート電極と、
   前記第４半導体領域の下に設けられ、前記第２ゲート絶縁層を介して前記第２ゲート電極と対面する第２導電形の第５半導体領域と、
   前記第１半導体領域中および前記第４半導体領域中に第１絶縁層を介して設けられ、前記第２電極の下に位置する第４電極と、
   前記第４半導体領域の下に設けられ、前記第１絶縁層を介して前記第４電極と対面する第２導電形の第６半導体領域と、
   前記第１半導体領域中および前記第４半導体領域中に第２絶縁層を介して設けられ、前記第３電極の下に位置する第５電極と、
   前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域の下に設けられ、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域と電気的に接続された第６電極と、
   を備えた半導体装置。
9. 前記第４電極および前記第５電極は、前記第６電極と電気的に接続された請求項８記載の半導体装置。