CN1877819A - 形成nand快闪存储器的源接触的方法 - Google Patents
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Abstract
一种形成NAND快闪存储器器件的源接触的方法，包括：在半导体基片上形成隧道氧化物膜，去除源接触将形成其中的区的隧道氧化物膜；形成第一多晶硅层和电介质层，去除选择晶体管将形成其中的区的电介质层；在该区上形成第二多晶硅层，在第二多晶硅层上形成导电膜，在导电膜上形成硬掩膜；用栅掩膜执行蚀刻工艺以蚀刻单元区直至电介质层，同时蚀刻其中将形成源接触的区直到隧道氧化物膜以形成源线；在暴露于源线两侧的半导体基片上执行离子注入工艺；蚀刻单元区和选择晶体管区的电介质层、第一多晶硅层和隧道氧化物膜，形成单元栅和选择晶体管栅；在单元栅和选择晶体管栅及源接触之间掩埋绝缘层，以形成层间绝缘层；蚀刻层间绝缘层所需的区以形成接触。
Description
技术领域
本发明通常涉及一种形成NAND快闪存储器(NAND flash memory)的源接触的方法，而更为具体地，本发明涉及一种形成NAND快闪存储器的源接触的方法，其中源线与栅形成工艺同时形成，籍此即使选择晶体管的尺寸缩小，聚焦深度(DOF)也没有减小。
背景技术
由于快闪存储器器件的线宽已变得更小、微小而接触孔的深度已增加，因此接触孔中上线和下线之间的电互连已变得更困难。
一般而言，在快闪存储器器件中，打开区域(open area)存在于选择晶体管之间以确保栅形成后形成与源线的间隔，所述选择晶体管包括源选择晶体管(SST)和漏选择晶体管(DST)。
选择晶体管基本上是决定快闪存储器器件的小片(die)尺寸的重要因素。要减小单元尺寸，必需减小选择晶体管的尺寸。
然而，因为宽的打开区域如上所述存在于选择晶体管之间，所以如果选择晶体管尺寸减小，则DOF就减小。相应地，出现了问题，因为难于把选择晶体管的尺寸减小到特定的尺寸或更少。
换句话说，在通过光刻工艺(正如通常用于金属线中)形成微小金属线的情况下，因为光学系统有相对浅的DOF，通过层间绝缘层的拓扑结构的步骤在用于形成金属接线或接触孔的光刻工艺中引起散焦现象。结果，出现了产生图案失效的问题。
发明内容
在一个实施例中，本发明提供了一种形成NAND快闪存储器的源接触的方法，其中源线与栅形成工艺同时形成，籍此即使选择晶体管的尺寸减小，聚焦深度(DOF)也不减小。
在另一个实施例中，本发明提供了一种形成NAND快闪存储器的源接触的方法，其中源线与栅形成工艺同时形成，籍此可省略用于形成源线的附加的金属沉积或金属抛光工艺，因而减小了成本，并且可解决相关技术中源接触掩膜和栅选择晶体管之间的未对准的问题。
根据本发明的一个实施例的一种形成NAND快闪存储器器件的源接触的方法包括以下步骤：在半导体基片中形成隧道氧化物膜，然后去除源接触将形成于其中的区的隧道氧化物膜；在整个结构上顺序地形成第一多晶硅层和电介质层，然后去除选择晶体管将形成于其中的区的电介质层；在已去除电介质层的区上顺序地形成第二多晶硅层，在第二多晶硅层上形成导电膜，以及在导电膜上形成硬掩膜；使用栅掩膜来执行蚀刻工艺以便蚀刻单元区至电介质层，并同时蚀刻其中将形成源接触的区，直到隧道氧化物膜，从而形成源线；在暴露于源线两侧的半导体基片上执行离子注入工艺；蚀刻单元区和选择晶体管区的电介质层、第一多晶硅层和隧道氧化物膜，形成单元栅(cell gate)和选择晶体管栅；在单元栅和选择晶体管栅以及源接触之间掩埋绝缘层，然后在整个结构上形成层间绝缘层；以及蚀刻层间绝缘层的所需的区，以形成通过其暴露源线的接触。
附图说明
通过参照与附图相结合的如下详细描述，本发明的更完整理解及其许多附带优点将变得清楚明显并更好理解，其中：
图1a示出相关技术栅布局，而图1b示出通过根据本发明一实施例的形成NAND快闪存储器的源接触的方法所形成的栅布局；以及
图2a到2f是图解说明根据本发明一实施例的形成NAND快闪存储器的源接触的工艺步骤的截面视图。
具体实施方式
在以下详述中，仅以图解说明的形式示出并简述本发明的某些示范性的实施例。
图1a示出相关技术栅布局，而图1b示出通过根据本发明一实施例的形成NAND快闪存储器的源接触的方法所形成的栅布局。
在该栅布局图中，示出了多个选择晶体管(“Select Tr”)和多个字线(“W0，W1，W2”)。如图1a所示，在相关技术栅布局图中，宽的打开区域存在于选择晶体管之间。如果选择晶体管的尺寸减小，在聚焦深度(DOF)减小。很难将选择晶体管的尺寸减小到特定的尺寸或更少。
因此，根据如图1b所示的本发明的实施例，如果源线与栅同时形成，则选择晶体管之间的开口区域的尺寸减小。结果，即使选择晶体管的尺寸缩小，DOF也不减小。
图2a到2f是图解说明根据本发明一实施例的形成NAND快闪存储器的源接触的工艺步骤的截面视图。图2a是NAND快闪存储器的截面视图，其中在由隔离膜分开的有源区的半导体基片上形成隧道氧化物膜后，去除源接触将形成于其中的区的隧道氧化物膜，并且多晶硅层和电介质层顺序地形成于已去除了隧道氧化物膜的半导体基片的区中。
作为形成NAND快闪存储器的源接触的预备步骤，在半导体基片200上形成隧道氧化物膜202后，源接触将形成于其中的区的隧道氧化物膜202通过隧道氧化物膜打开掩膜被去除。
第一多晶硅层204形成于隧道氧化物膜202及已去除隧道氧化物膜的半导体基片上。电介质层206然后在整个结构上形成，所述整个结构包括第一多晶硅层204。
参考图2b，去除选择晶体管将形成于其中的区的电介质层206。第二多晶硅层208在已去除电介质层206的区上形成。
此后，由钨(W)、铝(Al)或其它合适的导电材料制成的导电膜210在第二多晶硅层208上形成。硬掩膜212如氮化物膜(N)，形成于导电膜210上。
参考图2c，执行使用栅掩膜的蚀刻工艺以使用电介质层206作为蚀刻停止层来蚀刻单元区(cell region)，并蚀刻其中将形成源接触的区，直到其中半导体基片200和隧道氧化物膜202同时形成的区，因此形成源线。
使用注入离子来执行离子注入工艺，以便离子注入区在源线以下形成。然而，附图中省略了离子注入区。
参考图2d，光致抗蚀剂膜214在其中形成源线的区中形成。然后执行通过其仅单元区被打开的自对准蚀刻(SAE)掩膜工艺。
如果执行了图2d的自对准蚀刻掩膜工艺，则顺序地蚀刻单元区的电介质层206和第一多晶硅层204。采用相似的方式，亦蚀刻了其中形成源线的区中剩余的隧道氧化物膜202。
这时，在形成于源线两侧的外围晶体管(peripheral transistor)(单元栅和选择晶体管栅)中，由于该工艺，电介质层206剩余了小量。然而，即使电介质层206未被完全去除也无关紧要，因为外围晶体管的第一多晶硅层204和第二多晶硅层208变为导电的。
参考图2f，形成了绝缘层以便在外围晶体管的栅中形成间隔，然后该绝缘层在图2e的工艺步骤中被毯式蚀刻(blanket etch)。因为间隔窄，绝缘层填充于多个单元栅、外围选择晶体管栅和源接触线之间。
此后，第一层间绝缘层216形成于整个结构上。形成第二层间绝缘层218后，在其中形成源线的区上执行光刻工艺以将导电材料如钨(W)或铝(Al)填充于该区中。因此，所述区连接到源线的导电膜210以形成接触。
如果完成了图2a到2f的工艺，则将用于形成源接触的线添加到栅掩膜中的选择晶体管之间。因此，因为增加了选择晶体管的DOF，所以可减小选择晶体管的尺寸(“Select Tr Size”)。因此有可能通过小片尺寸的减小来降低成本，所述小片尺寸的减小取决于总单元尺寸的减小。
此外，因为源线与栅形成工艺同时形成，因此不需要用于形成源线的附加的金属沉积步骤或金属抛光工艺。这可节省成本，并且也可能消除相关技术中源接触掩膜和栅选择晶体管之间的未对准的问题。
根据本发明一实施例，因为在栅掩膜中的选择晶体管之间添加了用于形成源接触的线，所以增加了DOF。有可能缩短选择晶体管尺寸。因此，可减小小片尺寸并节省成本，这取决于总单元尺寸的减小。
尽管已经关于当前视为实用的示范性实施例描述了本发明，但是应当理解本发明不限于所公开的实施例，而是旨在覆盖所附权利要求的精神和范围内囊括的各种改型和等效设置。
Claims (4)
1.一种形成NAND快闪存储器的源接触的方法，包括以下步骤：
在半导体基片之上形成隧道氧化物膜，及然后去除源接触将形成于其中的区中的所述隧道氧化物膜；
在整个结构上形成第一多晶硅层和电介质层，及然后去除选择晶体管将形成于其中的区的所述电介质层；
在已去除所述电介质层的区之上形成第二多晶硅层，在所述第二多晶硅层之上形成导电膜；
使用栅掩膜来执行蚀刻工艺，以蚀刻单元区直至所述电介质层，并同时蚀刻源接触将形成于其中的区，直到所述隧道氧化物膜，从而形成源线；
在暴露于所述源线两侧的所述半导体基片上执行离子注入工艺；
顺序地蚀刻所述单元区和所述选择晶体管区的所述电介质层、所述第一多晶硅层和所述隧道氧化物膜，形成单元栅和选择晶体管栅；
将绝缘层掩埋在所述单元栅和所述选择晶体管栅及所述源接触之间，及然后在整个结构上形成层间绝缘层；以及
蚀刻所述层间绝缘层的所需的区，以形成通过其暴露所述源线的接触。
2.权利要求1的方法，其中所述导电膜包括钨(W)或铝(Al)。
3.权利要求1的方法，其中所述层间绝缘层包括第一层间绝缘层和第二层间绝缘层。
4.权利要求1的方法，其中所述接触包括钨(W)或铝(Al)。
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