KR100390205B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
플래시 메모리와 같은 반도체 기억 장치에 있어서, 필드 산화막은 반도체 기판 상에 순 테이퍼 형상상으로 형성되어 있고, 부동 게이트는 반도체 기판위에서 필드 산화막 사이에 역(반전) 테이퍼 형상으로 형성되어 있다.
Description
발명의 배경
발명의 분야
본 발명은 일반적으로 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히, 플래시 메모리와 같은 비휘발성 반도체 장치에 관한 것이다.
이런 비휘발성 반도체 장치에 있어서, 생산 비용을 절감하기 위해 메모리 셀을 소형화하는 것이 더욱 중요해지고 있다.
이 때문에, 메모리 셀은 일반적으로 디자인 룰을 감소함으로써 크기가 축소된다. 그러나, 만약 디자인 룰의 치수가 단순히 감소된다면, 생산 공정 중에 마스크 정렬의 치수도 줄일 필요가 있다.
이러한 상황하에서, 마스크 정렬(오정렬)의 정밀도는 기계적으로 결정되기 때문에, 상기 디자인 룰의 축소(즉, 미세 공정)에 관한 속도를 따라가지 못한다. 이 사실은 메모리 셀의 소형화를 방해하여 반도체 기억 장치가 축소되는 것을 방지한다.
도 1 및 도 2를 참조하여, 이하 종래의 비휘발성 반도체 기억 장치에 관해 설명한다.
소정의 방향으로 확장된 필드 산화막(장치 분리 영역: 51)은 종래의 LOCOS법(Local Oxidation of Silicon)을 사용하여 퇴적된다. 또한, 채널 영역(확산층 영역: 52)은 필드 산화막(51) 사이에 형성되고, 그 후, 터널 산화막(53)이 채널 영역(52)상에 퇴적된다.
그 후, 인을 함유하는 폴리실리콘 층이 형성된 뒤, 적어도 채널 영역(52)을 피복하도록 폴리실리콘 층이 선택적으로 제거되고, 그 때문에, 폴리실리콘 층은 채널 영역(52)이 확장된 방향으로 잔존하게 되어 부동 게이트(54)가 형성된다.
표면에 절연막(55)을 퇴적한 후, 그 위에 WSi와 폴리실리콘의 다층이 퇴적된다. WSi/폴리실리콘 막은 선택적으로 제거되어 채널 영역(52)에 수직으로 교차하는 방향으로 연장된 복수개의 워드선(56)의 기능을 한다.
절연막(55) 및 부동 게이트(54)는 워드선(56)과 자기 정렬 방식(self-alignment manner)으로 제거되어 메모리 셀 트랜지스터를 형성한다.
다음에, 소스 영역(61)과 드레인 영역(62)을 형성하기 위한 이온 주입이 수행되고, 층간 절연막(63)이 퇴적된 후, 최종적으로 콘택트(64) 및 금속 배선 패턴(65)이 형성된다.
그러나, 종래 기술에서는 부동 게이트(54)가 채널 영역(52)에 대하여 자기 정렬 방식으로 형성되지 않는다. 따라서, 채널 영역(52)에 대해 마스크 어긋남(오정렬)이 일어나면, 도 3의 b에 도시된 바와 같이, 메모리 셀에서 전류 누설(채널 누설 패스: channel leak path)이 발생한다.
이러한 전류 누설을 방지하기 위해서, 메모리 셀은 사전에 채널 영역(52)에 대한 얼라인먼트 편차를 고려하여 설계된다. 따라서, 도 3의 a에 도시된 바와같이, 부동 게이트(54)는 필드 산화막(51)에 대해 정상적으로 정렬되어야만 하여, 그 결과, 셀의 크기는 불가피하게 늘어나게 된다.
또한, 부동 게이트(54)는 터널 산화막(53)을 통해 LOCOS법에 의해 형성된 필드 산화막(51)의 가장자리 상에 위치하기 때문에, 플래시 메모리 특유의 고전압 기록 작업이나 소거 작업 중에 터널 산화막(53)이 파괴되거나 열화된다.
따라서, 부동 게이트(54)와 채널 영역(52)은 상술된 종래기술의 자기 정렬 방식으로 형성되지 않는다. 이 사실은 다른 반도체 기억 장치와 비교하여 메모리 셀의 축소를 방해한다.
본 발명의 목적은 필드 산화막에 대해 마스크 어긋남(오정렬)없이 미세 메모리 셀의 설계를 가능하게 하는 반도체 기억 장치를 마련하는 것이다.
본 발명에 따르면, 반도체 기억 장치는 반도체 기판을 구비한다.
필드 산화막은 반도체 기판 상에 순 테이퍼 형상으로 형성되어 있고, 또한, 부동 게이트는 반도체 기판위에서 상기 필드 산화막 사이에 역(반전) 테이퍼 형상으로 형성되어 있다.
여기에서, 역 테이퍼 형상은 측벽각이 90˚이상인 것을 의미하는 반면, 순 테이퍼 형상은 측벽각이 90˚미만인 것을 의미한다.
이 경우, 터널 산화막은 부동 게이트와 반도체 기판 사이에 형성되어 있다.
반도체 기판은 p-형 실리콘 기판을 포함할 수 있다.
필드 산화막은 300nm 내지 500nm 사이의 범위내의 두께를 갖는 것이 바람직하다.
터널 산화막은 8nm 내지 10nm 사이의 범위내의 두께를 갖는 것이 바람직하다.
또한, 워드선은 부동 게이트상의 절연막을 통해 형성될 수 있다.
예를 들어, 반도체 기억 장치는 플래시 메모리이다.
특히, 필드 산화막은 실리콘 기판 상에 퇴적되고, 복수개의 그루브는 소정의 방향으로 확장되고, 반도체 기판에 도달하도록 형성된다.
또한, 그루브의 측면은 순 테이퍼 형상으로 형성되어 있고, 부동 게이트로 기능하는 폴리실리콘은 그루브에 매입되어 있다.
상술한 바와 같이, 부동 게이트로 기능하는 폴리실리콘은 종래에는 마스크 정렬을 사용하여 필드 산화막의 패턴에 따라 가공되었다.
이와 반대로, 본 발명에서의 필드 산화막은 순 테이퍼 형상으로 퇴적되어, 필드 산화막 사이에 매입된 부동 게이트로 기능하게 될 폴리실리콘은 미리 형성되어 있는 그루부에 매입된다.
그 결과, 부동 게이트는 필드 산화막의 패턴과 자기 정렬 방식으로 형성된다.
또한, 워드선이 가공되는 동안, 부동 게이트를 자기 정렬 방식으로 에칭할 때, 잔류물을 발생하지 않고 에칭이 쉽게 수행되며, 플래시 메모리의 중요한 디바이스 파라미터인 용량비가 효과적으로 높아진다.
따라서, 고수율 및 고성능의 비휘발성 반도체 기억 장치의 미세 메모리 셀을얻을 수 있다.
도 1은 종래의 반도체 기억 장치를 도시하는 횡단면도.
도 2는 종래의 반도체 기억 장치를 도시하는 다른 횡단면도.
도 3의 a 및 도 3의 b는 종래 기술의 문제점을 도시하는 횡단면도.
도 4는 본 발명에 따른 반도체 기억 장치의 셀 배열을 도시하는 평면도.
도 5의 a 및 도 5의 b는 본 발명에 따른 반도체 기억 장치의 구조를 도시하는 도면.
도 6의 a 내지 도 6의 f는 본 발명에 따른 반도체 기억 장치의 제조 단계를 도시하는 흐름도.
♠도면의 주요 부호에 대한 부호의 설명♠
21 : 필드 산화막 22 : 터널 산화막
23 : 부동 게이트 24 : 절연막
25 : 워드선 26 : 소스 배선
27 : 소스 영역 28 : 드레인 영역
51 : 필드 산화막 52 : 채널 영역
53 : 터널 산화막 54 : 부동 게이트
55 : 절연막 56 : 워드선
도 4를 참조하여, 본 발명의 실시예를 아래에 설명한다.
도 4에서는, 비휘발성 반도체 장치(예를 들어, 플래시 메모리)의 6개의 셀을 구비하는 배열을 도시한다. 이 경우에, 참조 부호(11)는 드레인 콘택트를 나타내고, 참조 부호(12)는 확산층을 나타내고, 참조 부호(13)는 워드선을 나타내고, 참조 부호(14)는 부동 게이트를 나타내고, 참조 부호(15)는 소스 배선을 나타내며, 참조 부호(16)는 메모리 셀 드레인을 나타낸다.
또한, 참조 부호(17)는 메모리 셀 채널을 표시하고, 참조 부호(18)는 메모리 셀 소스를 표시하며, 참조 부호(19)는 비트 선을 표시한다.
도 5의 a 및 도 5의 b를 참조하여, 반도체 기억 장치의 구조를 설명한다.
필드 산화막(31)은 반도체 기판 상에 순 테이퍼 형상으로 퇴적된다. 이 경우, 반도체 기판이 p-형 실리콘 기판이면 양호하다.
또한, 부동 게이트(32)는 반도체 기판상의 순 테이퍼 형상의 필드 산화막(31) 사이에 역(반전) 테이퍼 형상으로 형성되어 있다.
여기에서, 역 테이퍼 형상은 측벽각이 90˚이상인 것을 의미하는 반면, 순 테이퍼 형상은 측벽각이 90˚미만인 것을 의미한다.
또한, 터널 산화막(33)은 부동 게이트(32)와 반도체 기판 사이에 위치한다. 부동 게이트(32)상에서, 워드선(35)은 절연막(ONO: 34)을 통해 형성되어 있다.
그 후, 도 6의 a 내지 도 6의 f를 참조하여 본 발명에 따른 반도체 기억 장치의 제조 방법에 관해 설명한다.
우선, 필드 산화막으로 기능하는 산화막은 p-형 반도체 기판 상에서 약 300nm 내지 500nm의 두께로 퇴적된다.
그 후, 복수개의 그루브(20)가 순 테이퍼 형상으로 형성되어 소정의 방향으로 확장되고, 그에 의해, 도 6의 a에 도시된 바와 같이, 필드 산화막(21)은 순 테이퍼 형상으로 형성된다.
이 경우, 이방성 에칭이 수행될 때, 순 테이퍼 형상은 테이퍼 에칭을 사용하여 형성된다.
또는, 에칭을 수직으로 수행한 후, 산화막이 다시 퇴적될 수 있고, 산화막의 막 두께만큼 에칭하여 측벽이 테이퍼 형상으로 형성될 수 있다.
또한, 순 테이퍼를 형성하는 다른 방법을 사용할 수도 있다.
그 후, 도 6의 b에 도시된 바와 같이, 실리콘 기판의 노출된 표면상에 터널 산화막(22)이 열산화법에 의해 약 8nm 내지 10nm의 막두께로 퇴적된다.
다음에, 도 6의 c에 도시된 바와 같이, 부동 게이트(23)의 기능을 하며 인 불순물을 함유하는 폴리실리콘이 종래의 CVD법(Chemical Vapor Deposition)을 사용하여 필드 산화막(22) 사이의 그루브(20)에 매입된다. 이 경우, 매입된 폴리실리콘의 높이는 필드 산화막(22)의 높이보다 높다.
그 후, CMP(Chemical Mechanical Polishing)를 사용하여 폴리실리콘을 소정의 막 두께만큼 제거한다. 따라서, 도 6의 d에 도시된 바와 같이, 필드 산화막(21) 사이의 그루브 내에만 폴리실리콘이 잔존한다.
계속하여, 전체 표면상에 절연막(24)이 퇴적된다. 최근에는, 절연막(24)으로서, 일반적으로 적층의 실리콘 산화막에 의해 형성된 ONO막, 실리콘 질화막, 및 실리콘 산화막을 사용한다.
절연막(24)이 대략 15nm의 막 두께로 퇴적된 후, 도 6의 e에 도시된 바와 같이, 워드선(25)으로 기능하는 WSi/폴리실리콘의 다층이 전체 표면상에 퇴적된다.
그 후, WSi/폴리실리콘의 다층이 선택적으로 남아 그루브(20)에 수직인 방향으로 확장되어, 워드선(25)을 형성한다.
그 후, 인을 함유하는 폴리실리콘과 절연막(ONO)이 워드선(25)과 자기 정렬 방식으로 제거되어서, 부동 게이트(23)가 형성된다.
다음에, 워드선(25) 사이의 필드 산화막(21)이 하나 걸러 제거된다. 여기에서, 워드선(25)은 소스 배선 패턴으로 기능하게 됨에 주목하여야 한다.
그 후, 도 6의 f에 도시된 바와 같이, 소스 영역(27)과 드레인 영역(28)은 비소 이온 주입에 의해 형성된다.
그 후, 층간 절연막, 콘택트, 및 금속 배선 패턴(도시되지 않음)이 형성되어, 메모리 셀의 형성이 완료된다. 여기에서, 도 6의 d에 도시된 단계를 수행하는 CMP법 대신 드라이 에칭이 수행될 수 있다.
본 발명이 몇몇의 실시예와 관련하여 개시되어 있지만, 본 발명은 당업자에 의해 여러 다른 방법으로 쉽게 실행될 수 있을 것이다.
또한, 본 발명에 따르면, 부동 게이트는 순 테이퍼 형상으로 가공된 필드 산화막 사이에 형성되어, 부동 게이트가 에칭될 때, 그루브의 측벽에 폴리실리콘이 잘 남지 않는다.
또한, 부동 게이트는 역(반전) 테이퍼 구조로 되어 있어서, 높은 용량비(Cox/Ctox: Ctox: 터널 산화막 용량, Cox: 절연(ONO) 용량)를 얻을 수 있기 때문에, 플래시 메모리는 판독 특성이 유리하다.
또한, 부동 게이트는 필드 산화막과 자기 정렬 방식으로 형성되기 때문에, 필드 산화막에 대한 마스크 어긋남(오정렬)을 고려할 필요가 없게 되어, 그 결과, 미세 메모리 설계가 가능해진다.
또한, 종래의 LOCOS법에 의한 소자 분리 방법에 의해 형성된 플래시 메모리 셀과 비교하여, 부동 게이트가 LOCOS 가장자리를 포함하지 않기 때문에, 터널 산화막은 고전압 인가에 의해 쉽게 열화되거나 파괴되지 않는다.
Claims (17)
- 반도체 기판을 구비하는 반도체 기억 장치에 있어서,상기 반도체 기판 상에 순 테이퍼 형상(forward taper shape)으로 형성된 필드 산화막과;상기 반도체 기판 위의 상기 필드 산화막 사이에 역 테이퍼 형상(reverse taper shape)으로 형성된 부동 게이트를 포함하고;역 테이퍼 형상은 측벽각이 90˚이상인 반면, 순 테이퍼 형상은 측벽각이 90˚미만인 것을 특징으로 하는 반도체 기억 장치.
- 제 1항에 있어서,터널 산화막은 상기 부동 게이트와 상기 반도체 기판 사이에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제 1항에 있어서,상기 반도체 기판은 p-형 실리콘 기판을 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제 1항에 있어서,상기 필드 산화막은 300nm 내지 500nm 범위내의 두께를 갖는 것을 특징으로하는 반도체 기억 장치.
- 제 1항에 있어서,상기 터널 산화막은 8nm 내지 10nm 범위내의 두께를 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제 1항에 있어서,워드선은 상기 부동 게이트상의 절연막을 통해 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
- 제 1항에 있어서,상기 반도체 기억 장치는 플래시 메모리를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기판상의 반도체 기억 장치의 제조 방법에 있어서,상기 반도체 기판 상에 제 1의 산화막을 퇴적하는 단계와;복수개의 그루브가 소정의 방향으로 연장하고, 상기 반도체 기판을 노출하도록 순 테이퍼 형상의 필드 산화막을 상기 제 1의 산화막에 형성하는 단계와;상기 노출된 반도체 기판 상에 제 2의 산화막을 퇴적하는 단계; 및상기 제 2의 산화막 상에서, 상기 필드 산화막 사이에 역 테이퍼형의 부동게이트를 형성하는 단계를 포함하고;역 테이퍼 형상은 측벽각이 90˚이상인 반면, 순 테이퍼 형상은 측벽각이 90˚미만인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 8항에 있어서,상기 반도체 기판은 p-형 실리콘 기판을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 8항에 있어서,상기 제 1의 산화막은 300nm 내지 500nm 범위내의 두께를 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 8항에 있어서,상기 필드 산화막은 이방성 에칭을 사용하여 퇴적되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 8항에 있어서,상기 제 2의 산화막은 열산화법을 사용하여 형성된 터널 산화막을 포함하고,상기 터널 산화막은 8nm 내지 10nm 사이의 범위내의 두께를 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 8항에 있어서,상기 부동 게이트는 상기 필드 산화막의 막 두께나 그 보다 더 두꺼운 두께로 그루브에 폴리실리콘을 매입하여 형성되고, 매입된 폴리실리콘을 소정의 막 두께로 제거하여 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 13항에 있어서,상기 폴리실리콘은 CVD법을 사용하여 매입되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 13항에 있어서,상기 폴리실리콘은 CMP법을 사용하여 제거되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 13항에 있어서,상기 폴리실리콘은 드라이 에칭 방법을 사용하여 제거되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 8항에 있어서,상기 부동 게이트는 필드 산화막과 자기 정렬 방식으로 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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