JP2780715B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関する。
〔発明の概要〕 本発明は、半導体基板の活性領域の外周部にフィール
ド絶縁膜を形成する工程と、活性領域を所定深さまでエ
ッチングする工程と、エッチングされた活性領域の表面
に絶縁膜を形成する工程と、半導体基板の全面に導体膜
を形成する工程と、フィールド絶縁膜が露出するまで導
体膜をエッチバックすることにより浮遊ゲート電極を形
成する工程とを有する。これによって、不揮発性半導体
記憶装置において、メモリーセルの面積を最小化するこ
とができる。
ド絶縁膜を形成する工程と、活性領域を所定深さまでエ
ッチングする工程と、エッチングされた活性領域の表面
に絶縁膜を形成する工程と、半導体基板の全面に導体膜
を形成する工程と、フィールド絶縁膜が露出するまで導
体膜をエッチバックすることにより浮遊ゲート電極を形
成する工程とを有する。これによって、不揮発性半導体
記憶装置において、メモリーセルの面積を最小化するこ
とができる。
PROM（Programmable Read Only Memory）は不揮発性
半導体記憶装置の一種であり、例えば第12図及び第13図
に示すような構造のものが知られている。第12図及び第
13図に示すように、このPROMにおいては、例えばｐ型の
半導体基板11の表面に素子間分離用のフィールド絶縁膜
12が選択的に形成され、このフィールド絶縁膜12で囲ま
れた活性領域の表面に第１のゲート絶縁膜（トンネル絶
縁膜）13が形成されている。この第１のゲート絶縁膜13
上には浮遊ゲート電極（フローティングゲート電極）FG
が形成され、さらにこの浮遊ゲート電極FG上に第２のゲ
ート絶縁膜14を介して制御ゲート電極（コントロールゲ
ート電極）CGが積層されている。また、フィールド絶縁
膜12で囲まれた活性領域中には、上記浮遊ゲート電極FG
及び制御ゲート電極CGに対して自己整合的にn+型のソー
ス領域15及びドレイン領域16が形成されている。なお、
符号17は絶縁膜である。
半導体記憶装置の一種であり、例えば第12図及び第13図
に示すような構造のものが知られている。第12図及び第
13図に示すように、このPROMにおいては、例えばｐ型の
半導体基板11の表面に素子間分離用のフィールド絶縁膜
12が選択的に形成され、このフィールド絶縁膜12で囲ま
れた活性領域の表面に第１のゲート絶縁膜（トンネル絶
縁膜）13が形成されている。この第１のゲート絶縁膜13
上には浮遊ゲート電極（フローティングゲート電極）FG
が形成され、さらにこの浮遊ゲート電極FG上に第２のゲ
ート絶縁膜14を介して制御ゲート電極（コントロールゲ
ート電極）CGが積層されている。また、フィールド絶縁
膜12で囲まれた活性領域中には、上記浮遊ゲート電極FG
及び制御ゲート電極CGに対して自己整合的にn+型のソー
ス領域15及びドレイン領域16が形成されている。なお、
符号17は絶縁膜である。
第12図及び第13図に示すように、上述の従来のPROMに
おいては、浮遊ゲート電極FGを形成するためのフォトリ
ソグラフィー工程においてマスク合わせ余裕が必要であ
ることに起因して、この浮遊ゲート電極FGの両端がフィ
ールド絶縁膜12上にそれぞれ長さａだけ延在している。
このため、この浮遊ゲート電極FGの長さは本来必要な長
さよりも２×ａだけ長くなり、従ってその分だけメモリ
ーセルの面積が大きくなってしまうという問題があっ
た。
おいては、浮遊ゲート電極FGを形成するためのフォトリ
ソグラフィー工程においてマスク合わせ余裕が必要であ
ることに起因して、この浮遊ゲート電極FGの両端がフィ
ールド絶縁膜12上にそれぞれ長さａだけ延在している。
このため、この浮遊ゲート電極FGの長さは本来必要な長
さよりも２×ａだけ長くなり、従ってその分だけメモリ
ーセルの面積が大きくなってしまうという問題があっ
た。
従って本発明の目的は、不揮発性半導体記憶装置にお
いて、メモリーセルの面積を最小化することができる半
導体装置の製造方法を提供することにある。
いて、メモリーセルの面積を最小化することができる半
導体装置の製造方法を提供することにある。
本発明は、半導体基板の活性領域の外周部にフィール
ド絶縁膜を形成する工程と、活性領域を所定深さまでエ
ッチングする工程と、エッチングされた活性領域の表面
に絶縁膜を形成する工程と、半導体基板の全面に導体膜
を形成する工程と、フィールド絶縁膜が露出するまで導
体膜をエッチバックすることにより浮遊ゲート電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法である。
ド絶縁膜を形成する工程と、活性領域を所定深さまでエ
ッチングする工程と、エッチングされた活性領域の表面
に絶縁膜を形成する工程と、半導体基板の全面に導体膜
を形成する工程と、フィールド絶縁膜が露出するまで導
体膜をエッチバックすることにより浮遊ゲート電極を形
成する工程とを有することを特徴とする半導体装置の製
造方法である。
上記した手段によれば、フィールド絶縁膜が露出する
まで導体膜をエッチバックすることによりフィールド絶
縁膜に対して自己整合的に浮遊ゲート電極を形成するこ
とができるので、浮遊ゲート電極を形成するためのフォ
トリソグラフィー工程において従来必要であったマスク
合わせ余裕が不要となり、従って浮遊ゲート電極がフィ
ールド絶縁膜上に延在する長さを０とすることができ
る。このため、浮遊ゲート電極の長さを必要最小限とす
ることができるので、メモリーセルの面積を最小化する
ことができる。
まで導体膜をエッチバックすることによりフィールド絶
縁膜に対して自己整合的に浮遊ゲート電極を形成するこ
とができるので、浮遊ゲート電極を形成するためのフォ
トリソグラフィー工程において従来必要であったマスク
合わせ余裕が不要となり、従って浮遊ゲート電極がフィ
ールド絶縁膜上に延在する長さを０とすることができ
る。このため、浮遊ゲート電極の長さを必要最小限とす
ることができるので、メモリーセルの面積を最小化する
ことができる。
以下、本発明の一実施例について図面を参照しながら
説明する。この実施例は本発明をPROMに適用した実施例
である。
説明する。この実施例は本発明をPROMに適用した実施例
である。
第１図は本発明の一実施例によるPROMの平面図であ
り、第２図は第１図のＡ−Ａ線に沿っての断面図であ
る。
り、第２図は第１図のＡ−Ａ線に沿っての断面図であ
る。
第１図及び第２図に示すように、本実施例によるPROM
においては、例えばｐ型Si基板のような半導体基板１に
形成された例えば深さ１μｍ程度の溝1a内に例えばSiO2
膜のようなフィールド絶縁膜２が形成され、これによっ
て素子間分離が行われている。このフィールド絶縁膜２
の開口部における活性領域の表面には例えば厚さ300Å
程度のSiO2膜のような第１のゲート絶縁膜（トンネル絶
縁膜）３が形成され、さらにこの第１のゲート絶縁膜３
上に例えば厚さ3000Å程度の浮遊ゲート電極FGが形成さ
れている。本実施例においては、この浮遊ゲート電極FG
は、その延在方向においてフィールド絶縁膜２の上記開
口部に自己整合技術を用いて埋め込まれている。すなわ
ち、この浮遊ゲート電極FGはその延在方向において上記
活性領域に対して自己接合技術を用いて形成されてい
る。
においては、例えばｐ型Si基板のような半導体基板１に
形成された例えば深さ１μｍ程度の溝1a内に例えばSiO2
膜のようなフィールド絶縁膜２が形成され、これによっ
て素子間分離が行われている。このフィールド絶縁膜２
の開口部における活性領域の表面には例えば厚さ300Å
程度のSiO2膜のような第１のゲート絶縁膜（トンネル絶
縁膜）３が形成され、さらにこの第１のゲート絶縁膜３
上に例えば厚さ3000Å程度の浮遊ゲート電極FGが形成さ
れている。本実施例においては、この浮遊ゲート電極FG
は、その延在方向においてフィールド絶縁膜２の上記開
口部に自己整合技術を用いて埋め込まれている。すなわ
ち、この浮遊ゲート電極FGはその延在方向において上記
活性領域に対して自己接合技術を用いて形成されてい
る。
上記浮遊ゲート電極FGの表面には、例えばSiO2膜とSi
3N4膜とから成る第２のゲート絶縁膜４が形成されてい
る。符号CGは制御ゲート電極であって、上記第２のゲー
ト絶縁膜４を介して上記浮遊ゲート電極FG上に積層され
ている。これらの浮遊ゲート電極FG及び制御ゲート電極
CGは例えば不純物をドープした多結晶Siのような導体か
ら成る。また、フィールド絶縁膜２で囲まれた上記活性
領域中には、これらの浮遊ゲート電極FG及び制御ゲート
電極CGに対して自己整合技術を用いて例えばn+型のソー
ス領域５及びドレイン領域６が形成されている。これら
の制御ゲート電極CG、浮遊ゲート電極FG、ソース領域５
及びドレイン領域６から成るトランジスタによりメモリ
ーセルが構成される。なお、符号７は例えばSiO2膜のよ
うな絶縁膜（第１図においては図示を省略した）であ
る。
3N4膜とから成る第２のゲート絶縁膜４が形成されてい
る。符号CGは制御ゲート電極であって、上記第２のゲー
ト絶縁膜４を介して上記浮遊ゲート電極FG上に積層され
ている。これらの浮遊ゲート電極FG及び制御ゲート電極
CGは例えば不純物をドープした多結晶Siのような導体か
ら成る。また、フィールド絶縁膜２で囲まれた上記活性
領域中には、これらの浮遊ゲート電極FG及び制御ゲート
電極CGに対して自己整合技術を用いて例えばn+型のソー
ス領域５及びドレイン領域６が形成されている。これら
の制御ゲート電極CG、浮遊ゲート電極FG、ソース領域５
及びドレイン領域６から成るトランジスタによりメモリ
ーセルが構成される。なお、符号７は例えばSiO2膜のよ
うな絶縁膜（第１図においては図示を省略した）であ
る。
次に、上述のように構成された本実施例によるPROMの
製造方法の一例について説明する。
製造方法の一例について説明する。
第３図に示すように、まず半導体基板１の表面に例え
ば熱酸化により絶縁膜８を形成する。
ば熱酸化により絶縁膜８を形成する。
次に、これらの絶縁膜８及び半導体基板１を例えば反
応性イオンエッチング（RIE）により選択的に異方性エ
ッチングして、第４図に示すように溝1aを形成する。
応性イオンエッチング（RIE）により選択的に異方性エ
ッチングして、第４図に示すように溝1aを形成する。
次に、例えばSiO2膜のような絶縁膜（図示せず）を全
面に厚く形成し、さらにこの絶縁膜上に例えばポリイミ
ドのような平坦化用の膜（図示せず）を形成した後、例
えばRIEによりこれらの膜をエッチバックし、これによ
って第５図に示すように上記溝1aにフィールド絶縁膜２
を形成する。
面に厚く形成し、さらにこの絶縁膜上に例えばポリイミ
ドのような平坦化用の膜（図示せず）を形成した後、例
えばRIEによりこれらの膜をエッチバックし、これによ
って第５図に示すように上記溝1aにフィールド絶縁膜２
を形成する。
次に、上記絶縁膜８をエッチング除去してフィールド
絶縁膜２の開口部における半導体基板１の表面を露出さ
せた後、この半導体基板１を第６図に示すように所定深
さまでエッチングする。この後、この半導体基板１の表
面に例えば熱酸化により第１のゲート絶縁膜３を形成す
る。
絶縁膜２の開口部における半導体基板１の表面を露出さ
せた後、この半導体基板１を第６図に示すように所定深
さまでエッチングする。この後、この半導体基板１の表
面に例えば熱酸化により第１のゲート絶縁膜３を形成す
る。
次に第７図に示すように、例えば不純物をドープした
多結晶Si膜のような導体膜９を全面に形成する。
多結晶Si膜のような導体膜９を全面に形成する。
次に、この導体膜９上に上述と同様な平坦化用の膜を
形成した後、これらを例えばRIEによりエッチバック
し、これによって第８図に示すようにフィールド絶縁膜
２の開口部に導体膜９が埋め込まれた構造を形成する。
この後、この導体膜９の表面に例えば熱酸化により第２
のゲート絶縁膜４を形成する。
形成した後、これらを例えばRIEによりエッチバック
し、これによって第８図に示すようにフィールド絶縁膜
２の開口部に導体膜９が埋め込まれた構造を形成する。
この後、この導体膜９の表面に例えば熱酸化により第２
のゲート絶縁膜４を形成する。
次に、例えば不純物をドープした多結晶Si膜のような
導体膜（図示せず）を全面に形成した後、この導体膜、
上記第２のゲート絶縁膜４及び上記導体膜９をエッチン
グにより一括して所定形状にパターンニングし、これに
よって第１図及び第２図に示すように制御ゲート電極CG
及び浮遊ゲート電極FGを形成する。次に、これらの制御
ゲート電極CG及び浮遊ゲート電極FGをマスクとして上記
活性領域中にｎ型不純物をイオン注入することによりソ
ース領域５及びドレイン領域６を形成する。この後、絶
縁膜７を全面に形成して、第１図及び第２図に示すPROM
を完成させる。
導体膜（図示せず）を全面に形成した後、この導体膜、
上記第２のゲート絶縁膜４及び上記導体膜９をエッチン
グにより一括して所定形状にパターンニングし、これに
よって第１図及び第２図に示すように制御ゲート電極CG
及び浮遊ゲート電極FGを形成する。次に、これらの制御
ゲート電極CG及び浮遊ゲート電極FGをマスクとして上記
活性領域中にｎ型不純物をイオン注入することによりソ
ース領域５及びドレイン領域６を形成する。この後、絶
縁膜７を全面に形成して、第１図及び第２図に示すPROM
を完成させる。
本実施例によれば、上述のように浮遊ゲート電極FGが
その延在方向においてフィールド絶縁膜２の開口部に自
己整合技術を用いて埋め込まれており、この浮遊ゲート
電極FGがフィールド絶縁膜２上に延在する長さは０であ
る。このため、この浮遊ゲート電極FGの長さを必要最小
限とすることができる。従って、メモリーセルの面積を
最小化することができ、これによってメモリーセルの高
集積密度化を図ることができる。また、同一の記憶容量
に対し、半導体チップの面積を最小化することができる
ので、PROMのコストダウンを図ることができる。
その延在方向においてフィールド絶縁膜２の開口部に自
己整合技術を用いて埋め込まれており、この浮遊ゲート
電極FGがフィールド絶縁膜２上に延在する長さは０であ
る。このため、この浮遊ゲート電極FGの長さを必要最小
限とすることができる。従って、メモリーセルの面積を
最小化することができ、これによってメモリーセルの高
集積密度化を図ることができる。また、同一の記憶容量
に対し、半導体チップの面積を最小化することができる
ので、PROMのコストダウンを図ることができる。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例によるPROMは次のような方法に
より製造することも可能である。すなわち、第９図に示
すように、半導体基板１上に第１の絶縁膜３及び例えば
不純物をドープした多結晶Si膜のような導体膜９を形成
する。次に、これらの導体膜９、第１の絶縁膜３及び半
導体基板１を例えばRIEにより選択的に異方性エッチン
グして、第10図に示すように溝1aを形成する。次に、上
述の実施例と同様にしてこの溝1aを絶縁膜で埋めて、第
11図に示すようにフィールド絶縁膜２を形成する。この
後、上述の実施例と同様に工程を進めてPROMを完成させ
る。
より製造することも可能である。すなわち、第９図に示
すように、半導体基板１上に第１の絶縁膜３及び例えば
不純物をドープした多結晶Si膜のような導体膜９を形成
する。次に、これらの導体膜９、第１の絶縁膜３及び半
導体基板１を例えばRIEにより選択的に異方性エッチン
グして、第10図に示すように溝1aを形成する。次に、上
述の実施例と同様にしてこの溝1aを絶縁膜で埋めて、第
11図に示すようにフィールド絶縁膜２を形成する。この
後、上述の実施例と同様に工程を進めてPROMを完成させ
る。
また、上述の実施例においては、本発明をPROMに適用
した場合について説明したが、本発明は、EPROM（Erasa
ble and Electrically Programmable Read Only Memor
y）やEEPROM（Electrically Erasable and Programmabl
e Read Only Memory）に適用することも可能である。
した場合について説明したが、本発明は、EPROM（Erasa
ble and Electrically Programmable Read Only Memor
y）やEEPROM（Electrically Erasable and Programmabl
e Read Only Memory）に適用することも可能である。
以上説明したように、本発明によれば、フィールド絶
縁膜が露出するまで導体膜をエッチバックすることによ
りフィールド絶縁膜に対して自己整合的に浮遊ゲート電
極を形成することができるので、この浮遊ゲート電極が
フィールド絶縁膜上に延在する長さを０とすることがで
き、これによってメモリーセルの面積を最小化すること
ができる。
縁膜が露出するまで導体膜をエッチバックすることによ
りフィールド絶縁膜に対して自己整合的に浮遊ゲート電
極を形成することができるので、この浮遊ゲート電極が
フィールド絶縁膜上に延在する長さを０とすることがで
き、これによってメモリーセルの面積を最小化すること
ができる。
第１図は本発明の一実施例によるPROMを示す平面図、第
２図は第１図のＡ−Ａ線に沿っての断面図、第３図〜第
８図は第１図及び第２図に示すPROMの製造方法を工程順
に示す断面図、第９図〜第11図は第１図及び第２図に示
すPROMの製造方法の他の例を工程順に示す断面図、第12
図は従来のPROMを示す断面図、第13図は第12図のＢ−Ｂ
線に沿っての断面図である。 図面における主要な符号の説明 1:半導体基板、2:フィールド絶縁膜、3:第１のゲート絶
縁膜、4:第２のゲート絶縁膜、9:導体膜、FG:浮遊ゲー
ト電極、CG:制御ゲート電極。
２図は第１図のＡ−Ａ線に沿っての断面図、第３図〜第
８図は第１図及び第２図に示すPROMの製造方法を工程順
に示す断面図、第９図〜第11図は第１図及び第２図に示
すPROMの製造方法の他の例を工程順に示す断面図、第12
図は従来のPROMを示す断面図、第13図は第12図のＢ−Ｂ
線に沿っての断面図である。 図面における主要な符号の説明 1:半導体基板、2:フィールド絶縁膜、3:第１のゲート絶
縁膜、4:第２のゲート絶縁膜、9:導体膜、FG:浮遊ゲー
ト電極、CG:制御ゲート電極。
Claims (1)
- 【請求項１】半導体基板の活性領域の外周部にフィール
ド絶縁膜を形成する工程と、 上記活性領域を所定深さまでエッチングする工程と、 上記エッチングされた活性領域の表面に絶縁膜を形成す
る工程と、 上記半導体基板の全面に導体膜を形成する工程と、 上記フィールド絶縁膜が露出するまで上記導体膜をエッ
チバックすることにより浮遊ゲート電極を形成する工程
とを有する ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051291A JP2780715B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63051291A JP2780715B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01225364A JPH01225364A (ja) | 1989-09-08 |
| JP2780715B2 true JP2780715B2 (ja) | 1998-07-30 |
Family
ID=12882819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63051291A Expired - Fee Related JP2780715B2 (ja) | 1988-03-04 | 1988-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780715B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469340B2 (en) | 2000-05-23 | 2002-10-22 | Nec Corporation | Flash memory device with an inverted tapered floating gate |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100215840B1 (ko) * | 1996-02-28 | 1999-08-16 | 구본준 | 반도체 메모리셀 구조 및 제조방법 |
| US6060358A (en) * | 1997-10-21 | 2000-05-09 | International Business Machines Corporation | Damascene NVRAM cell and method of manufacture |
| JPH11354759A (ja) | 1998-06-10 | 1999-12-24 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US7064978B2 (en) * | 2002-07-05 | 2006-06-20 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
-
1988
- 1988-03-04 JP JP63051291A patent/JP2780715B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469340B2 (en) | 2000-05-23 | 2002-10-22 | Nec Corporation | Flash memory device with an inverted tapered floating gate |
| US6670243B2 (en) | 2000-05-23 | 2003-12-30 | Nec Electronics Corporation | Method of making a flash memory device with an inverted tapered floating gate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01225364A (ja) | 1989-09-08 |
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