CN113009773A - 掩模图案的设计方法、光掩模的设计方法与光掩模 - Google Patents

Abstract

本发明提供一种半导体器件的掩模图案的设计方法，包括：设计所述半导体器件的功能区对应的掩模图案；基于所述功能区对应的掩模图案中的图形，在所述功能区对应的掩模图案周围形成虚设的掩模图案。本发明的半导体器件的掩模图案的设计方法，可以在半导体器件的制造过程中，改善负载效应带来的半导体结构的均一性问题，同时有利于保证产品的质量与性能，并可节省工艺面积，提高生产率。

Description

掩模图案的设计方法、光掩模的设计方法与光掩模

技术领域

本发明主要涉及半导体技术，尤其涉及一种用于制作半导体器件的掩模图案的设计方法、光掩模的设计方法、半导体器件的光掩模和半导体器件的制造方法。

背景技术

在半导体器件的制造过程中，掩模图案(或光罩)的设计与光掩模的制作与最终形成的半导体结构密切相关。在一些半导体器件，例如三维存储器中，器件边缘区域的结构由于负载效应的影响，容易对器件的结构和功能产生影响。

发明内容

本发明要解决的技术问题是提供一种半导体器件的掩模图案的设计方法，改进刻蚀形成半导体器件结构时，负载效应带来的结构分布不均一的问题。

为解决上述技术问题，本发明提供了一种半导体器件的掩模图案的设计方法，包括：设计所述半导体器件的功能区对应的掩模图案；基于所述功能区对应的掩模图案中的图形，在所述功能区对应的掩模图案周围形成虚设的掩模图案。

在本发明的一实施例中，所述功能区对应的掩模图案包括全局设计图案和局部区域设计图案。

在本发明的一实施例中，所述虚设的掩模图案包括第一类虚设图案和/或第二类虚设图案。

在本发明的一实施例中，当所述虚设的掩模图案包括第一类虚设图案和第二类虚设图案时，所述第二类虚设图案在所述第一类虚设图案的外侧，且所述第一类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸相同，所述第二类虚设图案中的图形的关键尺寸小于所述第一类虚设图案中的图形的关键尺寸。

在本发明的一实施例中，所述第二类虚设图案中的图形的关键尺寸与所述第一类虚设图案中的图形的关键尺寸的比值介于1/2-3/5之间。

在本发明的一实施例中，当所述虚设的掩模图案只包括第二类虚设图案时，所述第二类虚设图案中的图形的关键尺寸小于所述功能区的掩模图案中的图形的关键尺寸。

在本发明的一实施例中，所述第二类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸的比值介于1/2-3/5之间。

在本发明的一实施例中，所述功能区的掩模图案中的图形包括孔形、正方形、长条形或椭圆形。

本发明还提供一种光掩模的设计方法，包括使用前所述的方法设计光掩模。

本发明还提供一种半导体器件的光掩模，包括：与所述半导体器件的功能区对应的掩模图案；虚设的掩模图案，所述虚设的掩模图案位于所述功能区对应的掩模图案周围。

本发明还提供一种半导体器件的制造方法，包括使用如前所述的光掩模制造所述半导体器件的至少一半导体层。

本发明还提供一种半导体器件，所述半导体器件的至少一半导体层是使用如前所述的光掩模制造。

与现有技术相比，本发明的半导体器件的掩模图案的设计方法，可以在半导体器件的制造过程中，改善负载效应带来的半导体结构的均一性问题，同时有利于保证产品的质量与性能，并可节省工艺面积，提高生产率。

附图说明

附图是为提供对本申请进一步的理解，它们被收录并构成本申请的一部分，附图示出了本申请的实施例，并与本说明书一起起到解释本发明原理的作用。附图中：

图1是设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图2是本申请一实施例的设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图3是本申请一实施例的设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图4是本申请一实施例的设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图5是本申请一实施例的设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图6是本申请一实施例的设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

本申请的实施例描述一种用于制作半导体器件的掩模图案的设计方法、光掩模的设计方法、半导体器件的光掩模和半导体器件的制造方法。

在半导体器件，例如三维存储器的制作过程中，器件边缘区域的结构，由于负载效应(Loading Effect)可存在分布的均一性问题，即在刻蚀形成边缘区域的结构时，与设计的掩模图案相比，边缘区域的结构与非边缘区域由于负载效应的存在，导致其尺寸发生变化，或是分布不均匀等问题。负载效应例如半导体结构的关键尺寸(Critical Dimension，CD)的变化、位置偏移(Position Shift)以及刻蚀不足(Under Etching，或称为刻蚀停止)等问题。图1是设计用于制作半导体器件的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图1的(a)图是掩模图案(或称为光罩)的示意图，图1的(b)图是半导体结构的示意图。由于前述的负载效应的问题，在基于图1的(a)图的掩模图案制作形成半导体器件上的具体结构时，可存在图1的(b)图的例如区域A所示的图形缩小或图案缩小(PatternShrink)、区域B所示的图形丢失或图案丢失(Pattern Missing)以及区域C所示的图形不均一或图案不均一(Pattern Non-uniformity)等问题。图1的(b)图中的图形可对应于半导体器件中的具体结构的某一个角度的视图，例如图1的(b)图中的圆形或近似圆形可对应于三维存储器中的沟道孔的俯视图，其可表征刻蚀形成的沟道孔的分布。图1的(a)图中的方形则为掩模图案的示意图。

为改进前述的负载效应带来的问题，在本申请的一实施例中，半导体器件的掩模图案的设计方法包括步骤101，设计形成半导体器件的功能区的掩模图案；步骤102，基于功能区的掩模图案中的图形，在功能区的掩模图案周围形成虚设的掩模图案(dummypattern)。

图2是本申请一实施例的设计的掩模图案与刻蚀形成的半导体结构的对应关系的示意图。

图2的(a)图中，半导体器件的功能区对应的掩模图案例如区域T所示，T区域的图示仅为部分图案的标示，省略号表示其可向周围延伸。区域P1和区域P2表示功能区对应的掩模图案的周围，不局限于图中所示的两侧。图2的(b)图是基于掩模图案制作光掩模，然后在晶圆上刻蚀形成半导体结构的示意图，其例如为刻蚀形成沟道孔结构的俯视图。图2的(b)图的虚线框框示的范围可为半导体器件的功能区对应的范围。在虚线框之外，则为与预设掩模图案对应的刻蚀得到的结构。从图2中可以看出，通过在功能区对应的掩模图案周围增加虚设掩模图案，使得在刻蚀形成半导体结构时，功能区的结构可实现较好的均一性，有利于保证最终制作形成的器件的质量和性能。

在本申请的一实施例中，功能区对应的掩模图案可包括全局设计图案和局部区域设计图案。虚设的掩模图案可包括第一类虚设图案和/或第二类虚设图案。第一类虚设图案可为第一类虚设的掩模图案的简称，第二类虚设图案可为第二类虚设的掩模图案的简称。

当半导体器件的功能区对应的掩模图案周围只包括第一类虚设图案时，第一类虚设图案中的图形的关键尺寸可与功能区对应的掩模图案的关键尺寸相同或相近，例如图2的(a)图所例示。

在本申请的另一实施例中，当虚设的掩模图案包括第一类虚设图案和第二类虚设图案时，第二类虚设图案在所述第一类虚设图案的外侧，且所述第一类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸相同，所述第二类虚设图案中的图形的关键尺寸小于所述第一类虚设图案中的图形的关键尺寸，具体例如图3的(a)图所例示。第二类虚设图案在所述第一类虚设图案的外侧并非只是图3的(a)图的区域T的两侧方向的外侧而言，其实际为围绕区域T的周围区域的外侧。

在一更具体的实施例中，第二类虚设图案中的图形的关键尺寸与第一类虚设图案中的图形的关键尺寸的比值可介于1/2-3/5之间，具体数值例如1/2，4/7，3/5等，也可根据实际工艺情形进行调整。

在本申请的一些实施例中，当所述虚设的掩模图案只包括第二类虚设图案时，所述第二类虚设图案中的图形的关键尺寸小于所述功能区的掩模图案中的图形的关键尺寸，例如图4的(a)图所例示。更具体地，第二类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸的比值可介于1/2-3/5之间，具体数值例如1/2，4/7，3/5等，也可根据实际工艺情形进行调整，例如工艺中的不同引气条件或不同的反应条件等。

在图3的(b)图中可看出，在掩模图案设计时形成的第一类虚设图案，将在最终刻蚀形成的半导体结构形成有对应的结构。在掩模图案设计时形成的第二类虚设图案，在形成光掩模时，在光掩模上仍会有对应的图案形成，但因第二类虚设图案的关键尺寸小于第一类虚设图案，且经过参数的设置调整，可使得在最终刻蚀形成的半导体结构不形成对应的结构，从而节省了相应的工艺面积。

在其他实施例中，虚设的掩模图案包括位于所述第二类虚设图案外侧的第三类虚设图案，或者更多类虚设图案。其他类虚设图案的尺寸与所述第二类虚设图案的尺寸可以相同也可以不同。在一具体实施例中，第三类虚设图案的尺寸小于第二类虚设图案。在形成光掩模时，第一类虚设图案和第二类虚设图案在光掩模上仍会有对应的图案形成，其第二类虚设图案形成的图案尺寸小于第一类虚设图案形成的图案尺寸。而第三类虚设图案在最终刻蚀形成的半导体结构不形成对应的结构，从而节省了相应的工艺面积。

在图4的(b)图中也可看出，在掩模图案设计时形成的第二类虚设图案，最终刻蚀形成的半导体结构不形成与第二类虚设图案对应的结构，从而节省了相应的制作面积。

功能区的掩模图案中的图形包括孔形、正方形、长条形或椭圆形。例如，图2-图4中的掩模图案示例性的为正方形或近似正方形，也可为孔形或椭圆形，最终刻蚀形成的半导体结构例如为沟道孔(Channel Hole)结构。图5中的掩模图案为长条形，最终刻蚀形成的半导体结构可为沟槽(trench)结构。图5所示的实施例中，在掩模图案设计时形成的第一类虚设图案，将在最终刻蚀形成的半导体结构形成有对应的结构。在掩模图案设计时形成的第二类虚设图案，在形成光掩模时，在光掩模上仍会有对应的图案形成，但在最终刻蚀形成的半导体结构不形成对应的结构，从而节省了相应的工艺面积。

如前述，功能区对应的掩模图案可包括全局设计图案和局部区域设计图案。图2-图5中的实施例可为全局设计图案，具体为图2的(a)图、图3的(a)图、…、图5的(a)图可为掩模图案设计时的全局(global)设计图案。全局设计图案例如为用于刻蚀整片晶圆对应的掩模图案。局部区域(local area)设计图案例如为用于刻蚀晶圆的局部区域对应的掩模图案，例如某一存储结构内部的局部掩膜图案。局部区域设计图案可以一定的方式多次出现，形成全局设计图案。局部区域设计图案以一定的间隔(space)多次出现以形成全局设计图案，例如可由图6的(a)图所示。与多个局部区域设计图案对应的，在用于制作半导体器件的晶圆表面，可刻蚀形成多个功能区结构。多个功能区结构之间的间隔较小，例如小于1μm(微米)，零点几微米。

在本申请的技术方案中，当掩模图案为局部区域设计图案时，对于在功能区对应的掩模图案周围形成的虚设的掩模图案，可只包括第二类虚设图案。如前述，在掩模图案设计时形成的第二类虚设图案，在形成光掩模时，在光掩模上仍会有对应的图案形成，但因第二类虚设图案的关键尺寸小于第一类虚设图案，且经过参数的设置调整，可使得在最终刻蚀形成的半导体结构不形成对应的结构；即当掩模图案为局部区域设计图案时，可使最终刻蚀形成多个功能区结构之间的间隔区域无相应的结构形成，此时留出的间隔区域可用于在后道流程中其他功能结构的刻蚀，从而有利于制作工艺的顺利进行，同时还可在当前的制作流程中改善负载效应带来的问题。

在一些技术方案中，当功能区对应的掩模图案周围形成的虚设的掩模图案，为改善负载效应带来的刻蚀形成的结构的问题，会在设计掩模图案时对边缘区域的掩模图案的关键尺寸进行调整，或是作拉伸变化等，亦应对负载效应的影响，尽量改善最终刻蚀形成的半导体结构的均一性。但该方案中，对边缘区域的掩模图案的额外可能会导致其他的问题，例如刻蚀形成的半导体结构的尺寸特征或电学性能发生非预期的变化，从而影响最终产品的性能。

而本申请的技术方案中，当掩模图案为局部区域设计图案时，对于在功能区对应的掩模图案周围形成的虚设的掩模图案，可只包括第二类虚设图案，既能够在当前的制作流程中改善负载效应带来的问题，并为后道流程留出工艺空间，同时保证当前工艺步骤的有效进行，避免当前工艺步骤刻蚀形成的半导体结构的尺寸特征或电学性能发生非预期的变化。

在一些实施例中，当掩模图案为全局设计图案时，对于在功能区对应的掩模图案周围形成的虚设的掩模图案，可包括第一类虚设图案和第二类虚设图案，第二类虚设图案在所述第一类虚设图案的外侧，且所述第一类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸相同，所述第二类虚设图案中的图形的关键尺寸小于所述第一类虚设图案中的图形的关键尺寸。

如前述，掩模图案设计时形成的第一类虚设图案，将在最终刻蚀形成的半导体结构形成有对应的结构。在掩模图案设计时形成的第二类虚设图案，在形成光掩模时，在光掩模上仍会有对应的图案形成，但在最终刻蚀形成的半导体结构不形成对应的结构，从而在改善负载效应带来的半导体结构的均一性的同时，节省了相应的工艺面积，提高生产率。

本申请还提供一种光掩模的设计方法，包括使用前述的方法设计光掩模。

本申请还提供一种半导体器件的光掩模，包括与半导体器件的功能区对应的掩模图案和虚设的掩模图案，其中虚设的掩模图案位于所述功能区对应的掩模图案周围。

在一些实施例中，功能区对应的掩模图案可包括全局设计图案和局部区域设计图案。虚设的掩模图案可包括第一类虚设图案和/或第二类虚设图案。第一类虚设图案可为第一类虚设的掩模图案的简称，第二类虚设图案可为第二类虚设的掩模图案的简称。

当虚设的掩模图案包括第一类虚设图案和第二类虚设图案时，所述第二类虚设图案在所述第一类虚设图案的外侧，且所述第一类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸相同，所述第二类虚设图案中的图形的关键尺寸小于所述第一类虚设图案中的图形的关键尺寸。更具体地，第二类虚设图案中的图形的关键尺寸与所述第一类虚设图案中的图形的关键尺寸的比值例如介于1/2-3/5之间。

在一具体的实施例中，当功能区对应的掩模图案为全局设计图案时，虚设的掩模图案可包括第一类虚设图案和第二类虚设图案。

当虚设的掩模图案只包括第二类虚设图案时，所述第二类虚设图案中的图形的关键尺寸小于所述功能区的掩模图案中的图形的关键尺寸。更具体地，第二类虚设图案中的图形的关键尺寸与功能区的掩模图案中的图形的关键尺寸的比值介于1/2-3/5之间。

在一具体的实施例中，当功能区对应的掩模图案为局部区域图案时，虚设的掩模图案可只包括第二类虚设图案。

本发明还提供一种半导体器件，所述半导体器件的至少一半导体层是使用如前文所述的光掩模制造。

本发明还提供一种半导体器件的制造方法，包括使用前文描述的光掩模来制造半导体器件的至少一半导体层。该半导体器件的制造方法，可以在改善负载效应的同时，节省工艺面积，提高生产率。上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。

虽然本申请已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本申请，在没有脱离本申请精神的情况下还可作出各种等效的变化或替换，因此，只要在本申请的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (18)

1.一种半导体器件的掩模图案的设计方法，包括：

设计与所述半导体器件的功能区对应的掩模图案；

基于所述功能区对应的掩模图案中的图形，在所述功能区对应的掩模图案周围形成虚设的掩模图案。

2.根据权利要求1所述的半导体器件的掩模图案的设计方法，其特征在于，所述功能区对应的掩模图案包括全局设计图案和局部区域设计图案。

3.根据权利要求1或2所述的半导体器件的掩模图案的设计方法，其特征在于，所述虚设的掩模图案包括第一类虚设图案和/或第二类虚设图案。

4.根据权利要求3所述的半导体器件的掩模图案的设计方法，其特征在于，当所述虚设的掩模图案包括第一类虚设图案和第二类虚设图案时，所述第二类虚设图案在所述第一类虚设图案的外侧，且所述第一类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸相同，所述第二类虚设图案中的图形的关键尺寸小于所述第一类虚设图案中的图形的关键尺寸。

5.根据权利要求4所述的半导体器件的掩模图案的设计方法，其特征在于，所述第二类虚设图案中的图形的关键尺寸与所述第一类虚设图案中的图形的关键尺寸的比值介于1/2-3/5之间。

6.根据权利要求3所述的半导体器件的掩模图案的设计方法，其特征在于，当所述虚设的掩模图案只包括第二类虚设图案时，所述第二类虚设图案中的图形的关键尺寸小于所述功能区的掩模图案中的图形的关键尺寸。

7.根据权利要求6所述的半导体器件的掩模图案的设计方法，其特征在于，所述第二类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸的比值介于1/2-3/5之间。

8.根据权利要求1所述的半导体器件的掩模图案的设计方法，其特征在于，所述功能区的掩模图案中的图形包括孔形、正方形、长条形或椭圆形。

9.一种光掩模的设计方法，包括使用如权利要求1-8任一项所述的方法设计光掩模。

10.一种半导体器件的光掩模，包括：

与所述半导体器件的功能区对应的掩模图案；

虚设的掩模图案，所述虚设的掩模图案位于所述功能区对应的掩模图案周围。

11.根据权利要求10所述的半导体器件的光掩模，其特征在于，所述功能区对应的掩模图案包括全局设计图案和局部区域设计图案。

12.根据权利要求10或11所述的半导体器件的光掩模，其特征在于，所述虚设的掩模图案包括第一类虚设图案和/或第二类虚设图案。

13.根据权利要求12所述的半导体器件的光掩模，其特征在于，当所述虚设的掩模图案包括第一类虚设图案和第二类虚设图案时，所述第二类虚设图案在所述第一类虚设图案的外侧，且所述第一类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸相同，所述第二类虚设图案中的图形的关键尺寸小于所述第一类虚设图案中的图形的关键尺寸。

14.根据权利要求13所述的半导体器件的光掩模，其特征在于，所述第二类虚设图案中的图形的关键尺寸与所述第一类虚设图案中的图形的关键尺寸的比值介于1/2-3/5之间。

15.根据权利要求12所述的半导体器件的光掩模，其特征在于，当所述虚设的掩模图案只包括第二类虚设图案时，所述第二类虚设图案中的图形的关键尺寸小于所述功能区的掩模图案中的图形的关键尺寸。

16.根据权利要求15所述的半导体器件的光掩模，其特征在于，所述第二类虚设图案中的图形的关键尺寸与所述功能区的掩模图案中的图形的关键尺寸的比值介于1/2-3/5之间。

17.一种半导体器件的制造方法，包括使用如权利要求10-16任一项所述的光掩模制造所述半导体器件的至少一半导体层。

18.一种半导体器件，所述半导体器件的至少一半导体层是使用如权利要求10-16任一项所述的光掩模制造。

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