CN114647145A - 光罩及半导体结构 - Google Patents

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CN114647145A CN202210560079.8A CN202210560079A CN114647145A CN 114647145 A CN114647145 A CN 114647145A CN 202210560079 A CN202210560079 A CN 202210560079A CN 114647145 A CN114647145 A CN 114647145A
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Abstract

本申请涉及一种光罩及半导体结构。所述光罩包括边缘区域及位于所述边缘区域内侧的内部区域；所述光罩还包括：器件图形，器件图形的外围具有周边区域，周边区域环绕器件图形，周边区域与边缘区域具有间距；多个第一虚拟图形，位于边缘区域内及周边区域内；多个第二虚拟图形，位于边缘区域与周边区域之间；第二虚拟图形的面积大于第一虚拟图形的面积，由于易受应力影响的边缘区域以及环绕器件图形的周边区域中均为面积较小的第一虚拟图形，因此能够避免晶圆表面产生皱褶。

Description

光罩及半导体结构
技术领域
本申请涉及集成电路技术领域，特别是涉及一种光罩及半导体结构。
背景技术
晶圆制造中，光罩中的器件图形的周围可能会存在较大片的空白区域，而在后续的化学机械抛光（Chemical-Mechanical Polishing，CMP）制程中，对较大片的空白区域的过度研磨会导致晶圆表面产生凹陷。传统上通常通过在较大片的空白区域加入面积相同的多个虚拟图形（Dummy Pattern），基于上述光罩在晶圆上形成器件结构的同时会形成对应的虚拟结构，晶圆上不会存在较大片的空白区域，从而避免CMP制程中导致表面凹陷的问题发生。但是，加入的虚拟图形在CMP制程中会与器件图形边缘以及晶片边缘产生复杂的应力作用，而导致晶圆表面产生皱褶。
发明内容
基于此，有必要针对上述技术问题，提供一种光罩及半导体结构。
本发明提供了一种光罩，所述光罩包括边缘区域及位于所述边缘区域内侧的内部区域；所述光罩还包括：
器件图形，所述器件图形的外围具有周边区域，所述周边区域环绕所述器件图形，所述周边区域与所述边缘区域具有间距；
多个第一虚拟图形，位于所述边缘区域内及所述周边区域内；
多个第二虚拟图形，位于所述边缘区域与所述周边区域之间；所述第二虚拟图形的面积大于所述第一虚拟图形的面积。
在其中一个实施例中，所述边缘区域及所述周边区域均具有多个所述第一虚拟图形，多个所述第一虚拟图形于所述边缘区域等间距间隔排布，多个所述第一虚拟图形于所述周边区域等间距间隔排布；多个所述第二虚拟图形等间距间隔排布。
在其中一个实施例中，所述光罩还包括多个第三虚拟图形，所述第三虚拟图形位于所述第二虚拟图形与所述边缘区域之间；所述第三虚拟图形的面积大于所述第一虚拟图形的面积，且小于所述第二虚拟图形的面积。
在其中一个实施例中，所述第一虚拟图形的形状为正方形，所述第二虚拟图形的形状为正方形。
在其中一个实施例中，所述边缘区域的宽度及所述周边区域的宽度均小于或等于所述第一虚拟图形的宽度的5倍。
本发明还提供了一种半导体结构，所述半导体结构基于上述任一实施例所述的光罩制备而得到；所述半导体结构包括：
晶圆，所述晶圆包括晶圆边缘区域及位于所述晶圆边缘区域内侧的内部区域；
器件结构，位于所述内部区域，所述器件结构的外围具有器件结构周边区域，所述器件结构周边区域环绕所述器件结构，所述器件结构周边区域与所述晶圆边缘区域具有间距；
多个第一虚拟结构，位于所述晶圆边缘区域内及所述器件结构周边区域内；
多个第二虚拟结构，位于所述晶圆边缘区域与所述器件结构周边区域之间；所述第二虚拟结构的面积大于所述第一虚拟结构的面积。
在其中一个实施例中，所述晶圆边缘区域及所述器件结构周边区域均具有多个所述第一虚拟结构，多个所述第一虚拟结构于所述晶圆边缘区域等间距间隔排布，多个所述第一虚拟结构于所述器件结构周边区域等间距间隔排布；多个所述第二虚拟结构等间距间隔排布。
在其中一个实施例中，所述半导体结构还包括多个第三虚拟结构，所述第三虚拟结构位于所述第二虚拟结构与所述晶圆边缘区域之间；所述第三虚拟结构的面积大于所述第一虚拟结构的面积，且小于所述第二虚拟结构的面积。
在其中一个实施例中，所述第一虚拟结构的形状为正方形，所述第二虚拟结构的形状为正方形。
在其中一个实施例中，所述晶圆边缘区域的宽度及所述器件结构周边区域的宽度均小于或等于所述第一虚拟结构的宽度的5倍。
上述光罩中，所述光罩包括边缘区域及位于所述边缘区域内侧的内部区域；所述光罩还包括：器件图形，所述器件图形的外围具有周边区域，所述周边区域环绕所述器件图形，所述周边区域与所述边缘区域具有间距；多个第一虚拟图形，位于所述边缘区域内及所述周边区域内；多个第二虚拟图形，位于所述边缘区域与所述周边区域之间；所述第二虚拟图形的面积大于所述第一虚拟图形的面积。在基于所述光罩中的器件图形于晶圆上形成器件结构的同时，可以在晶圆上形成与第一虚拟图形对应的第一虚拟结构及与第二虚拟图形对应的第二虚拟结构，即在晶圆易受应力影响的边缘区域以及环绕器件图形的周边区域中形成面积较小的第一虚拟结构，因此能够避免晶圆表面产生皱褶。
上述半导体结构中，可以包括晶圆，晶圆包括晶圆边缘区域及位于所述晶圆边缘区域内侧的内部区域；器件结构，位于所述内部区域，所述器件结构的外围具有器件结构周边区域，所述器件结构周边区域环绕所述器件结构，所述器件结构周边区域与所述晶圆边缘区域具有间距；多个第一虚拟结构，位于所述晶圆边缘区域内及所述器件结构周边区域内；多个第二虚拟结构，位于所述晶圆边缘区域与所述器件结构周边区域之间；所述第二虚拟结构的面积大于所述第一虚拟结构的面积。由于在晶圆易受应力影响的晶圆边缘区域以及环绕器件结构的器件结构周边区域中形成面积较小的第一虚拟结构，因此能够避免晶圆表面产生皱褶。
附图说明
图1为一种光罩的布局示意图；
图2为一种晶圆的截面示意图；
图3为本发明一个实施例中光罩的布局示意图；
图4为本发明一个实施例中光罩的局部示意图；
图5为本发明一个实施例中半导体结构的示意图；
图6为本发明一个实施例中半导体结构的截面示意图；
图7为本发明一个实施例中半导体结构的局部示意图。
附图标记说明：10-光罩，11-器件图形，12-虚拟图形，13-晶圆，14-边缘区域，15-周边区域，16-虚拟结构，101-第一虚拟图形，102-第二虚拟图形，103-第三虚拟图形，20-器件结构，21-晶圆边缘区域，22-器件结构周边区域，201-第一虚拟结构，202-第二虚拟结构，203-第三虚拟结构。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“上”、“下”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
晶圆制造中，将设计好的器件图形通过电子激光设备曝光在感光胶上,被曝光的区域会被显影出来，从而在光罩上形成器件图形，并在光刻工艺中通过曝光和显影在光刻胶层上刻画器件图形，然后通过刻蚀工艺将光罩上的器件图形转移到晶圆衬底上。然而，光罩上的器件图形的周围可能会存在较大片的空白区域，而在后续的化学机械抛光（Chemical-Mechanical Polishing，CMP）制程中，对较大片的空白区域的过度研磨会导致晶圆表面产生凹陷。传统技术中，通常通过在光罩的较大片的空白区域中加入面积相同的多个虚拟图形（Dummy Pattern），例如，如图1和图2所示，传统技术通常在光罩10边缘与器件图形11之间的空白区域中加入多个虚拟图形12，基于上述光罩在晶圆上形成器件结构的同时会形成对应的虚拟结构，晶圆上不会存在较大片的空白区域，从而避免CMP制程中导致表面凹陷的问题发生。但是，原本空无一物的空白区域中出现大量虚拟图形会产生复杂的应力作用，虚拟图形与光罩边缘以及器件图形边缘的区域可能会由于应力拉扯作用而导致晶圆表面产生皱褶。例如，如图2所示，图2为传统技术中晶圆13的截面示意图，于光罩10的空白区域中加入虚拟图形12后于晶圆13表面对应形成虚拟结构16，由图2可以看出，在器件图形11的周边区域由于应力拉扯而使晶圆13表面产生皱褶。
本发明提供了一种光罩，如图3所示，光罩10包括边缘区域14及位于边缘区域14内侧的内部区域；光罩10还包括：器件图形11，器件图形11的外围具有周边区域15，周边区域15环绕器件图形11，周边区域15与边缘区域14具有间距；多个第一虚拟图形101，位于边缘区域14内及周边区域15内；多个第二虚拟图形102，位于边缘区域14与周边区域15之间；第二虚拟图形102的面积大于第一虚拟图形101的面积。
需要说明的是，基于光罩形成半导体结构之后，虚拟图形对应的半导体结构中的虚拟结构在CMP制程中产生的应力的大小与虚拟结构的面积有关，虚拟结构的面积越大，在CMP制程中产生的应力越大，另外，虚拟结构产生的应力的大小还与虚拟结构与器件图形11对应的器件结构以及半导体结构（譬如晶圆）的边缘的距离有关（即与器件图形11与光罩10的边缘的距离有关）。因此，本申请中通过将光罩10分为多个区域，并于不同的区域中加入面积不同的虚拟图形，从而保证各区域受到应力拉扯影响的程度不同。如图3所示，包括易受应力影响的边缘区域14以及环绕器件图形11的周边区域15，以及不易受应力影响的边缘区域14与周边区域15之间的区域，使多个第一虚拟图形101位于上述边缘区域14内及周边区域15内，使多个第二虚拟图形102位于上述边缘区域14与周边区域15之间，且保证第二虚拟图形102的面积大于第一虚拟图形101的面积。由于易受应力影响的边缘区域14以及环绕器件图形11的周边区域15中均为面积较小的第一虚拟图形101，因此能够避免晶圆表面产生皱褶。
另外，由于虚拟图形的面积过小会导致空白区域的支撑性下降，因此，本申请还在边缘区域14与周边区域15之间加入面积较大的第二虚拟图形102，从而能够保证边缘区域14与周边区域15之间的支撑性不受影响。
可选的，光罩10中至少包括两种面积不同的第一虚拟图形101和第二虚拟图形102，且第一虚拟图形101的面积小于第二虚拟图形102的面积，从而能够避免晶圆表面产生皱褶的同时保证边缘区域14与周边区域15之间的支撑性不受影响。
可以理解的是，本申请的所有示意图中示出的器件图形11的形状仅是为了方便对本申请的方案进行说明，在实际应用中，可以根据不同的需求设计不同形状的器件图形11，本实施例在此不做限制，另外，在实际应用中，在器件图形11的形状发生变化时，环绕器件图形11的周边区域15也将相应发生变化。
可选的，光罩10的材料可以包括石英玻璃、金属铬和感光胶等等，本实施例在此不做限制。
上述光罩中，光罩包括边缘区域及位于边缘区域内侧的内部区域；光罩还包括：器件图形，器件图形的外围具有周边区域，周边区域环绕器件图形，周边区域与边缘区域具有间距；多个第一虚拟图形，位于边缘区域内及周边区域内；多个第二虚拟图形，位于边缘区域与周边区域之间；第二虚拟图形的面积大于第一虚拟图形的面积。在基于光罩中的器件图形于晶圆上形成器件结构的同时，可以在晶圆上形成与第一虚拟图形对应的第一虚拟结构及与第二虚拟图形对应的第二虚拟结构，即在晶圆易受应力影响的边缘区域以及环绕器件图形的周边区域中形成面积较小的第一虚拟结构，因此能够避免晶圆表面产生皱褶。
在其中一个实施例中，请继续参阅上述图3，边缘区域14及周边区域15均具有多个第一虚拟图形101，多个第一虚拟图形101于边缘区域14等间距间隔排布，多个第一虚拟图形101于周边区域15等间距间隔排布；多个第二虚拟图形102等间距间隔排布。
可以理解的是，在设计光罩10时，多个第一虚拟图形101于边缘区域14等间距间隔排布，多个第一虚拟图形101于周边区域15等间距间隔排布；多个第二虚拟图形102等间距间隔排布，从而能够保证虚拟图形产生的应力的均匀性。
可选的，多个第一虚拟图形101于边缘区域14可以不等间距间隔排布，多个第一虚拟图形101于周边区域15可以不等间距间隔排布；多个第二虚拟图形102也可以不等间距间隔排布。例如，在设计光罩10时，可能存在某些不需要加入虚拟图形的区域，这些区域在设计上需要保持为空白区域，因此这些空白区域周围的虚拟图形可以不等间距间隔排布。若未有特殊设计需求，则多个第一虚拟图形101于边缘区域14等间距间隔排布，多个第一虚拟图形101于周边区域15等间距间隔排布；多个第二虚拟图形102等间距间隔排布。
本实施例中，边缘区域及周边区域均具有多个第一虚拟图形，多个第一虚拟图形于边缘区域等间距间隔排布，多个第一虚拟图形于周边区域等间距间隔排布，多个第二虚拟图形等间距间隔排布，从而能够保证虚拟图形产生的应力的均匀性，从而避免基于光罩形成器件结构及虚拟结构后的晶圆表面产生皱褶。
在其中一个实施例中，如图4所示，光罩10还可以包括多个第三虚拟图形103，第三虚拟图形103位于第二虚拟图形102与边缘区域14之间；第三虚拟图形103的面积大于第一虚拟图形101的面积，且小于第二虚拟图形102的面积。
其中，图4为一个实施例中光罩10的局部示意图，由图4可以看出，图4在上述实施例的基础上还加入了多个第三虚拟图形103，第三虚拟图形103位于第二虚拟图形102与边缘区域14之间。可以理解的是，若第一虚拟图形101和第二虚拟图形102的面积差距过大，在CMP制程中第一虚拟图形101和第二虚拟图形102的边界处也会产生较大的应力拉扯，因此，可以通过在第一虚拟图形101和第二虚拟图形102之间的区域加入第三虚拟图形103，根据实际使用场景确定第三虚拟图形103的面积，并通过使第三虚拟图形103的面积大于第一虚拟图形101的面积，且小于第二虚拟图形102的面积，从而能够进一步避免基于光罩形成器件结构及虚拟结构后的晶圆表面产生皱褶。
可以理解的是，图4仅为一个实施例中光罩10的部分边缘区域14以及边缘区域14内侧的部分内部区域的局部示意图，本发明还可以在器件图形11外围的周边区域15以同样的方式加入多个第三虚拟图形103，以达到上述同样的有益效果。
可选的，还可以根据需求加入更多不同面积的虚拟图形，例如，还可以在第三虚拟图形103和第二虚拟图形102之间继续加入第四虚拟图形，使第四虚拟图形的面积大于第三虚拟图形103，且第四虚拟图形的面积小于第二虚拟图形102，本实施例在此不做限制。
本实施例中，光罩还包括多个第三虚拟图形，第三虚拟图形位于第二虚拟图形与边缘区域之间；第三虚拟图形的面积大于第一虚拟图形的面积，且小于第二虚拟图形的面积，从而能够避免晶圆表面产生皱褶。
在其中一个实施例中，第一虚拟图形101的形状为正方形，第二虚拟图形102的形状为正方形。
可选的，第一虚拟图形101以及第二虚拟图形102的形状可以为正方形、矩形、圆形、梯形等等，本实施例在此不做限制。
可选的，第一虚拟图形101以及第二虚拟图形102的形状可以不同，例如，第一虚拟图形101为正方形，第二虚拟图形102为矩形。优选地，第一虚拟图形101的形状为正方形，第二虚拟图形102的形状为正方形，正方形具有便于设计的特点，且相较于其他形状减小应力的效果较好。
本实施例中，第一虚拟图形的形状为正方形，第二虚拟图形的形状为正方形，从而能够避免晶圆表面产生皱褶。
在其中一个实施例中，边缘区域14的宽度及周边区域15的宽度均小于或等于第一虚拟图形101的宽度的5倍。
其中，由于边缘区域14和周边区域15中加入的是第一虚拟图形101，而第一虚拟图形101过少会导致晶圆表面产生皱褶，过多则会使支撑性下降，因此需要控制边缘区域14的宽度及周边区域15的宽度，以控制加入的第一虚拟图形101的数量。可选的，边缘区域14的宽度及周边区域15的宽度均小于或等于第一虚拟图形101的宽度的5倍。
可选的，边缘区域14的宽度与周边区域15的宽度相等。
本实施例中，边缘区域的宽度及周边区域的宽度均小于或等于第一虚拟图形的宽度的5倍，从而能够避免晶圆表面产生皱褶。
请参阅图5，本发明还提供了一种半导体结构，半导体结构基于上述任一实施例的光罩制备而得到；半导体结构包括：晶圆13，晶圆13包括晶圆边缘区域21及位于晶圆边缘区域21内侧的内部区域；器件结构20，位于内部区域，器件结构20的外围具有器件结构周边区域22，器件结构周边区域22环绕器件结构20，器件结构周边区域22与晶圆边缘区域21具有间距；多个第一虚拟结构201，位于晶圆边缘区域21内及器件结构周边区域22内；多个第二虚拟结构202，位于晶圆边缘区域21与器件结构周边区域22之间；第二虚拟结构202的面积大于第一虚拟结构201的面积。
需要说明的是，基于上述任一实施例的光罩10制备的半导体结构，其虚拟图形12对应的虚拟结构在CMP制程中产生的应力的大小与虚拟结构的面积有关，虚拟结构的面积越大，在CMP制程中产生的应力越大，另外，虚拟结构产生的应力的大小还与虚拟结构与器件结构20以及半导体结构（譬如晶圆）边缘的距离有关（即与器件结构20与光罩10的边缘的距离有关）。因此，本申请中通过将半导体结构分为多个区域，并于不同的区域中加入面积不同的虚拟结构，从而保证各区域受到应力拉扯影响的程度不同。如图5所示，包括易受应力影响的晶圆边缘区域21以及环绕器件结构20的器件结构周边区域22，以及不易受应力影响的晶圆边缘区域21与器件结构周边区域22之间的区域，使多个第一虚拟结构201位于上述晶圆边缘区域21内及器件结构周边区域22内，使多个第二虚拟结构202位于上述晶圆边缘区域21与器件结构周边区域22之间，且保证第二虚拟结构202的面积大于第一虚拟结构201的面积。由于易受应力影响的晶圆边缘区域21以及环绕器件结构20的器件结构周边区域22中均为面积较小的第一虚拟结构201，因此能够避免晶圆13表面产生皱褶，如图6所示，加入面积较小的第一虚拟结构201后晶圆13表面变得平整。
另外，由于虚拟结构的面积过小会导致空白区域的支撑性下降，因此，本申请还在晶圆边缘区域21与器件结构周边区域22之间加入面积较大的第二虚拟结构202，从而能够保证晶圆边缘区域21与器件结构周边区域22之间的支撑性不受影响。
可选的，半导体结构中至少包括两种面积不同的第一虚拟结构201和第二虚拟结构202，且第一虚拟结构201的面积小于第二虚拟结构202的面积，从而能够避免晶圆13表面产生皱褶的同时保证晶圆边缘区域21与器件结构周边区域22之间的支撑性不受影响。
可以理解的是，本申请的所有示意图中示出的器件结构20的形状仅是为了方便对本申请的方案进行说明，在实际应用中，可以根据不同的需求设计不同形状的器件结构20，本实施例在此不做限制，另外，在实际应用中，在器件结构20的形状发生变化时，环绕器件结构20的器件结构周边区域22也将相应发生变化。
上述半导体结构中，可以包括晶圆，晶圆包括晶圆边缘区域及位于晶圆边缘区域内侧的内部区域；器件结构，位于内部区域，器件结构的外围具有器件结构周边区域，器件结构周边区域环绕器件结构，器件结构周边区域与晶圆边缘区域具有间距；多个第一虚拟结构，位于晶圆边缘区域内及器件结构周边区域内；多个第二虚拟结构，位于晶圆边缘区域与器件结构周边区域之间；第二虚拟结构的面积大于第一虚拟结构的面积。由于在晶圆易受应力影响的晶圆边缘区域以及环绕器件结构的器件结构周边区域中形成面积较小的第一虚拟结构，因此能够避免晶圆表面产生皱褶。
在其中一个实施例中，晶圆边缘区域21及器件结构周边区域22均具有多个第一虚拟结构201，多个第一虚拟结构201于晶圆边缘区域21等间距间隔排布，多个第一虚拟结构201于器件结构周边区域22等间距间隔排布；多个第二虚拟结构202等间距间隔排布。
可以理解的是，在设计半导体结构时，多个第一虚拟结构201于晶圆边缘区域21等间距间隔排布，多个第一虚拟结构201于器件结构周边区域22等间距间隔排布；多个第二虚拟结构202等间距间隔排布，从而能够保证虚拟结构产生的应力的均匀性。
可选的，多个第一虚拟结构201于晶圆边缘区域21可以不等间距间隔排布，多个第一虚拟结构201于器件结构周边区域22可以不等间距间隔排布；多个第二虚拟结构202也可以不等间距间隔排布。例如，在设计半导体结构时，可能存在某些不需要加入虚拟结构的区域，这些区域在设计上需要保持为空白区域，因此这些空白区域周围的虚拟结构可以不等间距间隔排布。若未有特殊设计需求，则多个第一虚拟结构201于晶圆边缘区域21等间距间隔排布，多个第一虚拟结构201于器件结构周边区域22等间距间隔排布；多个第二虚拟结构202等间距间隔排布。
本实施例中，晶圆边缘区域及器件结构周边区域均具有多个第一虚拟结构，多个第一虚拟结构于晶圆边缘区域等间距间隔排布，多个第一虚拟结构于器件结构周边区域等间距间隔排布，多个第二虚拟结构等间距间隔排布，从而能够保证虚拟结构产生的应力的均匀性，从而避免晶圆表面产生皱褶。
在其中一个实施例中，半导体结构还包括多个第三虚拟结构203，第三虚拟结构203位于第二虚拟结构202与晶圆边缘区域21之间；第三虚拟结构203的面积大于第一虚拟结构201的面积，且小于第二虚拟结构202的面积。
其中，图7为一个实施例中半导体结构的局部示意图，由图7可以看出，图7在上述实施例的基础上还加入了多个第三虚拟结构203，第三虚拟结构203位于第二虚拟结构202与晶圆边缘区域21之间，可以理解的是，若第一虚拟结构201和第二虚拟结构202的面积差距过大，在CMP制程中第一虚拟结构201和第二虚拟结构202的边界处也会产生较大的应力拉扯，因此，可以通过在第一虚拟结构201和第二虚拟结构202之间的区域加入第三虚拟结构203，根据实际使用场景确定第三虚拟结构203的面积，并通过使第三虚拟结构203的面积大于第一虚拟结构201的面积，且小于第二虚拟结构202的面积，从而能够避免晶圆表面产生皱褶。
可以理解的是，图7仅为一个实施例中半导体结构的部分晶圆边缘区域21以及晶圆边缘区域21内侧的部分内部区域的局部示意图，本发明还可以在器件结构20外围的器件结构周边区域22以同样的方式加入多个第三虚拟结构203，以达到上述同样的有益效果。
可选的，还可以根据需求加入更多不同面积的虚拟结构，例如，还可以在第三虚拟结构203和第二虚拟结构202之间继续加入第四虚拟结构，使第四虚拟结构的面积大于第三虚拟结构203，且第四虚拟结构的面积小于第二虚拟结构202，本实施例在此不做限制。
本实施例中，半导体结构还包括多个第三虚拟结构，第三虚拟结构位于第二虚拟结构与晶圆边缘区域之间；第三虚拟结构的面积大于第一虚拟结构的面积，且小于第二虚拟结构的面积，从而能够避免晶圆表面产生皱褶。
在其中一个实施例中，第一虚拟结构201的形状为正方形，第二虚拟结构202的形状为正方形。
可选的，第一虚拟结构201以及第二虚拟结构202的形状可以为正方形、矩形、圆形、梯形等等，本实施例在此不做限制。
可选的，第一虚拟结构201以及第二虚拟结构202的形状可以不同，例如，第一虚拟结构201为正方形，第二虚拟结构202为矩形，优选地，第一虚拟结构201的形状为正方形，第二虚拟结构202的形状为正方形，正方形具有便于设计的特点，且相较于其他形状减小应力的效果较好。
本实施例中，第一虚拟结构的形状为正方形，第二虚拟结构的形状为正方形，从而能够避免晶圆表面产生皱褶。
在其中一个实施例中，晶圆边缘区域21的宽度及器件结构周边区域22的宽度均小于或等于第一虚拟结构201的宽度的5倍。
其中，由于晶圆边缘区域21和器件结构周边区域22中加入的是第一虚拟结构201，而第一虚拟结构201过少会导致晶圆表面产生皱褶，过多则会使支撑性下降，因此需要控制晶圆边缘区域21的宽度及器件结构周边区域22的宽度，以控制加入的第一虚拟结构201的数量，可选的，晶圆边缘区域21的宽度及器件结构周边区域22的宽度均小于或等于第一虚拟结构201的宽度的5倍。
可选的，晶圆边缘区域21的宽度与器件结构周边区域22的宽度相等。
本实施例中，晶圆边缘区域的宽度及器件结构周边区域的宽度均小于或等于第一虚拟结构的宽度的5倍，从而能够避免晶圆表面产生皱褶。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种光罩，其特征在于，所述光罩包括边缘区域及位于所述边缘区域内侧的内部区域；所述光罩还包括：
器件图形，所述器件图形的外围具有周边区域，所述周边区域环绕所述器件图形，所述周边区域与所述边缘区域具有间距；
多个第一虚拟图形，位于所述边缘区域内及所述周边区域内；
多个第二虚拟图形，位于所述边缘区域与所述周边区域之间；所述第二虚拟图形的面积大于所述第一虚拟图形的面积。
2.根据权利要求1所述的光罩，其特征在于，所述边缘区域及所述周边区域均具有多个所述第一虚拟图形，多个所述第一虚拟图形于所述边缘区域等间距间隔排布，多个所述第一虚拟图形于所述周边区域等间距间隔排布；多个所述第二虚拟图形等间距间隔排布。
3.根据权利要求1所述的光罩，其特征在于，所述光罩还包括多个第三虚拟图形，所述第三虚拟图形位于所述第二虚拟图形与所述边缘区域之间；所述第三虚拟图形的面积大于所述第一虚拟图形的面积，且小于所述第二虚拟图形的面积。
4.根据权利要求1所述的光罩，其特征在于，所述第一虚拟图形的形状为正方形，所述第二虚拟图形的形状为正方形。
5.根据权利要求4所述的光罩，其特征在于，所述边缘区域的宽度及所述周边区域的宽度均小于或等于所述第一虚拟图形的宽度的5倍。
6.一种半导体结构，其特征在于，基于如权利要求1至5中任一项所述的光罩制备而得到；所述半导体结构包括：
晶圆，所述晶圆包括晶圆边缘区域及位于所述晶圆边缘区域内侧的内部区域；
器件结构，位于所述内部区域，所述器件结构的外围具有器件结构周边区域，所述器件结构周边区域环绕所述器件结构，所述器件结构周边区域与所述晶圆边缘区域具有间距；
多个第一虚拟结构，位于所述晶圆边缘区域内及所述器件结构周边区域内；
多个第二虚拟结构，位于所述晶圆边缘区域与所述器件结构周边区域之间；所述第二虚拟结构的面积大于所述第一虚拟结构的面积。
7.根据权利要求6所述的半导体结构，其特征在于，所述晶圆边缘区域及所述器件结构周边区域均具有多个所述第一虚拟结构，多个所述第一虚拟结构于所述晶圆边缘区域等间距间隔排布，多个所述第一虚拟结构于所述器件结构周边区域等间距间隔排布；多个所述第二虚拟结构等间距间隔排布。
8.根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括多个第三虚拟结构，所述第三虚拟结构位于所述第二虚拟结构与所述晶圆边缘区域之间；所述第三虚拟结构的面积大于所述第一虚拟结构的面积，且小于所述第二虚拟结构的面积。
9.根据权利要求6所述的半导体结构，其特征在于，所述第一虚拟结构的形状为正方形，所述第二虚拟结构的形状为正方形。
10.根据权利要求9所述的半导体结构，其特征在于，所述晶圆边缘区域的宽度及所述器件结构周边区域的宽度均小于或等于所述第一虚拟结构的宽度的5倍。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117406547A (zh) * 2023-12-15 2024-01-16 合肥晶合集成电路股份有限公司 一种光罩的伪图形结构及光罩

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006140506A (ja) * 2005-11-17 2006-06-01 Renesas Technology Corp 半導体装置の製造方法
CN1953171A (zh) * 2005-10-21 2007-04-25 株式会社东芝 半导体器件及其制造方法
JP2008192937A (ja) * 2007-02-06 2008-08-21 Elpida Memory Inc ダミーパターンを有する半導体装置
CN101304025A (zh) * 2007-05-10 2008-11-12 东部高科股份有限公司 掩模布局方法、半导体器件及其制造方法
JP2009239302A (ja) * 2009-07-09 2009-10-15 Renesas Technology Corp 半導体装置
CN102799060A (zh) * 2011-05-26 2012-11-28 联华电子股份有限公司 虚设图案以及形成虚设图案的方法
TW201426839A (zh) * 2012-12-18 2014-07-01 Taiwan Semiconductor Mfg 半導體晶圓
US20180341172A1 (en) * 2017-05-25 2018-11-29 Samsung Electronics Co., Ltd. Method of fabricating phase shift mask and method of fabricating semiconductor device
CN111781798A (zh) * 2020-06-19 2020-10-16 上海华力集成电路制造有限公司 一种预测拆分后图形密度的方法
CN113009773A (zh) * 2021-03-15 2021-06-22 长江存储科技有限责任公司 掩模图案的设计方法、光掩模的设计方法与光掩模

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1953171A (zh) * 2005-10-21 2007-04-25 株式会社东芝 半导体器件及其制造方法
JP2006140506A (ja) * 2005-11-17 2006-06-01 Renesas Technology Corp 半導体装置の製造方法
JP2008192937A (ja) * 2007-02-06 2008-08-21 Elpida Memory Inc ダミーパターンを有する半導体装置
CN101304025A (zh) * 2007-05-10 2008-11-12 东部高科股份有限公司 掩模布局方法、半导体器件及其制造方法
JP2009239302A (ja) * 2009-07-09 2009-10-15 Renesas Technology Corp 半導体装置
CN102799060A (zh) * 2011-05-26 2012-11-28 联华电子股份有限公司 虚设图案以及形成虚设图案的方法
TW201426839A (zh) * 2012-12-18 2014-07-01 Taiwan Semiconductor Mfg 半導體晶圓
US20180341172A1 (en) * 2017-05-25 2018-11-29 Samsung Electronics Co., Ltd. Method of fabricating phase shift mask and method of fabricating semiconductor device
CN111781798A (zh) * 2020-06-19 2020-10-16 上海华力集成电路制造有限公司 一种预测拆分后图形密度的方法
CN113009773A (zh) * 2021-03-15 2021-06-22 长江存储科技有限责任公司 掩模图案的设计方法、光掩模的设计方法与光掩模

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117406547A (zh) * 2023-12-15 2024-01-16 合肥晶合集成电路股份有限公司 一种光罩的伪图形结构及光罩
CN117406547B (zh) * 2023-12-15 2024-04-05 合肥晶合集成电路股份有限公司 一种光罩的伪图形结构及光罩

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