CN117406547A - 一种光罩的伪图形结构及光罩 - Google Patents
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Abstract
本发明提供一种光罩的伪图形结构及光罩，包括：至少一个元件图形单元，通过所述元件图形单元形成的外延层覆盖晶圆上的半导体元件；至少一个内伪图形单元组，与所述元件图形单元相对应，所述内伪图形单元组分布于对应的所述元件图形单元的外围；以及至少一个外伪图形单元组，位于所述内伪图形单元组的外围；其中，所述内伪图形单元组包括多个内伪图形单元，所述外伪图形单元组包括多个外伪图形单元，所述内伪图形单元的面积小于所述外伪图形单元的面积。通过本发明公开的一种光罩的伪图形结构及光罩，能够提升外延层生长的均匀性。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种光罩的伪图形结构及光罩。
背景技术
光罩（MASK）是指在制作晶圆的过程中，利用光蚀刻技术，在晶圆上形成图型所应用的掩膜版。在半导体元件逐渐减小的趋势下，晶圆上的半导体元件需要引用外延层工艺来提高半导体元件的电性能表现。外延层的生长质量与半导体元件表面的硅面积的占比紧密相关，光罩上的伪图形结构会影响外延层的生长质量；现有的伪图形结构，在晶圆的外延层生成过程中容易出现外延层生长不均匀的情况，因此，存在待改进之处。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种光罩的伪图形结构及光罩，能够提升外延层生长的均匀性。
为实现上述目的及其他相关目的，本发明提供一种光罩的伪图形结构，包括：至少一个元件图形单元，通过所述元件图形单元形成的外延层覆盖晶圆上的半导体元件；
至少一个内伪图形单元组，与所述元件图形单元相对应，所述内伪图形单元组分布于对应的所述元件图形单元的外围；以及
至少一个外伪图形单元组，位于所述内伪图形单元组的外围；
其中，所述内伪图形单元组包括多个内伪图形单元，所述外伪图形单元组包括多个外伪图形单元，所述内伪图形单元的面积小于所述外伪图形单元的面积。
在本发明一实施例中，通过所述元件图形单元形成的外延层的面积大于对应的所述半导体元件的面积。
在本发明一实施例中，通过所述外伪图形单元形成的外延层的面积大于所述晶圆上对应的有源区器件的面积。
在本发明一实施例中，所述内伪图形单元组整体形成的形状与所述元件图形单元的形状相适配。
在本发明一实施例中，所述外伪图形单元组中的多个所述外伪图形单元形成的形状与所述内伪图形单元组的形状相适配，多个所述外伪图形单元形成至少一个横向图形单元组与至少一个纵向图形单元组。
在本发明一实施例中，所述外伪图形单元被区分为第一外伪图形单元与第二外伪图形单元，所述第一外伪图形单元用以形成P型外延层，所述第二外伪图形单元用以形成N型外延层。
在本发明一实施例中，在同一横向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列，在同一纵向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列。
在本发明一实施例中，在同一横向图形单元组上，多个所述第一外伪图形单元依次排列或多个所述第二外伪图形单元依次排列，在同一纵向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列。
在本发明一实施例中，在同一纵向图形单元组上，多个所述第一外伪图形单元依次排列或多个所述第二外伪图形单元依次排列，在同一横向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列。
本发明还提供一种光罩，包括上述的光罩的伪图形结构。
如上所述，本发明提供一种光罩的伪图形结构及光罩，意想不到的技术效果是：伪图形结构由不同大小的图形单元构成，通过内伪图形单元将元件图形单元包围住，通过外伪图形单元将内伪图形单元包围住，有利于提升外延层生长的均匀性；同时，通过第一外伪图形单元与第二外伪图形单元交替排列，能够使形成的N型外延层与P型外延层更加均匀，有效提升外延层的均匀性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为本发明于一实施例中一种光罩的伪图形结构的结构示意图；
图2显示为本发明于一实施例中外伪图形单元分布的一种结构示意图；
图3显示为本发明于一实施例中外伪图形单元分布的另一种结构示意图；
图4显示为本发明于一实施例中外伪图形单元分布的再一种结构示意图。
元件标号说明：
10、元件图形单元；20、内伪图形单元；30、外伪图形单元；31、第一外伪图形单元；32、第二外伪图形单元。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，本发明提供了一种光罩，可在光罩上设置伪图形结构，用于晶圆的外延工艺中，以提升通过伪图形结构生成的外延层的均匀性。伪图形结构可以包括元件图形单元10、内伪图形单元组以及外伪图形单元组。其中，元件图形单元10的数量可以为至少一个。元件图形单元10的分布位置可以与晶圆上的半导体元件的分布位置相对应。每一个元件图形单元10都与一个半导体元件相对应。即，通过元件图形单元10形成的外延层可以覆盖晶圆上对应的半导体元件，可通过元件图形单元10来保证外延层能够顺利在半导体元件的表面进行生长。其中，通过元件图形单元10形成的外延层的表面积可以表示为第一元件面积，对应的半导体元件的表面积可以表示为第二元件面积。第一元件面积可以大于第二元件面积，进而可以保证在半导体元件的表面生长的外延层能够完全覆盖住对应的半导体元件，能够有效缓解因制程工艺产生的偏差对半导体元件的结构造成影响。
请参阅图1，在本发明的一个实施例中，内伪图形单元组的数量可以为至少一个。每个元件图形单元10都与一个内伪图形单元组相对应，可以在元件图形单元10的外围设置一圈内伪图形单元20，以减小元件图形单元10外围的空白区域，进而使晶圆能够满足制程需求。内伪图形单元组可以包括多个内伪图形单元20，与元件图形单元10相对应的多个内伪图形单元20可以围绕元件图形单元10的外围依次排列，以使内伪图形单元组能够包围住元件图形单元10。即，内伪图形单元组形成的形状与元件图形单元10的形状相适配。在本实施例中，以内伪图形单元组的整体形成矩形形状为例进行说明。在同一方向上，相邻两个内伪图形单元20之间的间距可以相同，也可以不相同。在不同方向上，相邻两个内伪图形单元20之间的间距可以相同，也可以不相同。不同内伪图形单元20的大小可以相同，也可以不相同。内伪图形单元20的具体分布位置与大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，对于晶圆而言，其上会形成多个P型衬底与多个N形衬底，因此可以在P型衬底上外延生长N型外延层，在N型衬底上外延生长P型外延层，进而N型外延层与P型外延层可以直接形成PN结（PN junction）。在本实施例中，外伪图形单元组可以位于相邻两个元件图形单元10之间的空白区域上，也可以位于内伪图形单元组的外围，以便于在晶圆上形成P型外延层与N型外延层。外伪图形单元组的分布位置可以与P型衬底与N形衬底相对应。其中，外伪图形单元组的数量可以为至少一个，外伪图形单元组可以包括多个外伪图形单元30。通过外伪图形单元30形成的N型外延层与P型外延层能够分别对对应的有源区器件进行覆盖。即，通过外伪图形单元30形成的N型外延层或P型外延层的面积可以表示为第一图形单元面积，对应的有源区器件的表面积可以表示为第二图形单元面积。第一图形单元面积可以大于第二图形单元面积，可以保证在晶圆的表面生长的N型外延层与P型外延层能够完全覆盖住对应的有源区器件，有效缓解因制程工艺产生的偏差对半导体元件的结构造成影响。
请参阅图1，在本发明的一个实施例中，外伪图形单元30可以被区分为第一外伪图形单元31与第二外伪图形单元32。第一外伪图形单元31与第二外伪图形单元32的大小可以相同和/或不相同，相邻第一外伪图形单元31与第二外伪图形单元32之间的间距可以相同和/或不相同。在本实施例中，第一外伪图形单元31可以用于形成N型外延层，第二外伪图形单元32可以用于形成P型外延层。在其他实施例中，第一外伪图形单元31可以用于形成P型外延层，第二外伪图形单元32可以用于形成N型外延层。第一外伪图形单元31与第二外伪图形单元32具体的作用可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，由于相邻两个元件图形单元10之间的空白区域上可能会形成多个外伪图形单元30，多个外伪图形单元30需要按照预设的排列顺序分布在光罩的空白区域上。第一外伪图形单元31与第二外伪图形单元32的分布位置可不加限制。多个外伪图形单元30形成的形状可以与内伪图形单元组的形状相适配，以使外伪图形单元组能够包围住内伪图形单元组。例如，多个外伪图形单元30可以沿着矩形的方向分布在光罩的空白区域上，以在不同方向上形成至少一个横向图形单元组与至少一个纵向图形单元组，进而可形成对应的外伪图形单元组。多个横向图形单元组可以平行分布在光罩的空白区域上，相邻两个横向图形单元组之间的间距可以相同和/或不相同，相邻两个横向图形单元组包括的外伪图形单元30的数量也可以相同和/或不相同。相邻两个横向图形单元组之间的外伪图形单元30可以相互对应，以使多个横向图形单元组相互配合可形成多个纵向图形单元组。其中，多个纵向图形单元组可以平行分布在光罩的空白区域上，相邻两个纵向图形单元组之间的间距可以相同和/或不相同，相邻两个纵向图形单元组包括的外伪图形单元30的数量也可以相同和/或不相同。在同一方向上，相邻两个外伪图形单元30之间的间距可以相同，也可以不相同。在不同方向上，相邻两个外伪图形单元30之间的间距可以相同，也可以不相同。不同外伪图形单元30的大小可以相同，也可以不相同。外伪图形单元30的具体分布位置与大小可根据实际需求进行设定。
请参阅图2，在本发明的一个实施例中，同一个横向图形单元组可以包括多个第一外伪图形单元31与多个第二外伪图形单元32，第一外伪图形单元31与第二外伪图形单元32可以交替排列。同一个纵向图形单元组可以包括多个第一外伪图形单元31与多个第二外伪图形单元32，第一外伪图形单元31与第二外伪图形单元32可以交替排列。通过将第一外伪图形单元31与第二外伪图形单元32交替排列，能够使形成的N型外延层与P型外延层能够交替排列。在N型外延层与P型外延层的生长过程中，其生产过程类似化学气相反应，如果N型外延层与P型外延层有很强的区域性，会造成晶圆表面化学气体不均匀，进而造成外延均匀性不佳。通过第一外伪图形单元31与第二外伪图形单元32交替排列，能够使形成的N型外延层与P型外延层更加均匀，有效提升外延层的均匀性。
请参阅图3，在本发明的一个实施例中，同一个纵向图形单元组可以仅包括多个第一外伪图形单元31或者多个第二外伪图形单元32。在相邻两个纵向图形单元组中，其中一个纵向图形单元组可以仅包括多个依次排列的第一外伪图形单元31，另一个纵向图形单元组可以包括多个依次排列的第二外伪图形单元32。同一个横向图形单元组可以包括多个第一外伪图形单元31与多个第二外伪图形单元32，第一外伪图形单元31与第二外伪图形单元32可以交替排列。
请参阅图4，在本发明的一个实施例中，同一个横向图形单元组可以仅包括多个第一外伪图形单元31或者多个第二外伪图形单元32。在相邻两个横向图形单元组中，其中一个横向图形单元组可以仅包括多个依次排列的第一外伪图形单元31，另一个横向图形单元组可以包括多个依次排列的第二外伪图形单元32。同一个纵向图形单元组可以包括多个第一外伪图形单元31与多个第二外伪图形单元32，第一外伪图形单元31与第二外伪图形单元32可以交替排列。
请参阅图1，在本发明的一个实施例中，内伪图形单元20的形状可以为矩形。当内伪图形单元20为矩形时，内伪图形单元20的长度可以表示为a，宽度可以表示为b。在本实施例中，a与b的比值可以在1~1.8的范围之间。例如，内伪图形单元20的长度a可以在0.35um~0.45um的范围之间，内伪图形单元20的长度a可以为0.35um，内伪图形单元20的长度a也可以为0.4um，内伪图形单元20的长度a还可以为0.45um。内伪图形单元20的长度b可以在0.25um~0.35um的范围之间，内伪图形单元20的长度b可以为0.25um，内伪图形单元20的长度b也可以为0.3um，内伪图形单元20的长度b还可以为0.35um。内伪图形单元20的长度a与宽度b的大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，外伪图形单元30的形状可以为矩形。以外伪图形单元30为矩形为例进行说明。外伪图形单元30的长度可以表示为c，宽度可以表示为d。在本实施例中，c与d的比值可以在2.5~6.25的范围之间。例如，外伪图形单元30的长度c可以在1.5um~2.5um的范围之间，外伪图形单元30的长度c可以为1.5um，外伪图形单元30的长度c也可以为2um，外伪图形单元30的长度c还可以为2.5um。外伪图形单元30的宽度d可以在0.4um~0.6um的范围之间，外伪图形单元30的宽度d可以为0.4um，外伪图形单元30的宽度d也可以为0.5um，外伪图形单元30的宽度d还可以为0.6um。外伪图形单元30的长度c与宽度d的大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，内伪图形单元20与对应的元件图形单元10之间的间距可以在0.1um~0.5um的范围之间。例如，内伪图形单元20与对应的元件图形单元10之间的间距可以为0.1um，内伪图形单元20与对应的元件图形单元10之间的间距也可以为0.3um，内伪图形单元20与对应的元件图形单元10之间的间距还可以为0.5um。内伪图形单元20与对应的元件图形单元10之间的间距的大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，相邻两个内伪图形单元20之间的间距可以在0.05um~0.25um的范围之间。例如，相邻两个内伪图形单元20之间的间距可以为0.05um，相邻两个内伪图形单元20之间的间距也可以为0.15um，相邻两个内伪图形单元20之间的间距还可以为0.25um。相邻两个内伪图形单元20之间的间距的大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，内伪图形单元20与对应的外伪图形单元30之间的间距可以在0.1um~0.6um的范围之间。例如，内伪图形单元20与对应的外伪图形单元30之间的间距可以为0.1um，内伪图形单元20与对应的外伪图形单元30之间的间距也可以为0.35um，内伪图形单元20与对应的外伪图形单元30之间的间距还可以为0.6um。内伪图形单元20与对应的外伪图形单元30之间的间距的大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，元件图形单元10与对应的外伪图形单元30之间的间距可以在1um~3um的范围之间。例如，元件图形单元10与对应的外伪图形单元30之间的间距可以为1um，元件图形单元10与对应的外伪图形单元30之间的间距也可以为2um，元件图形单元10与对应的外伪图形单元30之间的间距还可以为3um。元件图形单元10与对应的外伪图形单元30之间的间距的大小可根据实际需求进行设定。
请参阅图1，在本发明的一个实施例中，在不同方向上，相邻的两个外伪图形单元30之间的间距可以相同，也可以不同。因此，在某一方向上，相邻两个外伪图形单元30之间的间距可以在0.3um~0.8um的范围之间，例如，相邻两个外伪图形单元30之间的间距可以为0.3um，相邻的两个外伪图形单元30之间的间距也可以为0.55um，相邻的两个外伪图形单元30之间的间距还可以为0.8um。在另一方向上，相邻两个外伪图形单元30之间的间距可以在0.1um~0.6um的范围之间，例如，相邻两个外伪图形单元30之间的间距可以为0.1um，相邻的两个外伪图形单元30之间的间距也可以为0.35um，相邻的两个外伪图形单元30之间的间距还可以为0.6um。相邻的两个外伪图形单元30之间的间距的大小可根据实际需求进行设定。
可见，在上述方案中，意想不到的技术效果是：伪图形结构由不同大小的图形单元构成，通过内伪图形单元将元件图形单元包围住，通过外伪图形单元将内伪图形单元包围住，有利于提升外延层生长的均匀性；同时，通过第一外伪图形单元与第二外伪图形单元交替排列，能够使形成的N型外延层与P型外延层更加均匀，有效提升外延层的均匀性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换亦在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。
Claims (10)
1.一种光罩的伪图形结构，其特征在于，包括：
至少一个元件图形单元，通过所述元件图形单元形成的外延层覆盖晶圆上的半导体元件；
至少一个内伪图形单元组，与所述元件图形单元相对应，所述内伪图形单元组分布于对应的所述元件图形单元的外围；以及
至少一个外伪图形单元组，位于所述内伪图形单元组的外围；
其中，所述内伪图形单元组包括多个内伪图形单元，所述外伪图形单元组包括多个外伪图形单元，所述内伪图形单元的面积小于所述外伪图形单元的面积。
2.根据权利要求1所述的光罩的伪图形结构，其特征在于，通过所述元件图形单元形成的外延层的面积大于对应的所述半导体元件的面积。
3.根据权利要求1所述的光罩的伪图形结构，其特征在于，通过所述外伪图形单元形成的外延层的面积大于所述晶圆上对应的有源区器件的面积。
4.根据权利要求1所述的光罩的伪图形结构，其特征在于，所述内伪图形单元组整体形成的形状与所述元件图形单元的形状相适配。
5.根据权利要求1所述的光罩的伪图形结构，其特征在于，所述外伪图形单元组中的多个所述外伪图形单元形成的形状与所述内伪图形单元组的形状相适配，多个所述外伪图形单元形成至少一个横向图形单元组与至少一个纵向图形单元组。
6.根据权利要求5所述的光罩的伪图形结构，其特征在于，所述外伪图形单元被区分为第一外伪图形单元与第二外伪图形单元，所述第一外伪图形单元用以形成P型外延层，所述第二外伪图形单元用以形成N型外延层。
7.根据权利要求6所述的光罩的伪图形结构，其特征在于，在同一横向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列，在同一纵向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列。
8.根据权利要求6所述的光罩的伪图形结构，其特征在于，在同一横向图形单元组上，多个所述第一外伪图形单元依次排列或多个所述第二外伪图形单元依次排列，在同一纵向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列。
9.根据权利要求6所述的光罩的伪图形结构，其特征在于，在同一纵向图形单元组上，多个所述第一外伪图形单元依次排列或多个所述第二外伪图形单元依次排列，在同一横向图形单元组上，所述第一外伪图形单元与所述第二外伪图形单元交替排列。
10.一种光罩，其特征在于，包括如权利要求1-9中任一项所述的光罩的伪图形结构。
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