TWI521533B - 由陣列階層隔開之裝置階層中具解碼裝置之記憶體裝置結構 - Google Patents

Description

由陣列階層隔開之裝置階層中具解碼裝置之記憶體裝 置結構

本發明係有關於記憶體裝置的結構，特別係有關於高密度記憶胞裝置結構。

記憶體裝置使用配置在陣列中的記憶胞以儲存資料。透過解碼裝置的使用，在記憶胞陣列中的特定的記憶胞上進行操作，而其中解碼裝置連接至在陣列中的字元線與位元線，陣列中的字元線與位元線由位於在記憶體裝置上的週邊區域的週邊電路支持。在典型的記憶體裝置結構，配置在相鄰於記憶胞陣列的解碼裝置增加了裝置的面積。此外，在解碼裝置與記憶胞陣列附近的週邊電路中所配置的其他週邊區域，也增加了裝置的面積。此結構使用在不同類型的記憶體，包括揮發性的DRAM記憶體(volatile DRAM memory)與非揮發性的NOR/NAND快閃記憶體(non-volatile NOR/NAND Flash memory)。

此種記憶體裝置結構有許多缺點。首先，記憶體裝置結構的解碼裝置與週邊區域的週邊電路配置在記憶胞陣列邊緣，因而具有很大的佔用空間。記憶體裝置結構的很大的佔用空間造成了晶片尺寸變大。

再者，這種記憶體裝置結構有製造成本過高的缺點。通常，形成記憶體陣列所需的製造步驟不同於形成解碼裝置與週邊電路所需的製造步驟。形成記憶體陣列所需的製造步驟，需要複雜交錯的流程。

因此，提供一種佔用空間很小的記憶體裝置結構是受到期待。且亦期待提供一種低製造成本的記憶體裝置結構。

本發明提供用於記憶體裝置的結構，以及用於製造記憶體裝置結構的方法。

記憶體裝置結構包括記憶胞陣列，記憶胞陣列配置在陣列階層、解碼裝置與其他電路中，記憶胞陣列通常設置在先前技術的記憶體裝置結構的週邊區域，且記憶胞陣列配置在裝置階層中。記憶胞陣列可包括二維(2D)記憶胞陣列的堆疊層以建立三維(3D)記憶胞陣列。裝置階層可配置在陣列階層之上或之下。在陣列階層中的記憶胞陣列的邊緣定義了柱體，在裝置階層上，柱體在陣列的上方和下方延伸以定義柱體內側的區域。在一實施例中，解碼裝置及部分或全部其他週邊電路兩者都完全設置在裝置階層中的柱體內。在替代實施例中，至少部分解碼裝置可設置在裝置階層中的柱體內。在其他替代實施例中，當另一x-解碼裝置或y-解碼裝置完全地設置在柱體外，x-解碼裝置或y-解碼裝置兩者其一完全設置在柱體內。

記憶胞陣列包括位元線字元線，位元線字元線耦接至在陣列內的記憶胞的行與列。一第一複數條層間導電線電性耦接位元線與字元線至在裝置階層中的解碼裝置。層間導電線包括在陣列階層中從柱體外側延伸到柱體內側做接觸的部分。因此，層間導電線未穿過在柱體內部位置的 記憶胞陣列。

記憶體裝置結構亦可包括墊階層，而墊階層包括複數個在柱體內側的墊片。墊片可具有接觸區域，而接觸區域作為輸入/輸出(I/O)接點、電源供應接點、接地電源接點、數據和位址接點等。在一實施例，所有的墊片設置在墊階層中的柱體內。在另一實施例，墊片的設置，使的一些墊片或部分的一些墊片部分或完全地位於在墊階層中的柱體內。墊片經由一第二複數條層間導電線電性耦接至在裝置階層中的解碼裝置及其他電路。第二複數條層間導電線包括在墊階層中，從柱體的外側延伸至柱體的內側做為接觸的部分。其結果是，第二複數條層間導電線並未通過在柱體內記憶胞陣列的位置中。

為了對本揭露之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下。

第1至8圖提供本發明實施例的詳細說明。

第1圖繪示一先前技術的記憶體裝置結構的透視圖，此先前技術的記憶體裝置結構的記憶體陣列、x-解碼裝置、y-解碼裝置、及其他週邊電路皆在同一層內。記憶體裝置100包括記憶體陣列102與週邊電路，而週邊電路包括x-解碼裝置104、y-解碼裝置106、及在週邊區域(peripheral region)的其他週邊電路108。記憶體陣列102，與包括x-解碼裝置104、y-解碼裝置106、及其他週邊電路108的週邊電路皆在同一層內。具體來說，x-解碼裝置104沿著側邊110相鄰於記憶體陣列102。y-解碼裝 置106沿著側邊112相鄰於記憶體陣列102。其他週邊電路108在相鄰於x-解碼裝置104與y-解碼裝置106的區域中。其他週邊電路可包括頁緩衝器(page buffers)、感應電路(sense circuitry)、控制電路(control circuit)、供應電壓電路(supply voltage circuitry)、以及任何在記憶胞陣列內的胞上執行運算的其他電路。此外，另一週邊電路可包括處理器、專用邏輯(special purpose logic)、通訊界面(communication interfaces)、及其他能與記憶體陣列整合在單晶片(single chip)上的元件。

第2A圖繪示一記憶體裝置結構的分解透視圖，此記憶體裝置結構的x-解碼裝置與y-解碼裝置在記憶體陣列的下方。第2B圖繪示如第2A圖所示記憶體裝置結構的佈局圖。如第2A與2B圖所示之記憶體裝置結構200包括設置在記憶體陣列206下方的x-解碼裝置202與y-解碼裝置204。y-解碼裝置204對齊於柱體的第一側邊208，而柱體的第一側邊208由記憶體陣列206的邊緣所定義。基於本發明目的x-解碼裝置202為包括輸入節點(input nodes)與輸出節點(output nodes)的電路，輸入節點從位址源(source of addresse)接收位址訊號，輸出節點直接連接包括記憶體陣列中個別字元線的導體(conductors)，或者輸出節點電性耦接至與記憶體陣列中個別字元線連接的導體。基於本發明目的y-解碼裝置204為包括輸入節點與輸出節點的電路，輸入節點從位址源(source of addresse)接收位址訊號，輸出節點直接連接至導體傳送訊號至控制用於在記憶體陣列中的個別位元線的行選擇開關(column select switches)。當在輸入節點、輸出節點、與在輸入節點與輸出節點之間傳送訊號的電路是完全配置在柱體內時，x-解碼裝置是完全配置在柱體內。當在輸入節點、輸出節點、與在輸入節點與輸出節點之間傳送訊號的電路是完全配置在柱體內時，y-解碼裝置是完全配置在柱體內。

y-解碼裝置形成連接至用於位元線的行選擇開關，其實質上可分佈遍及記憶體陣列的第一側邊208的整個長度212。舉例來說，可有從解碼輸出節點連接到鎖存(latch on)每一位元線的行選擇開關的需求，及在陣列中每一或每伊些行的胞可根據需要存取個別位元線。這可導致從週邊電路到陣列的數百或數千個到位元線的連接的需求。

x-解碼裝置202對齊於柱體的第二側邊210，而柱體的第二側邊210由記憶體陣列的邊緣所定義。x-解碼裝置形成連接至字元線，而字元線也可能實質上數以千計分佈跨過第二側邊210的整個長度214。如果設置成延伸跨過陣列206整個寬度與長度的x-解碼裝置與整個y-解碼裝置是完全地如第2A圖所示的方式設置記憶體陣列的下方，那麼解碼裝置、或至少x-解碼裝置與陣列之間的連接(connection)與y-解碼裝置和陣列之間的連接將重疊在區域216中。

第3A圖繪示一記憶體裝置結構的分解透視圖，該記憶體裝置結構的x-解碼裝置與y-解碼裝置皆配置在記憶體陣列的下方。第3B圖繪示如第3A圖所示記憶體裝置結構裝置階層(device level)的佈局圖。在第3A圖中的記憶體裝置結構300包括陣列階層304及裝置階層306。如 所示，裝置階層306可配置在陣列階層304的下方或陣列階層的上方。裝置階層306形成在基板308上。陣列階層包括記憶體陣列302。

記憶體陣列可為堆疊的薄膜電晶體(TFT)記憶體陣列，薄膜電晶體記憶體陣列由層間介電層(未繪示)隔開自裝置階層。範例之堆疊的薄膜電晶體記憶體陣列與製造堆疊的薄膜電晶體記憶體陣列的方法已揭露在標題為“Thin Film Transistor,Non-Volatile Memory Device and Methods for Fabricating the Same”的美國專利7,473,589 B2號中，該專利在此被納入參考，如同已被充分闡述。具體而言，記憶體陣可包括多層位元線層。具體而言，在一堆疊的薄膜電晶體記憶體陣列例子中，每一記憶胞堆疊層包括位元線層、字元線導電體、以及捕捉層，而捕捉層位在位元線層與字元線導電體之間。位元線層為一薄膜，且位元線層包括複數個源極/汲極區域與通道區域。所得到的結構為堆疊的薄膜電晶體記憶體陣列結構。

記憶體陣列302具有第一側邊310、第二側邊310、第三側邊314以及第四側邊316。第一側邊310在第二側邊310的相反側，而第三側邊314在第四側邊316的相反側。側邊310、312、314以及316定義記憶體陣列的邊緣。記憶體陣列的邊緣定義柱體318(由虛線表示)，而柱體318在記憶胞陣列的上方與下方兩方延伸。

柱體以一封閉的二維曲線(two-dimensional curve)的投影定義，如在此例中為記憶體陣列的邊緣，沿著相交(intersects)平面的軸線，而整個二維封閉曲線在平面 內。定義的二維曲線的邊緣可為正方形(square)、矩形(rectangle)、圓形(circle)、橢圓形(ellipse)或取決於製造過程的稍微不規則的形狀。在本申請中出於簡化的目的，二維曲線以正方形(square)表示與描述。然而，可以理解的是此兩維曲線可以為任何形狀。

裝置階層306包括用於憶體陣列302的x-解碼裝置與y-解碼裝置。x-解碼裝置與y-解碼裝置設置在柱體318內。x-解碼裝置的第一部分320在柱體內對齊於記憶胞陣列的第一側邊310。x-解碼裝置的第二部分322在柱體內對齊於記憶胞陣列的第二側邊312。此外，y-解碼裝置的第一部分324對齊於記憶體陣列的第三側邊314。y-解碼裝置的第二部分326對齊於記憶體陣列的第四側邊316。

裝置階層306亦包括柱體318內的區域328，區域328並沒有設置x-解碼裝置與y-解碼裝置的部分。其他週邊電路可設置在區域328內。經由將x-解碼裝置、y-解碼裝置、以及週邊電路設置在柱體內與記憶體陣列下方，減少了記憶體裝置結構佔用的空間(footprint)。

第4A圖繪示另一記憶體裝置結構的分解透視圖，該記憶體裝置結構的x-解碼裝置與y-解碼裝置皆配置在記憶體陣列的下方。第4B圖繪示如第4A圖所示記憶體裝置結構裝置階層的佈局圖。如同第3A與3B圖所示的記憶體裝置結構，第4A與4B圖所示的記憶體裝置結構400包括陣列階層402與裝置階層404。裝置階層404安裝在基板426上。基板426可包括矽。陣列階層402包括記憶體陣列406。記憶體陣列具有邊緣，邊緣包括第一側邊408、 第二側邊410、第三側邊412以及第四側邊414。第一側邊408在第二側邊410的相反側，而第三側邊412在第四側邊414的相反側。側邊408、410、412以及414定義記憶體陣列的邊緣。記憶體陣列的邊緣與垂直(normal)於陣列的軸線定義柱體416(由虛線表示)，而柱體416在記憶體陣列的上方與下方兩方延伸。

裝置階層404包括x-解碼裝置與y-解碼裝置，而x-解碼裝置與y-解碼裝置兩者皆設置在柱體416內。具體而言，裝置階層404包括x-解碼裝置的第一部分418與第三部分420，x-解碼裝置的第一部分418與第三部分420對齊於記憶體陣列406的第一側邊408。x-解碼裝置的第二部分422與第四部分424對齊於記憶體陣列的第二側邊410。

此外，裝置階層包括y-解碼裝置的第一部分428與第三部分430，y-解碼裝置的第一部分418與第三部分420對齊於記憶胞陣列的第三側邊412。在裝置階層中，y-解碼裝置的第二部分432與第四部分434對齊於記憶胞陣列的第四側邊。

裝置階層404亦包括柱體416內的區域436，區域436中未設置x-解碼裝置與y-解碼裝置的部分。其他週邊電路可設置在區域436內。

如第3A、3B、4A與4B圖所示在另一實施例中的記憶體裝置結構，可理解裝置階層可配置在記憶胞陣列的頂部上。在這另一實施例中，裝置階層可具有如所示實施例相同的佈局，且可使用薄膜電晶體技術實施。在這實施 例中的陣列可在矽大塊基板(bulk substrate)中實施。因此，x-解碼裝置、y-解碼裝置、以及週邊電路設置在柱體內的記憶體陣列的上方，而柱體由記憶體陣列的邊緣所定義。

第5圖繪示另一記憶體裝置結構的裝置階層的佈局圖。裝置階層500包括由虛線表示的柱體502。柱體502由在陣列區域中(未繪示)的記憶體陣列的邊緣與垂直(normal)於陣列的軸線所定義。裝置階層包括x-解碼裝置504與y-解碼裝置506。x-解碼裝置504完全地設置在柱體內，而y-解碼裝置506完全地設置在柱體外側。在另一記憶體裝置結構的實施例中，x-解碼裝置504完全地設置柱體外側，而y-解碼裝置完全地設置在柱體內。

如第3A、3B、4A、4B與5圖所示在另一可替代記憶體裝置結構的實施例中，陣列階層可包括堆疊在彼此底部上的多層記憶體陣列階層，因此形成3D記憶體陣列。

在另一可替代的實施例中，x-解碼裝置與y-解碼裝置可具有設置在裝置階層內的柱體外側的部分。具體而言，在另一實施例中，解碼裝置可設置在如第3A、3B、4A、4B與5圖所示在裝置階層內大致相同的配置，但非準確地與記憶體陣列的側邊對準。因此，解碼裝置部分地設置在裝置階層內的柱體外側。

第6圖繪示如第3A與3B圖所示在裝置階層之頂部上的墊階層(pad lever)的俯視圖，圖中省略記憶體裝置結構的陣列階層。裝置階層包括x-解碼裝置的第一部分602與第三部分604，x-解碼裝置的第一部分602與第三部分604 設置在柱體606(由正方形虛線表示)內，而柱體606由在陣列階層中(未繪示)的記憶體陣列的邊緣所定義。裝置階層亦包括y-解碼裝置的第一部分608與第二部分610，y-解碼裝置的第一部分608與第二部分610設置在柱體606內。

墊階層包括複數個墊片(pad)，為簡單起見，示出四個墊片612a-612d。但可有數十個墊片，或更多，這取決於所選定的互聯技術(interconnect technology)。墊片為導電板(conductive plate)或導電體(conductive body)，用以形成連接到一個外部電路或導線墊片。在一實施例中，墊片612a-612d設置在墊階層中的柱體606內。在另一實施例中，墊片612a-612d設置在墊階層中，使得一個或多個墊片的全部或部分設置在墊階層中的柱體606的外側。墊片可包括輸入/輸出區域(I/O regions)，此輸入/輸出區域為在墊片上數據線(data lines)連接到外部電路(external circuitry)的區域。墊片亦可包括電源供應(power supply)區域、接地供應(ground supply)區域、以及數據位址(data address)區域。輸入/輸出連接可形成至在輸入/輸出區域的墊片，電源供應(power supply)連接可形成至在電源區域(power regions)的墊片，接地連接(ground connections)可形成至在接地區域(ground regions)的墊片，以及數據位址連接可形成至在位址(address regions)區域的墊片。複數個導電線614a-614d耦接墊片至裝置階層。導電線614a-614d具有從柱體606外側(在陣列階層中)延伸至柱體內側(在墊階層中)的部分(如616)，而在墊階 層中形成接觸。因此，導電線未穿過在陣列階層(未繪出)中的記憶胞陣列。

每一導電線具有寬度，使得導電線可設置的區域為依據結構做有效的佈局和連接而佈置。具體而言，導電線區域614c具有寬度618，寬度618為導電線區域614c的相反側620、622之間的距離。每一x-解碼裝置與y-解碼裝置的部分具有寬度與長度。例如，x-解碼裝置的第二部分604具有寬度624。y-解碼裝置的第一部分608具有長度626。第一距離628為導電線區域的側邊620與柱體606的側邊630之間的距離。第二距離632為導電線區域的側邊622與柱體606的側邊634之間的距離。導電線區域614c具有寬度618且設置在墊階層中，使得距離628大於x-解碼裝置的第二部分604的寬度624，及第二距離632大於y-解碼裝置的第一部分608的長度626。這可應用到所有的導電線區域614a-614d，使得前面提及的從任何導電線的側邊至柱體相反側的距離大於相鄰於x-解碼裝置與y-解碼裝置的部分的相對應寬度與長度。因此，在墊階層中耦接裝置階層至墊片的導電線與在裝置階層中的導電線非在裝置階層的同一區域中，而此裝置階層中的導電線連接解碼裝置至在陣列階層中的記憶體陣列。

第7圖繪示記憶體裝置結構700例子的簡化剖面圖，記憶體裝置結構700具有裝置階層702、陣列階層704、以及墊階層706。這些階層配置在基板708上。

陣列階層704包括記憶體陣列714，而記憶體陣列714具有位元線與字元線。記憶體陣列714的邊緣定義柱體 716，而柱體716在陣列階層704中的記憶體陣列的上方與下方兩方延伸。

裝置階層包括用以形成週邊電路的邏輯裝置，其包括x-解碼裝置、y-解碼裝置、以及其他週邊電路。圖示說明簡化設置在柱體716內該邏輯裝置的部件。基於啟發的目的，三個圖案化多晶矽區域710、720與722在如所示裝置階層內的多晶矽層中。值得注意的是，實際上有數千或數百萬的圖案化多晶矽區域可配置在多晶矽層中，而多晶矽層在裝置階層中的柱體內。介電層712延伸在圖案化多晶矽區域710、720與722及基板708之間。圖案化多晶矽區域710、720與722可為相對應的電晶體的閘極，而電晶體具有在基板708中的源極/汲極(未繪示)。x-解碼裝置或y-解碼裝置的部分可形成在圖案化多晶矽區域710中，而其他週邊電路可形成在圖案化多晶矽區域720與722中。而圖案化多晶矽區域710、720與722在柱體716內。裝置階層亦包括各種互聯件(interconnects)728、730、732與734，如設置在柱體716內的圖案化金屬層及介層窗(vias)。互聯件728、730、732與734連接圖案化多晶矽區域710、720與722在一起。因此，如所示實施例中，x-解碼裝置或y-解碼裝置的部分與其他週邊電路設置在柱體716內。在此例中，區域718A代表x-解碼裝置與y-解碼裝置兩者之一的一個輸出節點，或x-解碼裝置與y-解碼裝置兩者的輸出節點，x-解碼裝置與y-解碼裝置兩者的輸出節點皆位於柱體716內，且x-解碼裝置與y-解碼裝置連接至相對應的複數條層間(inter-level)導電線中的層 間導電線(如718)。

第一複數條層間導電線中的層間導電線718電性連接字元線或位元線兩者之一至在裝置階層中的x-解碼裝置與y-解碼裝置的部分，其中字元線或位元線在陣列階層704中的記憶胞中，而x-解碼裝置與y-解碼裝置的部分位在圖案化多晶矽區域710中。層間導電線包括在陣列階層中從柱體外側延伸到柱體內側做接觸的部分。具體而言，層間導電線718延伸至基板708而發生連接，使得在此例中是直接與電晶體的源極/汲極區域(未繪示)接觸，導電的圖案化多晶矽區域710作為電晶體的閘極。層間導電線可替代地連接到在圖案化多晶矽元件中的著陸區域(landing area)、金屬線、或在裝置階層中的其他互聯結構。層間導電線718的部分從在陣列階層中的柱體延伸出去，使得導電線不穿過在柱體內部位置之陣列階層中的記憶體陣列714。

第二複數條層間導電線中的層間導電線724電性連接裝置階層至在墊階層706中的墊片726。具體而言，層間導電線724從墊片726延伸，且在此例中與在區域724A中的基板708直接接觸。在一例中，區域724A為在輸入/輸出驅動器上的輸入節點(input node)，而輸入/輸出驅動器提供位址訊號給解碼裝置。層間導電線可替代地連接到在圖案化多晶矽元件中的著陸區域、金屬線、或在裝置階層中得其他互聯結構。在此例中，經由層間導電線724與基板直接接觸，墊片連接至其他週邊電路，而此其他週邊電路位在圖案化多晶矽區域722內。層間導電線724具有 延伸出在陣列階層中柱體的外側並延伸回在墊階層的柱體內側的部分。因此，層間導電線未穿過在陣列階層中的記憶體陣列714。

在另一實施例中，裝置階層可在陣列階層上方。在又另一替代實施中，陣列階層可包括多層記憶胞陣列階層，因此建立3D記憶胞陣列。

第8A圖繪示在裝置階層中電路元件的方塊圖，電路元件可設置在柱體內，而柱體由記憶體陣列的邊緣800定義，其投影在第8A圖中所示的裝置階層上方，如使用啟發式虛線表示。方塊圖包括記憶胞陣列，且在所示陣列階層中的記憶胞陣列具有邊緣800，如延伸在裝置階層中所有所示的電路元件上。然而，可以理解的是所示的電路元件的任何數量可在記憶胞陣列下方。同樣可以理解的是階層可切換，使得在陣列階層中的記憶胞陣列為在在裝置階層中的電路元件的下方。

在此例中，電路元件在柱體內側，電路元件包括x-解碼裝置802a與802b的部分，此x-解碼裝置802a與802b的部分耦接至在陣列階層中的記憶體陣列的字元線。x-解碼裝置802a與802b的部分耦接至字元線，經由線820a與820b至垂直互連段(vertical interconnection segments)，垂直互連段以符號822a與822b表示。y-解碼裝置的部分與頁緩衝器804a與804b耦接至總體位元線(global bit line)，經由線824a與824b至垂直互連段，垂直互連段以符號826a與826b表示。總體位元線耦接至局部位元線(local bit line)，而局部位元線沿著在陣列階層 中的記憶體陣列中的行(columns)佈置。一部分或全部的每個垂直互連段822a、822b、826a與826b的兩者之一延伸至柱體外側，而柱體由記憶體陣列的邊緣800定義，其中記憶體陣列的邊緣800位於裝置階層與陣列階層之間。

在匯流排(bus)810上，提供位址(address)給x-解碼裝置802a與802b的部分、y-解碼裝置的部分、以及頁緩衝器804a與804b，位址可選擇地從墊階層(繪示在第8B圖中)，或從在裝置階層中的輸入/輸出端提供。數據經由從其他電路數據814的數據輸入線812供應，例如特殊用途的應用電路(special purpose application circuitry)或模組的組合(combination of modules)，模組的組合提供由記憶胞陣列支持的系統單晶片的功能(system-on-a-chip functionality)。數據經由數據輸入線812至輸入/輸出(I/O)端供應，可選擇地從墊階層(繪示在第8B圖中)，或從在裝置階層中的輸入/輸出端，或至內部或外部的其他數據終點(data destinations)的積體電路記憶體。

控制器816提供訊號以控制偏置安排供應電壓(bias arrangement supply voltages)的應用，偏置安排供應電壓透過電壓供應(voltage supply)或在塊818(block 818)中的供給產生或提供以進行本文所描述的各種操作。這些操作包括編輯或抹除操作，以及讀取操作。控制器可使用如本領域已知的特殊用途邏輯電路(special-purpose logic circuitry)實施。在另一實施例中，控制器包括一般用途處理器(general-purpose processor)，一般用途處理器可在相同積體電路上實施，而積體電路執行電腦程式以控制裝 置的操作。在又其他實施例中，特殊用途邏輯電路與一般用途處理器組合可用於控制器的執行。

第8B圖繪示如第8A圖所示墊階層830在裝置階層與陣列階層上方的方塊圖。陣列階層包括具邊緣800的記憶體陣列，邊緣800定義柱體。裝置階層包括複數個墊片832a-d。裝置階層耦接至墊片，經由線834a-d耦接至垂直互連段(vertical interconnection segments)，垂直互連段以符號836a-d表示。一部分的每個垂直互連段836a-d或全部的每個垂直互連段836a-d的兩者其中之一延伸至柱體外側，而柱體由記憶體陣列的邊緣800定義，其中記憶體陣列的邊緣800位於裝置階層與墊階層之間。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200、300、400、700‧‧‧記憶體裝置結構

102、206、302、406、714‧‧‧記憶體陣列

104、202、504、802a、802b‧‧‧x-解碼裝置

106、204、506‧‧‧y-解碼裝置

108‧‧‧週邊電路

110、112、208、210、310、312、314、316、408、410、412、414、620、622、630、634‧‧‧側邊

212、214‧‧‧整個長度

216、328、436、718A、724A‧‧‧區域

304、402、704‧‧‧陣列階層

306、404、500、702‧‧‧裝置階層

308、426、708‧‧‧基板

318、416、502、606、716‧‧‧柱體

320、322、324、326、418、420、422、424、428、430、432、434、602、604、608、610、616‧‧‧部分

612a、612b、612c、612d、726、832a-d‧‧‧墊片

614a、614b、614c、614d‧‧‧導電線區域

618、624‧‧‧寬度

626‧‧‧長度

628、632‧‧‧距離

706、830‧‧‧墊階層

710、720、722‧‧‧圖案化多晶矽區域

712‧‧‧介電層

718、724‧‧‧層間導電線

800‧‧‧邊緣

804a、804b‧‧‧頁緩衝器

810‧‧‧匯流排

812‧‧‧數據輸入線

814‧‧‧電路

816‧‧‧控制器

818‧‧‧塊

820a、820b、824a、824b、834a、834b、834c、834d‧‧‧線

822a、822b、826a、826b、836a、836b、836c、836d‧‧‧垂直互連段

第1圖繪示一先前技術的記憶體裝置結構的透視圖，先前技術的記憶體裝置結構的記憶體陣列、x-解碼裝置、y-解碼裝置、及其他週邊電路皆在同一層內。

第2A圖繪示一記憶體裝置結構的分解透視圖，該記憶體裝置結構的x-解碼裝置與y-解碼裝置在記憶體陣列的下方。

第2B圖繪示如第2A圖所示記憶體裝置結構的底部佈 局圖。

第3A圖繪示一記憶體裝置結構的分解透視圖，該記憶體裝置結構的x-解碼裝置與y-解碼裝置皆配置在記憶體陣列的下方。

第3B圖繪示如第3A圖所示記憶體裝置結構裝置階層的佈局圖。

第4A圖繪示另一記憶體裝置結構的分解透視圖，該記憶體裝置結構的x-解碼裝置與y-解碼裝置皆配置在記憶體陣列的下方。

第4B圖繪示如第4A圖所示記憶體裝置結構裝置階層的佈局圖。

第5圖繪示另一記憶體裝置結構裝置階層的佈局圖。

第6圖繪示如第3A與3B圖所示在裝置階層頂部上墊階層的俯視圖，圖中省略記憶體裝置結構的陣列階層。

第7圖繪示記憶體裝置結構的簡化剖面圖。

第8A圖繪示在記憶胞陣列上執行運算的電路元件的方塊圖，圖中的任何數字或所有的電路元件可配置在柱體內，而柱體由記憶胞陣列的邊緣所定義。

第8B圖繪示如第8A圖所示在裝置階層與陣列階層上方墊階層的方塊圖。

200‧‧‧記憶體裝置結構

206‧‧‧記憶體陣列

202‧‧‧x-解碼裝置

204‧‧‧y-解碼裝置

208、210‧‧‧側邊

216‧‧‧區域

Claims (20)

1. 一種記憶體裝置，包括：一記憶胞陣列，係在一陣列階層中，該記憶胞陣列具有複數個側邊，該些側邊定義一邊緣；一x-解碼裝置與一y-解碼裝置，係在一裝置階層中，該x-解碼裝置與該y-解碼裝置其中一個或兩者是至少部分地設置在一柱體內，該柱體由該邊緣所定義；以及複數條層間導電線，係電性連接在該裝置階層內的該x-解碼裝置與該y-解碼裝置至該陣列階層中的複數條位元線與複數條字元線，該些層間導電線具有複數個部分，該些部分在該陣列階層中從該柱體外側延伸到該柱體內側以在該陣列階層中形成接觸，該些層間導電線未穿過在該柱體內的該記憶胞陣列。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該x-解碼裝置與該y-解碼裝置兩者係完全地設置在該柱體內。
3. 如申請專利範圍第1項所述之記憶體裝置，其中：該x-解碼裝置的一第一部分係對齊於該陣列的一第一側邊，及該x-解碼裝置的一第二部分係對齊於該陣列的一第二側邊，該陣列的該第一側邊與該第二側邊係在相反側；以及該y-解碼裝置的一第一部分係對齊於該陣列的一第三側邊，及該y-解碼裝置的一第二部分係對齊於該陣列的一第四側邊，該第三側邊與該第四側邊係在相反側及交叉於該陣列的該第一側邊與該第二側邊。
4. 如申請專利範圍第3項所述之記憶體裝置，其中：該x-解碼裝置的一第三部分係對齊於該陣列的該第一側邊，及該x-解碼裝置的一第四部分係對齊於該陣列的該第二側邊；以及該y-解碼裝置的一第三部分係對齊於該陣列的該第三側邊，及該y-解碼裝置的一第四部分係對齊於該陣列的該第四側邊。
5. 如申請專利範圍第1項所述之記憶體裝置，進一步包括：複數個頁緩衝器，係在該裝置階層中，該些頁緩衝器設置在該柱體內。
6. 如申請專利範圍第1項所述之記憶體裝置，進一步包括：一控制器電路與一供應電壓電路，係在該裝置階層中，該控制器電路與該供應電壓電路設置在該柱體內。
7. 如申請專利範圍第1項所述之記憶體裝置，進一步包括：複數個接墊，係在一墊階層中，該墊階層係與該裝置階層與該陣列階層隔開，該些接墊至少部分地設置在該柱體內；以及一第二複數條層間導電線，係耦接在該些接墊與該裝置階層之間，該些第二複數條層間導電線的一部分從該柱體外側延伸到該柱體內側以在該墊階層中形成接觸。
8. 如申請專利範圍第7項所述之記憶體裝置，其中：每一該x-解碼裝置的該些部分具有一相對應的一x- 解碼裝置寬度與x-解碼裝置長度，每一該y-解碼裝置的該些部分具有一相對應的一y-解碼裝置寬度與y-解碼裝置長度；以及包括：第一與第二距離，該第一距離係該些第二複數條層間導電線之一個的一第一側與相對的該柱體之一側之間的距離，該柱體之該側係為相反於該些第二複數條層間導電線之該一個之該第一側，該第二距離係該些第二複數條層間導電線之該一個之一第二側與相對的該柱體之一側之間的距離，該柱體之該側係為相反於該些第二複數條層間導電線之該一個之該第二側，該第一距離係小於該第二距離，該第一距離係大於該x-解碼裝置寬度與該y-解碼裝置寬度兩者，該第二距離係大於該x-解碼裝置長度與該y-解碼裝置長度兩者。
9. 如申請專利範圍第7項所述之記憶體裝置，其中該些第一次提及的複數條層間導電線係設置在該裝置階層中的一第一複數個區域中，及該些第二複數條層間導電線係設置在該裝置階層中的一第二複數個區域中，該第一複數個區域係不同於該第二複數個區域。
10. 如申請專利範圍第7項所述之記憶體裝置，其中該些接墊中之一接墊包括一輸入/輸出墊片區域、一電源墊片區域、一接地墊片區域、以及一位址墊片區域。
11. 一種製造記憶體裝置的方法，包括：形成一記憶胞陣列在一陣列階層中，該記憶胞陣列具有複數個側邊定義一邊緣；形成一x-解碼裝置與一y-解碼裝置在一裝置階層 中，該x-解碼裝置與該y-解碼裝置至少部分地設置在一柱體內，該柱體由該邊緣所定義；以及形成複數條層間導電線電性連接在該裝置階層中的該x-解碼裝置與該y-解碼裝置至該陣列階層中的複數條位元線與複數條字元線，該些層間導電線具有複數個部分在該陣列階層中從該柱體外側延伸到該柱體內側以在該陣列階層中形成接觸，該些層間導電線未穿過在該柱體內的該記憶胞陣列。
12. 如申請專利範圍第11項所述之製造方法，其中該x-解碼裝置與該y-解碼裝置兩者係完全地設置在該柱體內，該柱體由該邊緣所定義。
13. 如申請專利範圍第11項所述之製造方法，其中：該x-解碼裝置的一第一部分係對齊於該陣列的一第一側邊，及該x-解碼裝置的一第二部分係對齊於該陣列的一第二側邊，該陣列的該第一側邊與該第二側邊係在相反側；以及該y-解碼裝置的一第一部分係對齊於該陣列的一第三側邊，及該y-解碼裝置的一第二部分係對齊於該陣列的一第四側邊，該第三側邊與該第四側邊係在相反側及交叉於該陣列的該第一側邊與該第二側邊。
14. 如申請專利範圍第13項所述之製造方法，其中：該x-解碼裝置的一第三部分係對齊於該陣列的該第一側邊，及該x-解碼裝置的一第四部分係對齊於該陣列的該第二側邊；以及該y-解碼裝置的一第三部分係對齊於該陣列的該第 三側邊，及該y-解碼裝置的一第四部分係對齊於該陣列的該第四側邊。
15. 如申請專利範圍第11項所述之製造方法，進一步包括：形成複數個頁緩衝器在該裝置階層中，該些頁緩衝器設置在該柱體內。
16. 如申請專利範圍第11項所述之製造方法，進一步包括：形成一控制器電路與一供應電壓電路在該裝置階層中，該控制器電路與該供應電壓電路設置在該柱體內。
17. 如申請專利範圍第11項所述之製造方法，進一步包括：形成複數個接墊在一墊階層中，該墊階層係與該裝置階層與該陣列階層隔開，該些接墊至少部分設置在該柱體內；以及形成一第二複數條層間導電線耦接在該些接墊與該裝置階層之間，該些第二複數條層間導電線的一部分從該柱體外側延伸到該柱體內側以在該墊階層中形成接觸。
18. 如申請專利範圍第17項所述之製造方法，其中：每一該x-解碼裝置的該些部分具有一相對應的一x-解碼裝置寬度與x-解碼裝置長度，每一該y-解碼裝置的該些部分具有一相對應的一y-解碼裝置寬度與y-解碼裝置長度；以及包括：第一與第二距離，該第一距離係該些第二複數條層間導電線之一個的一第一側與相對的該柱體之一側之間的 距離，該柱體之該側係為相反於該些第二複數條層間導電線之該一個之該第一側，該第二距離係該些第二複數條層間導電線之該一個之一第二側與相對的該柱體之一側之間的距離，該柱體之該側係為相反於該些第二複數條層間導電線之該一個之該第二側，該第一距離係小於該第二距離，該第一距離係大於該x-解碼裝置寬度與該y-解碼裝置寬度兩者，該第二距離係大於該x-解碼裝置長度與該y-解碼裝置長度兩者。
19. 如申請專利範圍第17項所述之製造方法，其中該些第一次提及的複數條層間導電線係設置在該裝置階層中的一第一複數個區域中，及該些第二複數條層間導電線係設置在該裝置階層中的一第二複數個區域中，該第一複數個區域係不同於該第二複數個區域。
20. 如申請專利範圍第17項所述之製造方法，其中該些接墊中之一接墊包括一輸入/輸出墊片區域、一電源墊片區域、一接地墊片區域、以及一位址墊片區域。