CN100468566C - 铁电存储器件 - Google Patents
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Abstract
一种铁电存储器件，包括存储单元以矩阵形式排列的存储单元阵列。每个存储单元包括单元晶体管和铁电电容器。所述存储器件进一步包括在排列于存储单元阵列端部上的位线外面排列、并且与排列在存储单元端部上的位线隔开与存储单元阵列中位线之间的间距相同的间隔的第一虚拟位线，以及与所述第一虚拟位线连接并且包括单元晶体管和铁电电容器的第一虚拟存储单元，所述第一虚拟位线具有与位线相同的宽度。
Description
技术领域
本发明涉及使用铁电电容器以非易失方式存储数据的铁电存储器件。
背景技术
铁电存储器件根据铁电电容器剩余介质极化的强度以非易失的方式存储二进制数据。传统铁电存储器件的存储单元具有串联连接铁电电容器和晶体管的结构，如同在DRAM的情况中。但是，与DRAM不同，因为根据铁电存储器件中的剩余介质极化的强度来保持数据，所以为了将信号电荷读出到位线上需要驱动板线(plate line)。因此，在传统的铁电存储器件中，需要板线驱动电路，从而具有大的面积。
为了处理上述问题，Takashima等已经建议了可以降低板线驱动电路面积的铁电存储器件的单元阵列系统(D.Takashima等，“High-density chain ferroelectric random memory(CFRAM)”，Proc.VSLI Symp.，1997年6月，第83-84页)。在上述单元阵列系统中，存储单元具有分别连接铁电电容器的两端到单元晶体管的源极和漏极上的结构，并且串联连接多个具有与上述相同结构的存储单元来构成存储单元块。在串联连接的TC单元型(TC unit type)铁电RAM中，由于板线驱动电路例如可以由八个存储单元共同使用，所以存储单元阵列可以按高集成密度集成。
在串联连接的TC单元型铁电RAM中，通常的实践是在存储单元阵列的外面排列虚拟位线并且举例来说通过将虚拟位线固定在接地电势处而使用虚拟位线作为屏蔽线，从而阻止来自存储单元阵列外部的噪声。
此外，已经提出了在存储单元阵列外部排列虚拟位线，从而补偿存储单元阵列端部上位线的电容耦合的铁电存储器件(日本专利申请特许公开10-200061)。
当读出(sense)要读出到排列在存储单元阵列中位线上的数据时，发生由于引线间寄生电容引起的噪声影响(下文称作耦合噪声)是公知的。当在位线两侧等间距地排列两根位线并且如果从两根位线之一向位线给出的耦合噪声的量为δ时，考虑从另一根位线给出的耦合噪声δ后得出耦合噪声的量为2δ。
但是，在位线排列于存储单元阵列的端部的情况中，从排列在接地电势处的虚拟位线没有对位线给出耦合噪声。因此，对于排列在存储单元阵列端部上的位线只给出来自一根位线的耦合噪声δ。举例来说，当在双晶体管-双电容器(2T2C)系统中读出数据并且如果将“1”读出到排列在存储单元阵列端部的位线上并将“0”读出到相邻位线上时，读出电势之间的差值降低δ，结果读出裕度(sense margin)降低δ。
因此，发生如下问题:由于排列在存储单元阵列端部上的位线之间的耦合噪声不平衡，读出裕度降低，保留特性变差，并且产出率降低。
发明内容
根据本发明一个方面的铁电存储器件包括以矩阵形式排列多个存储单元的存储单元阵列。每个存储单元包括单元晶体管和铁电电容器，单元晶体管的源区和漏区之一与相应的一根位线电连接，单元晶体管的栅极与相应的一根字线电连接，单元晶体管的源区和漏区中的另一个与铁电电容器的一个电极电连接，铁电电容器的另一个电极与相应的一根板线电连接。其进一步包括在排列于存储单元阵列端部上的位线外面排列、并且与排列在存储单元该端部上的位线隔开一定间隔的第一虚拟位线，所述间隔与存储单元阵列中位线之间的间距相同，所述第一虚拟位线与位线具有相同的宽度，以及与所述第一虚拟位线电连接并且包括单元晶体管和铁电体的第一虚拟存储单元。
根据本发明另一个方面的铁电存储器件包括以矩阵形式排列多个存储单元的第一存储单元阵列。每个存储单元包括单元晶体管和铁电电容器，单元晶体管的源区和漏区之一与相应的一根位线电连接，单元晶体管的栅极与相应的一根字线电连接，单元晶体管的源区和漏区中的另一个与铁电电容器的一个电极电连接，铁电电容器的另一个电极与相应的一根板线电连接。该铁电存储器件包括与第一存储单元阵列相邻排列从而共用与第一存储单元阵列电连接的位线、并且与第一存储单元阵列具有相同结构的第二存储单元阵列。此外，该铁电存储器件包括在排列于第一存储单元阵列端部上的位线外面排列、并且与排列在第一存储单元该端部上的位线隔开一定间隔的第一虚拟位线，所述间隔与第一存储单元阵列中位线之间的间距相同，所述第一虚拟位线与位线具有相同的宽度，以及与所述第一虚拟位线电连接并且包括单元晶体管和铁电体的第一虚拟存储单元。该铁电存储器件包括在排列于第二存储单元阵列端部上的位线外面排列、并且与排列在第二存储单元该端部上的位线隔开一定间隔的第二虚拟位线，所述第二虚拟位线具有与位线相同的宽度，以及与所述第二虚拟位线电连接并且包括单元晶体管和铁电体的第二虚拟存储单元。
根据本发明再另一个方面的铁电存储器件包括以矩阵形式排列多个存储单元的存储单元阵列。每个存储单元包括单元晶体管和铁电电容器，单元晶体管的源区和漏区之一与相应的一根位线电连接，单元晶体管的栅极与相应的一根字线电连接，单元晶体管的源区和漏区中的另一个与铁电电容器的一个电极电连接，铁电电容器的另一个电极与相应的一根板线电连接。此外，该铁电存储器件包括在排列于存储单元阵列端部上的位线外面排列的虚拟位线，一个电极与虚拟位线电连接的电容器，以及输出端与电容器另一个电极电连接并且多个输入端分别与多个板线电连接并检测板线驱动的虚拟位线驱动电路。
附图说明
图1是表示根据本发明第一实施方案配置成串联连接的TC单元型铁电RAM的存储单元块MCB的电路图；
图2是在图1中所示的存储单元块MCB的2T2C系统中的操作时序图；
图3是在图1中所示的存储单元块MCB的1T1C系统中的操作时序图；
图4是表示根据本发明第一实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图5是表示在图4所示串联连接的TC单元型铁电RAM的2T2C系统中各个位线之间的寄生电容Cbb以及由该寄生电容Cbb引起的耦合噪声δ的一个实例图；
图6是表示在图4所示串联连接的TC单元型铁电RAM的1T1C系统中各个位线之间的寄生电容Cbb以及由该寄生电容Cbb引起的耦合噪声δ的一个实例图；
图7是表示在图4所示串联连接的TC单元型铁电RAM的1T1C系统中各个位线之间的寄生电容Cbb以及由该寄生电容Cbb引起的耦合噪声δ的另一个实例图；
图8是表示根据本发明第二实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图9是表示根据本发明第三实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图10是表示图9所示的串联连接的TC单元型铁电RAM的改进的示意电路图；
图11是表示根据本发明第四实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图12是表示根据本发明第五实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图13是表示根据本发明第六实施方案串联连接的TC单元型铁电RAM主要部分的平面图；
图14是沿着图13的线14-14’截取的剖视图；
图15是表示图13所示的串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图16是表示根据本发明第七实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
图17是表示铁电存储器件另一个实例主要部分的图。
具体实施方式
正在将参照附图说明本发明的上述实施方案。在下面的解释中，具有相同功能和结构的组件由相同的参考符号表示并且仅在需要时才做出重复的解释。
(第一实施方案)
图1是表示根据本发明第一实施方案具有串联连接的TC单元型铁电RAM结构的存储单元块MCB的电路图。
存储单元MC被配置成并联连接铁电电容器C和单元晶体管T。存储单元块MCB被配置成举例来说串联电连接8个与存储单元MC具有相同结构的存储单元。在图1中，表示了分别与一对位线BL、/BL电连接的两个存储模块MCB0、MCB1。术语“电连接”在下文中由“连接”来代替。
存储模块MCB0、MCB1的一侧端部借助模块选择晶体管BST0、BST1分别与位线BL、/BL连接。存储块MCB0、MCB1的另一端分别与板线PL、/PL连接。每个存储单元块MCB的单元晶体管T的栅极与字线WL0至WL7中相应的一根连接。块选择晶体管BST0、BST1的栅极分别与块选择信号线BSL0、BSL1连接。
作为铁电存储器件的数据保持系统，提供了两个系统，即使用两个单元晶体管和两个铁电电容器保持一位数据的2T2C系统以及使用一个单元晶体管和一个铁电电容器保持一位数据的1T1C系统。图1中所示的串联连接的TC单元型铁电RAM具有可共同使用2T2C系统和1T1C系统的结构。
在1T1C系统中，产生参考电压的参考电压产生电路RVG包括虚拟字晶体管DWT1、DWT2和参考电容器RC。参考电容器RC的一个电极与虚拟板线DPL连接。参考电容器RC的另一个电极与虚拟字晶体管DWT1、DWT2的源极/漏极连接。虚拟字晶体管DWT1的漏极/源极与位线/BL连接。虚拟字晶体管DWT2的漏极/源极与位线BL连接。虚拟字晶体管DWT1的栅极与虚拟字线DWL1连接。虚拟字晶体管DWT2的栅极与虚拟字线DWL2连接。
位线BL、/BL与读出并放大读出数据的读出放大器电路SA连接。
图2是在图1中所示的存储单元块MCB的2T2C系统中的操作时序图。假定存储单元MC存储铁电电容器C的剩余介质极化为正的状态为数据“1”，并且存储其剩余介质极化为负的状态为数据“0”。在空闲时间下，保持所有字线WL在“H”，保持块选择信号线BSL0、BSL1保持在“L”并且保持位线BL、/BL和板线PL、/PL在VSS(接地电势)。此时，通过设置为导通状态的单元晶体管，铁电电容器的两接线端短路，从而稳定保持数据。
举例来说，在激活时间，当使用字线WL2选择位线BL侧上的存储单元MC时，将位线BL设置成电浮置状态(floating state)，将字线WL2设置为“L”，然后将块选择信号线BSL0设置成“H”并且板线PL从VSS(接地电势)升高至VAA(正电势)。结果，向所选存储单元MC的铁电电容器C施加电压并且根据数据“0”、“1”将信号电压读出到位线BL上。在此情况下，在字线WL2选择的位线/BL侧上的存储单元MC中存储了与位线BL侧上的存储单元MC中存储数据互补的数据。因此，通过将块选择信号线BSL1设置成“H”，按照与上述相同的方法根据数据“0”、“1”将信号电压读出到位线/BL上。
相互比较读出到位线BL、/BL上的信号电压，并且通过激活的读出放大器电路SA放大比较的数据并读出数据“0”、“1”。此后，读出放大器电路SA去激活并且重写读出的数据。
在读出和重写操作中，在“1”数据的情况下实施破坏读出操作并且在“0”数据的情况下实施非破坏读出操作。即，在“1”数据的情况下，通过从板线施加正电压很大地降低铁电电容器的剩余介质极化量并且发生极化反转。然后，如果在读出操作后降低板线电压，向铁电电容器施加与读出时相反的电压，从而重写数据，因为位线被读出数据设置在高电势下。在“0”数据的情况下，不发生由于板线电压引起的极化反转，在读出操作后不施加相反电压，并且重写原始的负剩余介质极化状态的数据。
图3是在图1所示的存储单元块MCB的1T1C系统中的操作时序图。
举例来说，在激活时间下，当使用字线WL2选择位线BL侧上的存储单元MC时，将位线BL设置成电浮置状态，将字线WL2设置为“L”，然后将块选择信号线BSL0设置成“H”并且板线PL从VSS(接地电势)升高至VAA(正电势)。此外，虚拟字线DWL1设置为“H”并且向位线/BL施加参考电压。
比较读出到位线BL上的信号电压与参考电压，并且通过激活的读出放大器电路SA放大比较的数据并读出数据“0”、“1”。
图4是表示根据本发明第一实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图。
排列多个具有与图1所示存储单元块MCB0、MCB1相同结构的存储单元块来构成存储单元阵列MCA。
位线BL0、/BL0借助数据选择晶体管DST0、DST1与数据线DQ0、/DQ0连接。数据选择晶体管DST0、DST1的栅极与列译码器CD(未显示)连接并且借助列选择信号线CSL0施加列选择信号，从而借助数据线DQ0、/DQ0输出数据。
虚拟位线DummyBL和Dummy/BL分别排列在存储单元阵列MCA的外面并且与排列在存储单元阵列MCA端部上的位线BL0隔开与存储单元阵列MCA中成对位线之间的间距相等的间隔。虚拟位线DumyBL和Dummy/BL分别具有与存储单元阵列MCA中位线相等的宽度。存储单元块MCB分别与虚拟位线DummyBL、Dummy/BL连接并且参考电压发生电路RVG和读出放大器电路SA相连。此外，数据线和列选通器不与虚拟位线DummyBL、Dummy/BL连接、
下面解释具有上面结构的串联连接TC单元型铁电RAM的2T2C系统的操作。图5是表示各个位线之间的寄生电容Cbb以及由该寄生电容Cbb引起的耦合噪声δ的图。
为了读出存储在与字线WLn连接的存储单元MC中的数据，向板线PL、/PL施加电势VAA(正电势)。举例来说，假设数据“1”被读出到虚拟位线DummyBL和位线BL0、BL1上。在2T2C系统的情况中，数据“0”被读出到虚拟位线Dummy/BL和位线/BL0、/BL1上。
如果向板线PL、/PL施加VAA(正电势)并且将数据读出到各个的位线上，因为在各个位线之间存在寄生电容Cbb而在各个位线上立即引起耦合噪声δ。位线/BL0从相邻的位线BL0和BL1收到耦合噪声2δ。此外，因为提供了虚拟位线DummyBL、Dummy/BL，位于存储单元阵列MCA端部上的位线BL0也从相邻的虚拟位线Dummy/BL和位线/BL0收到耦合噪声2δ。
结果，当通过读出放大器电路SA读出从成对位线BL0、/BL0中读出的数据时，位线BL0的“1”数据和位线/BL0的“0”数据的读出电势都增加2δ。因此，如同在存储单元阵列MCA中位线的情况中，在位线BL0上不发生耦合噪声的不平衡。
图6是表示在1T1C系统中各个位线之间的寄生电容Cbb以及由该寄生电容Cbb引起的耦合噪声δ的一个实例图。
举例来说，假定数据“1”被读出到虚拟位线DummyBL和位线BL0、BL1上。在1T1C系统的情况中，向虚拟位线Dummy/BL和位线/BL0、/BL1上施加参考电压RV。如果向板线PL、/PL上施加VAA(正电势)，因为在各个位线之间存在寄生电容Cbb，而在各个位线上立即引起耦合噪声δ。因此，如同2T2C系统的情况中，位于存储单元阵列MCA端部上的位线BL0也从相邻的虚拟位线Dummy/BL和位线/BL0收到耦合噪声2δ。
接下来，举例来说在1T1C系统中，假定数据“0”被读出到虚拟位线Dummy/BL和位线/BL0、/BL1上。图7表示在上述情况中各个位线之间的寄生电容Cbb，以及由该寄生电容Cbb引起的耦合噪声δ。
在1T1C系统的情况中，如果“0”数据被读出到虚拟位线Dummy/BL和位线/BL0、/BL1上，向虚拟位线Dummy/BL和位线/BL0、/BL1上施加参考电压RV。如果向板线PL、/PL上施加VAA(正电势)，因为在各个位线之间存在寄生电容Cbb，而在各个位线上立即引起耦合噪声δ。因此，如同2T2C系统的情况中，位于存储单元阵列MCA端部上的位线BL0也从相邻的虚拟位线Dummy/BL和位线/BL0收到耦合噪声2δ。
如上所述，在本实施方案中，在外面排列虚拟位线DummyBL和Dummy/BL，并且与位于存储单元阵列MCA端部上的位线BL0隔开与存储单元阵列MCA中成对位线之间的间距相等的间隔。虚拟位线DummyBL和Dummy/BL分别具有与存储单元阵列MCA中位线相等的宽度。此外，读出放大器电路SA与虚拟位线DummyBL、Dummy/BL连接，并且数据线不与虚拟位线连接。
因此，根据本实施方案，可以抑制在位于存储单元阵列MCA端部上的位线上发生的耦合噪声的不平衡。结果，可以阻止读出放大器电路SA的读出裕度的降低，并且正确地读出数据。
此外，因为读出放大器电路SA与虚拟位线DummyBL、Dummy/BL连接，所以可以获得与存储单元阵列MCA中位线相同的操作。因此，在位线BL0上可以引起与在存储单元阵列MCA的另一根位线上发生的相同的耦合噪声。
此外，因为数据线DQ不与虚拟位线DummyBL、Dummy/BL连接，所以可以省略额外的电路，并且可以减少电路空间。
(第二实施方案)
在本发明的第二实施方案中，在存储单元阵列MCA的外面排列成对的虚拟位线，并且在所述成对的虚拟位线外面再排列与VSS(接地电势)连接的虚拟位线。
图8是表示根据本发明第二实施方案串联连接的TC单元型铁电RAM主要部分的结构的示意电路图。存储单元阵列MCA和成对虚拟位线DummyBL1、Dummy/BL1的结构与第一实施方案中相同。
虚拟位线Dummy/BL0位于虚拟位线DummyBL1的外面并且与虚拟位线DummyBL1隔开与存储单元阵列MCA中成对位线之间间距相等的间隔。虚拟位线Dummy/BL0的电势固定为VSS(接地电势)。
如同在第一实施方案中，在具有上述结构的串联连接的TC单元型铁电RAM中，可以消除在位线BL0上发生耦合噪声的不平衡。此外，为了阻止来自外部的噪声施加到存储单元阵列MCA上和虚拟位线DummyBL1、Dummy/BL1上，提供固定在VSS(接地电势)的虚拟位线Dummy/BL0。
因此，根据本实施方案，可以消除在位于存储单元阵列MCA端部上的位线上发生的耦合噪声的不平衡。结果，可以阻止读出放大器电路SA的读出裕度的降低，并且正确地读出数据。
此外，虚拟位线Dummy/BL0起着屏蔽线的作用并且可以阻止发生来自存储单元阵列MCA外部的噪声。
即使虚拟位线DummyBL1和Dummy/BL0之间的间隔与存储单元阵列MCA中成对位线之间的间距不相等，也不会发生特别的问题。
(第三实施方案)
图9是表示根据本发明第三实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图。存储单元块MCB的结构与第一实施方案中相同。
排列多个存储单元块MCB来构建存储单元阵列MCA1、MCA2。存储单元阵列MCA1和MCA2的存储单元块MCB使用共用位线彼此连接在一起。在位于存储单元阵列MCA1和MCA2之间的各个共用成对位线间连接读出放大器电路SA。列译码器CD与每个读出放大电路SA连接。
单元阵列选择晶体管AST1插在位于存储单元阵列MCA1和读出放大器电路SA之间的位线BL0部分中。此外，单元阵列选择晶体管AST2插在位于存储单元阵列MCA2和读出放大器电路SA之间的位线BL0部分中。单元阵列选择晶体管ASTI的栅极与存储单元阵列选择线ASL1相连。单元阵列选择晶体管AST2的栅极与存储单元阵列选择线ASL2相连。同样，单元阵列选择晶体管AST1、AST2与另一根位线连接。可以使用存储单元阵列选择线ASL1、ASL2来选择存储单元阵列MCAI、MCA2，并且可以共用每个读出放大电路SA和每个列译码器CD。
虚拟位线Dummy/BL排列在存储单元阵列MCA1的外面并且与位于存储单元阵列MCA1端部上的位线BL0隔开对应于存储单元阵列MCA1中成对位线之间的间距的间隔。虚拟位线Dummy/BL具有与存储单元阵列MCA1中位线相等的宽度。存储单元块MCB和参考电压发生电路RVG1与虚拟位线Dummy/BL连接。参考电压发生电路RVG1由虚拟字晶体管DWTn和参考电容器RCn构成。参考电容器RCn的一个电极与虚拟板线DPLn连接。参考电容器RCn的另一个电极与虚拟字晶体管DWTn的源极/漏极连接。虚拟字晶体管DWTn的漏极/源极与虚拟位线Dummy/BL连接。
虚拟位线DummyBL排列在存储单元阵列MCA2的外面并且与位于存储单元阵列MCA2端部上的位线BL0隔开对应于存储单元阵列MCA2中成对位线之间的间距的间隔。虚拟位线DummyBL具有与存储单元阵列MCA2中位线相等的宽度。存储单元块MCB和参考电压发生电路RVG2与虚拟位线DummyBL连接。参考电压发生电路RVG2由虚拟字晶体管DWTm+1和参考电容器RCm构成。参考电容器RCm的一个电极与虚拟板线DPLm连接。参考电容器RCm的另一个电极与虚拟字晶体管DWTm+1的源极/漏极连接。虚拟字晶体管DWTm+1的漏极/源极与虚拟位线DummyBL连接。
虚拟位线DummyBL和Dummy/BL与读出放大器电路SA连接。与虚拟位线Dummy/BL连接的存储单元块MCB与用于存储单元阵列MCA1而排列的字线连接。与虚拟位线DummyBL连接的存储单元块MCB与用于存储单元阵列MCA2而排列的字线连接。因此，一对虚拟位线DummyBL和Dummy/BL与不同的字线连接的结构，分别称为开放位线结构(open bit-line architecture)。
在具有上述结构的串联连接的TC单元型铁电RAM中，存储单元阵列MCA1侧上的位线BL0从相邻的位线/BL0和虚拟位线Dummy/BL收到耦合噪声2δ。
此外，存储单元阵列MCA2侧上的位线BL0从相邻的位线/BL0和虚拟位线DummyBL收到耦合噪声2δ。
如上所述，在本实施方案中，在共用位线和读出放大器电路SA的串联连接的TC单元型铁电RAM中，选择两个存储单元阵列MCA1、MCA2中的一个并读出数据，在存储单元阵列MCA1外面排列一对虚拟位线DummyBL和Dummy/BL中之一，其间隔与位于存储单元阵列MCA1中成对位线之间的间距相等。另一个虚拟位线排列在存储单元阵列MCA2外面，其间隔与位于存储单元阵列MCA2中成对位线之间的间距相等。此外，虚拟位线DummyBL和Dummy/BL分别具有与所述位线相等的宽度。
因此，根据本实施方案，可以消除在位于每个存储单元阵列MCA端部上的位线上发生的耦合噪声的不平衡。结果，可以阻止读出放大器电路SA的读出裕度的降低并且正确地读出数据。
此外，因为成对位线形成为开放的形式并且为每个存储单元阵列MCA排列，所以与对于各个存储单元阵列MCA排列成对虚拟位线的情况相比，可以抑制芯片面积的增加。
此外，可以在成对的虚拟位线DummyBL、Dummy/BL外面排列电势固定在VSS(接地电势)的虚拟位线DummyBL0。图10是表示上述结构的串联连接的TC单元型铁电RAM主要部分结构的示意电路图；
在成对的虚拟位线DummyBL、Dummy/BL外面排列虚拟位线Dummy/BL0，间距与存储单元阵列MCA中的成对位线之间的间距相等。
在上述结构中，可以阻止外部噪声进入存储单元阵列MCA和成对的虚拟位线DummyBL、Dummy/BL。
即使虚拟位线Dummy/BL0排列的间隔与存储单元阵列MCA中的成对位线之间的间距不相同，也不会发生特别的问题。
(第四实施方案)
在本发明的第四实施方案中，在存储单元阵列MCA外面排列虚拟位线，并且向该虚拟位线施加参考电压。
图11是表示根据本发明第四实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图。存储单元阵列MCA的结构与第一实施方案中相同。
在存储单元阵列MCA外面排列虚拟位线Dummy/BL，并且与存储单元阵列MCA端部上设置的位线BL0隔开对应于存储单元阵列MCA中成对位线之间的间距的间隔。相对于虚拟位线Dummy/BL排列存储单元块MCB，但是它与虚拟位线Dummy/BL和板线PL不连接。
参考电容器C1的一个电极与虚拟位线Dummy/BL连接。参考电容器C1的另一个电极借助OR电路与板线PL、/PL连接。举例来说，设置电容器C1的电容，从而向虚拟位线Dummy/BL施加“1”数据和“0”数据的读出电势的中间值。
在具有上述结构的串联连接的TC单元型铁电RAM中，在激活时间向虚拟位线Dummy/BL施加参考电压。因此，在位线BL0中发生来自位线/BL0的耦合噪声δ和基于参考电压的来自虚拟位线Dummy/BL的耦合噪声δ’。
因此，根据本实施方案，可以抑制在排列于存储单元阵列MCA端部上的位线上发生的耦合噪声的不平衡。
此外，因为只使用了一根虚拟位线，所以与排列一对虚拟位线的情况相比，降低了芯片面积。
在本实施方案中，OR电路用作检测板线PL、/PL驱动的电路的一个实例。但是，这并不是限制性的。只要其可以检测板线PL、/PL的驱动，可以使用任何电路。
(第五实施方案)
在本发明的第五实施方案中，在存储单元阵列MCA外面排列存储单元块MCB。
图12是表示根据本发明第五实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图。存储单元阵列MCA的结构与第一实施方案中相同。
在存储单元阵列MCA外面排列存储单元块MCB。取消了通常排列在存储单元阵列MCA外面并且其电势固定在VSS的虚拟位线。
在具有上述结构的串联连接的TC单元型铁电RAM中，消除了由来自固定在VSS的虚拟位线并且赋予位线BL0的引线电容所引起的影响。结果，与存储单元阵列MCA中位线相关的电容相比，与位线BL0相关的电容变小。
因此，根据本实施方案，相对于位线BL0，来自存储单元阵列MCA中另一根位线的耦合噪声变大。因此，可以抑制位线BL0的耦合噪声的不平衡。
(第六实施方案)
图13是表示根据本发明第六实施方案串联连接的TC单元型铁电RAM主要部分的平面图。图14是沿着图13的线14-14’截取的剖视图。
在存储单元阵列MCA(在本实施方案中，它是位线/BLn+1和BLn+2之间的部分)的内部形成针脚区(stitch area)。提供针脚区来抑制字线WL和块选择线BSL信号的延迟。与字线WL和块选择线BSL平行地排列金属引线(本实施方案中为三层金属引线M1、M2、M3)。此外，提供针脚区，使栅极引线GC与每个预定存储单元块MCB的金属引线连接。
以字线WL1为例来解释针脚区的结构。栅极引线WL1(GC)借助插头1与第一层金属引线WL1(M1)2连接。金属引线WL1(M1)2借助插头3与第二层金属引线WL1(M2)4连接。金属引线WL1(M2)4借助插头5与第三层金属引线WL1(M3)连接。
图15是表示图13所示的串联连接的TC单元型铁电RAM主要部分结构的示意电路图。
在针脚区的两侧排列虚拟位线DummyBL、Dummy/BL。虚拟位线DummyBL、Dummy/BL分别与相邻的位线/BLn+1、BLn+2隔开对应于存储单元阵列MCA中成对位线之间的间距的间隔。虚拟位线DummyBL和Dummy/BL具有与存储单元阵列MCA中位线相同的宽度。存储单元块MCB分别与虚拟位线DummyBL、Dummy/BL连接，并且在其间连接参考电压发生电路RVG和读出放大器电路SA。在此情况下，数据线和列选通器不与虚拟位线DummyBL、Dummy/BL连接。
在具有上述结构的串联连接的TC单元型铁电RAM中，位线/BLn+1和BLn+1间的间距与位线/BLn+1和虚拟位线DummyBL之间的间距相等。因此，位线/BLn+1从位于其两侧上的位线收到相同的耦合噪声δ。这适用于位线BLn+2。
如上所述，在本实施方案中，为了消除通过在存储单元阵列MCA中形成针脚区而引起的位线间耦合噪声的不平衡，在针脚区的两侧上排列虚拟位线DummyBL、Dummy/BL。此外，虚拟位线DummyBL和Dummy/BL分别具有与存储单元阵列MCA中的位线相同的宽度。
因此，根据本实施方案，每根位线/BLn+1、BLn+2和排列在每根位线/BLn+1、BLn+2两侧上的位线之间的间距可以彼此相等，并且可以抑制在位线/BLn+1、BLn+2上发生的耦合噪声的不平衡。结果，可以阻止读出放大器电路SA中读出裕度的降低，并且可以正确读出数据。
此外，因为读出放大器电路SA与虚拟位线DummyBL、Dummy/BL连接，所以可以获得与存储单元阵列MCA中位线相同的操作。因此，对于位线BL0，可引起与其它根位线相同的耦合噪声。
此外，因为数据线DQ不与虚拟位线DummyBL、Dummy/BL连接，所以可以省略额外的电路，并且可以减少电路的空间。
(第七实施方案)
在本发明的第七实施方案中，在存储单元阵列MCA中形成的针脚区的两侧上都排列虚拟位线对。因此，可以抑制根据提供针脚区在位线上发生的耦合噪声的不平衡。
图16是表示根据本发明第七实施方案串联连接的TC单元型铁电RAM主要部分结构的示意电路图。针脚区的结构与第六实施方案中相同。
在针脚区的两侧上都排列虚拟位线对。在针脚区和位线/BLn之间排列成对的虚拟位线DummyBLn、Dummy/BLn，并且设置位线/BLn和虚拟位线DummyBLn之间的间隔以及虚拟位线DummyBLn和Dummy/BLn之间的间隔等于与存储单元阵列MCA中成对位线之间的间距相等的间隔。虚拟位线DummyBLn和Dummy/BLn分别具有与存储单元阵列MCA中位线相同的宽度。存储单元块MCB分别与虚拟位线DummyBLn、Dummy/BLn连接，并且在其间连接参考电压发生电路RVG和读出放大器电路SA。在此情况下，数据线和列选通器不与虚拟位线DummyBL、Dummy/BL连接。
在针脚区和位线BLn+1之间排列虚拟位线DummyBLn+1和Dummy/BLn+1。另一种结构与虚拟位线DummyBLn、Dummy/BLn相同。
在具有上述结构的串联连接的TC单元型铁电RAM中，位线/BLn与虚拟位线DummyBLn之间的间隔以及虚拟位线DummyBLn与Dummy/BLn之间的间隔等于存储单元阵列MCA中成对位线之间的间距。因此，位线/BLn与虚拟位线DummyBLn之间的引线寄生电容等于成对虚拟位线DummyBLn与Dummy/BLn之间的引线寄生电容。结果，对于位线/BLn来自虚拟位线Dummy/BLn的耦合噪声与存储单元阵列MCA中成对虚拟位线之间的耦合噪声相同。
因此，根据本实施方案，除了在第七实施方案中获得的效应外，对于位线/BLn可以抑制由于成对虚拟位线DummyBLn与Dummy/BLn之间的引线寄生电容引起的耦合噪声的不平衡。
已经解释上述实施方案的串联连接的TC单元型铁电存储器对于2T2C系统和1T1C系统具有共同的结构，但是可以形成仅适用于2T2C系统和1T1C系统之一的结构。
此外，在上述实施方案中，解释了使用串联连接的TC单元型铁电RAM作为铁电存储器件一个实例的情况，但是这是非限制性的。图17是表示铁电存储器件另一个实例的主要部分的图。
晶体管T的栅极与字线WL连接。晶体管T的源区或漏区与位线BL连接。晶体管T的漏区或源区与铁电电容器C的一个电极连接。铁电电容器C的另一个电极与板线连接，形成存储单元MC’。也就是说，晶体管T和铁电电容器C串联连接。排列多个结构与上述存储单元相同的存储单元来构成存储单元阵列。当将具有上述结构的铁电存储器件应用于上述实施方案中时，可以获得相同的作用。
本发明其它优点和修改对于本领域技术人员是容易发生的。因此，本发明在广义上不局限于本文中所示并说明的具体细节和代表性的实施方案。因此，可以做出各种修改而不会背离由权利要求及其等价物定义的本发明一般概念的精神或范围。
Claims (13)
1.一种铁电存储器件，其包括:
具有以矩阵形式排列的多个存储单元的存储单元阵列，所述多个存储单元包括多个单元晶体管和多个铁电电容器；
电连接到所述多个存储单元的多根位线；
第一虚拟位线，其在排列于存储单元阵列端部上的位线外面排列，并且与排列在存储单元该端部上的位线隔开与存储单元阵列中位线之间的间距相同的间隔，所述第一虚拟位线与位线具有相同的宽度，并且不与从外部接收数据的数据线电连接；以及
与所述第一虚拟位线电连接并且包括单元晶体管和铁电电容器的第一虚拟存储单元。
2.根据权利要求1的铁电存储器件，其进一步包括排列在所述第一虚拟位线外面并且固定在预定电势下的第二虚拟位线。
3.根据权利要求1的铁电存储器件，其进一步包括:
排列在所述第一虚拟位线外面并且与所述第一虚拟位线隔开所述间隔的第二虚拟位线，所述第二虚拟位线具有与位线相同的宽度，并且不与从外部接收数据的数据线电连接；以及
第二虚拟存储单元，向第二虚拟存储单元传输与所述第一虚拟存储单元的数据互补的数据，所述第二虚拟存储单元与所述第二虚拟位线电连接并且包括单元晶体管和铁电电容器。
4.根据权利要求3的铁电存储器件，其进一步包括与所述第一和第二虚拟位线电连接并且基于所述第一和第二虚拟位线的电势读出信号的读出放大器电路。
5.根据权利要求4的铁电存储器件，其进一步包括排列在所述第二虚拟位线外面并且固定在预定电势下的第三虚拟位线。
6.一种铁电存储器件，其包括
具有以矩阵形式排列的多个第一存储单元的第一存储单元阵列，所述多个第一存储单元包括多个单元晶体管和多个铁电电容器；
电连接到所述多个第一存储单元的多根第一位线；
第二存储单元阵列，其与第一存储单元阵列相邻排列，第二存储单元阵列具有以矩阵形式排列的多个第二存储单元，所述多个第二存储单元包括包括多个单元晶体管和多个铁电电容器；
电连接到所述多个第二存储单元的多根第二位线；
第一虚拟位线，其在排列于所述第一存储单元阵列端部上的第一位线外面排列，并且与排列在所述第一存储单元端部上的第一位线隔开与所述多根第一位线之间的间距相同的间隔，所述第一虚拟位线与所述第一位线具有相同的宽度，并且不与从外部接收数据的数据线电连接；
与所述第一虚拟位线电连接并且包括单元晶体管和铁电电容器的第一虚拟存储单元；
第二虚拟位线，其在排列于第二存储单元阵列端部上的第二位线外面排列，并且与排列在第二存储单元端部上的第二位线隔开与所述多根第二位线之间的间距相同的间隔，所述第二虚拟位线与所述第二位线具有相同的宽度，并且不与从外部接收数据的数据线电连接；以及
与所述第二虚拟位线电连接并且包括单元晶体管和铁电电容器的第二虚拟存储单元。
7.根据权利要求6的铁电存储器件，其进一步包括与所述第一和第二虚拟位线电连接并且基于所述第一和第二虚拟位线的电势读出信号的读出放大器电路。
8.根据权利要求7的铁电存储器件，其中包括所述第一和第二虚拟位线的一对虚拟位线具有开放位线形式，其中所述第一虚拟位线和所述第二虚拟位线位于所述读出放大器电路的两侧上。
9.根据权利要求7的铁电存储器件，其进一步包括排列在所述第一虚拟位线和第二虚拟位线外面并且固定在预定电势下的第三虚拟位线。
10.一种铁电存储器件，其包括:
具有以矩阵形式排列的多个存储单元的存储单元阵列，所述多个存储单元包括多个单元晶体管和多个铁电电容器；
电连接到所述多个存储单元的多根位线；
电连接到所述多个单元晶体管的栅极的一根字线；
与上述存储单元阵列的字线平行排列的辅助字线；
在所述存储单元阵列中排列并且与所述字线和辅助字线电连接的针脚部分；
第一虚拟位线，其排列在所述针脚部分与位于所述针脚部分两侧上的两根位线之一之间、并且与两根位线中的一根位线隔开与存储单元阵列中位线之间间距相同的间隔，所述第一虚拟位线具有与所述位线相同的宽度，并且不与从外部接收数据的数据线电连接；
与所述第一虚拟位线电连接并且包括单元晶体管和铁电电容器的第一虚拟存储单元；
第二虚拟位线，其排列在所述针脚部分与位于所述针脚部分两侧上的两根位线中的另一根之间，并且与两根位线中的另一根位线隔开所述间隔，所述第二虚拟位线具有与所述位线相同的宽度，并且不与从外部接收数据的数据线电连接；以及
与所述第二虚拟位线电连接并且包括单元晶体管和铁电电容器的第二虚拟存储单元。
11.根据权利要求10的铁电存储器件，其进一步包括基于所述第一和第二虚拟位线的电势读出信号的读出放大器电路，
其中与传输到所述第一虚拟存储单元的数据互补的数据被传输到所述第二虚拟存储单元。
12.根据权利要求10的铁电存储器件，其进一步包括:
排列在所述针脚部分与所述第一虚拟位线之间并且与所述第一虚拟位线隔开所述间隔的第三虚拟位线，所述第三虚拟位线具有与所述位线相同的宽度，并且不与从外部接收数据的数据线电连接；
与所述第三虚拟位线电连接并且包括单元晶体管和铁电电容器的第三虚拟存储单元；
排列在所述针脚部分与所述第二虚拟位线之间并且与所述第二虚拟位线隔开所述间隔的第四虚拟位线，所述第四虚拟位线具有与所述位线相同的宽度，并且不与从外部接收数据的数据线电连接；以及
与所述第四虚拟位线电连接并且包括单元晶体管和铁电电容器的第四虚拟存储单元。
13.根据权利要求12的铁电存储器件，其进一步包括基于所述第一和第三虚拟位线的电势读出信号的第一读出放大器电路，以及基于所述第二和第四虚拟位线的电势读出信号的第二读出放大器电路，
其中与传输到所述第一虚拟存储单元的数据互补的数据被传输到所述第三虚拟存储单元，并且与传输到所述第二虚拟存储单元的数据互补的数据被传输到所述第四虚拟存储单元。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090311 Termination date: 20100608 |