CN110383381B - 控制电路、半导体存储器设备、信息处理设备以及控制方法 - Google Patents

Abstract

[问题]提供一种控制电路，其能够通过简单的配置，不仅抑制功耗的增加，而且还防止写入错误和存储器元件的破坏。[解决方案]本发明提供一种控制电路，其对于具有源极线、位线、设置在源极线和位线之间并且通过字线的电位导通或断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，响应于字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前输出用于使源极线和位线进入浮置状态的信号。

Description

控制电路、半导体存储器设备、信息处理设备以及控制方法

技术领域

本公开涉及控制电路、半导体存储器设备、信息处理设备以及控制方法。

背景技术

作为用于降低自旋转移力矩磁阻随机存取存储器(STT-MRAM)中的功耗的措施，存在一种在待机时将源极线和位线保持在浮置状态的方法。此外，公开了一种通过在源极线和位线之间插入晶体管以使源极线和位线短路来防止破坏磁隧道结(MTJ)元件的方法(例如，参见专利文献1)。

引用列表

专利文献

专利文献1：日本专利申请公开第2014-191835号

发明内容

本发明要解决的问题

然而，在专利文献1中公开的方法中，需要在所有源极线和位线之间插入晶体管，使得控制变得复杂并且布线资源增加。

因此，本公开提出了一种新颖且改进的控制电路、半导体存储器设备，信息处理设备以及控制方法，其不仅可以通过简单的配置来抑制功耗的增加，而且还可以防止错误地写入和破坏存储器元件。

问题的解决方法

根据本公开，提供了一种控制电路，相对于包括源极线、位线、设置在源极线和位线之间并且通过字线的电位切换导通和断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，该控制电路根据字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出使源极线和位线处于浮置状态的信号。

此外，根据本公开，提供了一种半导体存储器设备，包括：存储器单元，该存储器单元包括设置在源极线和位线之间的存储器元件以及与存储器元件串联设置并且通过字线的电位切换导通和断开的晶体管；以及控制电路，其根据字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出用于使源极线和位线处于浮置状态的信号。

此外，根据本公开，提供了一种信息处理设备，其至少包括一个半导体存储器设备。

此外，根据本公开，提供了一种由处理器执行的控制方法，包括：相对于包括源极线、位线、设置在源极线和位线之间并且通过字线的电位切换导通和断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，根据字线的激活，输出用于使在源极线和位线中累积的电荷放电的信号；以及在开始写入或读取之前，输出用于使源极线和位线处于浮置状态的信号。

发明效果

如上所述，根据本公开，可以提供一种新颖且改进的控制电路、半导体存储器设备、信息处理设备和控制方法，其不仅能够以简单的配置抑制功耗的增加，而且还可以防止错误地写入和破坏存储器元件。

注意，上述效果不一定是限制性的，并且本说明书中示出的任何效果或可以从本说明书理解的其他效果可以与上述效果一起展现，或者代替上述效果。

附图说明

图1是示出根据本公开的实施方式的半导体存储器设备的功能配置的示例的说明图。

图2是示出存储器单元阵列10的电路配置和存储器单元阵列10的外围的示例的说明图。

图3是示出作为图2所示电路的比较示例的电路的说明图。

图4是示出作为图2所示电路的比较示例的电路的说明图。

图5是以时序图示出图3所示电路的操作的说明图。

图6是以时序图示出图4所示电路的操作的说明图。

图7是以时序图示出图2所示电路的操作的说明图。

图8是示出图3所示的比较示例的电路的各线和晶体管的状态的转换的说明图。

图9是示出图4所示的比较示例的电路的线和晶体管的状态的转换的说明图。

图10是示出图2所示电路的线和晶体管的状态的转换的说明图。

图11是示出根据同一实施方式的半导体存储器设备1的操作示例的流程图。

图12是示出根据同一实施方式的半导体存储器设备1的配置的示例的说明图。

图13是示出其上可以安装根据同一实施方式的半导体存储器设备1的电子设备1000的功能配置的示例的说明图。

具体实施方式

下面将参考附图详细描述本公开的优选实施方式。注意，在本说明书和附图中，相同的附图标记给予具有基本相同的功能配置的组成元件，并且省略多余的说明。

注意，将按以下顺序给出描述。

1.本公开的实施方式

1.1.概述

1.2.配置示例

2.应用示例

3.结论

<1.本公开的实施方案>

[1.1.概述]

在详细描述本公开的实施方式之前，将描述本公开的实施方式的概述。

如上所述，作为用于降低自旋转移力矩磁阻随机存取存储器(STT-MRAM)中的功耗的措施，存在一种在待机时将源极线和位线保持在浮置状态的方法。通过将源极线和位线保持在浮置状态，可以通过从VDD到VSS的流过源极线和位线的晶体管泄漏来降低功耗。当源极线和位线在待机状态下短路到VSS时，该通过电流在高温下变得特别明显，并且可以增加到与写入中的脉冲相同的程度，尽管它是待机电流。首先，为了最简单地减小泄漏电流，可以考虑通过关闭VSS侧的列开关来提高泄漏路径的电阻。然而，当在该状态下转变为活跃状态时，取决于由于漏电流而在源极线和位线中累积的电荷引起的时序，在磁隧道结(MTJ)元件上产生大的电位差，并且诸如MTJ元件中记录的数据丢失和MTJ元件的破坏的现象可能发生。这些现象可能发生是因为在源极线和位线中累积的电荷不一定是相同的量，并且在源极线和位线之间自然发生电位差。

因此，公开了一种通过在源极线和位线之间插入晶体管来使源极线和位线短路以防止破坏磁隧道结(MTJ)元件的方法。如上所述，使源极线和位线短路消除了源极线和位线之间的电位差。通过消除源极线和位线之间的电位差，不会发生诸如MTJ元件中记录的数据丢失和MTJ元件的破坏的现象。

然而，如果将晶体管插入所有源极线和位线对中，则不仅需要晶体管而且需要用于控制晶体管的导线。由于布线在单元阵列周围拥挤，因此不希望形成比所需更多的布线。

因此，本公开人员努力研究了一种技术，该技术不仅能够以简单的配置抑制半导体存储器设备的功耗增加，而且还能够防止存储器元件的错误写入和破坏。结果，如下所述，本公开人员设计了一种技术，该技术不仅能够以简单的配置抑制半导体存储器设备的功耗增加，而且能够防止存储器元件的错误写入和破坏。

[1.2.配置示例]

随后，将详细描述本公开的实施方式。图1是示出根据本公开的实施方式的半导体存储器设备的功能配置的示例的说明图。以下将参照图1描述根据本公开的实施方式的半导体存储器设备的功能配置的示例。

如图1所示，根据本公开的实施方式的半导体存储器设备1包括存储器单元阵列10、参考单元阵列20、VDD侧的列控制开关31和32、VSS侧的列控制开关33和34、列解码器41、字线解码器42、字线驱动器43、感测放大器50、控制电路100、命令计数器110、温度传感器120、计时器130和时钟计数器140。

存储器单元阵列10包括具有以矩阵排列的存储器元件的存储器单元。在本实施方式中，作为存储器元件，使用利用电阻状态根据两端施加的电位差的极性可逆地改变的事实的元件以存储信息。作为这样的元件，如上所述可以使用MTJ元件。存储器元件具有两种可区分的电阻状态(低电阻状态和高电阻状态)。此外，存储器单元阵列10还具有沿行方向(水平方向)延伸的多个字线，以及沿列方向(垂直方向)延伸的多个位线和多个源极线。每个字线的一端连接到字线驱动器43，并且每个位线连接到VDD侧的列控制开关31和VSS侧的列控制开关33。

参考单元阵列20具有以矩阵排列的多个参考单元。此外，与存储器单元阵列10类似，参考单元阵列20具有沿行方向(水平方向)延伸的多个字线，以及沿列方向(垂直方向)延伸的多个位线和多个源极线。每个字线的一端连接到字线驱动器43，并且每个位线连接到VDD侧的列控制开关32和VSS侧的列控制开关34。

在本实施方式中，参考单元阵列20中设置的参考单元具有高电阻参考单元和低电阻参考单元。利用高电阻参考单元和低电阻参考单元，使参考单元的组合电阻值成为高电阻和低电阻之间的期望值。

列控制开关31至34基于控制信号将与存储器单元有关的位线和源极线连接到位线驱动单元和源极线驱动单元(未示出)，该存储器单元在存储器单元阵列10的多个位线和源极线中被驱动。提供给列控制开关31至34的控制信号包括读取使能信号RDen和写入使能信号WRen。此外，数据信号Data和来自列解码器41的信号(解码的列地址信号)被发送到列控制开关31至34。

列解码器41对地址信号进行解码，并将解码后的信号发送到列控制开关31至34。字线解码器42对地址信号进行解码，并将解码后的信号发送给字线驱动器43。字线驱动器43基于控制信号选择要在存储器单元阵列10中驱动的存储器单元。具体地，字线驱动器43将信号施加到存储器单元阵列10的字线，以选择要进行数据写入或读取操作的存储器单元所属的行。除了来自字线解码器42的信号之外，用于激活字线的信号ACTen被发送到字线驱动器43。

当从存储器单元阵列10的存储器单元读取数据时，感测放大器50将通过位线输出的电位与参考单元阵列20的参考单元产生的参考电位进行比较，并输出表示电位是否比参考电位高(H)或低(L)的数据。

如稍后所述，控制电路100是在将高电平电位施加到字线WL之前(在激活之前)输出用于释放在源极线和位线中累积的电荷的信号的电路。

图2是示出存储器单元阵列10的电路配置和存储器单元阵列10的外围的示例的说明图。图2中所示的存储器单元阵列10的外围电路是用于对存储器单元执行写入操作的电路。图2示出了寄存器61和63、NOT门62和64、NAND门65至70，以及晶体管Tr1至Tr5。在存储器单元阵列10中，当由NOT门62和64导通晶体管Tr1和Tr2中的一个并导通晶体管Tr3和Tr4中的一个时，可以执行向存储器元件R1的数据写入，换句话说，可以改变存储器元件R1的电阻状态。

此处，NAND门67的输出和信号DSCHGenb输入到NAND门69。类似地，NAND门68的输出和信号DSCHGenb输入到NAND门70。信号DSCHGenb从控制电路100输出。通过在将高电平电位施加到字线WL之前(在激活之前)将信号DSCHGenb设置为低电平，晶体管Tr3和Tr4导通，并且源极线SL和位线BL短路到VSS。当源极线SL和位线BL短路到VSS时，在源极线SL和位线BL中累积的电荷被放电。

此处，示出了比较示例的两个电路以说明图2所示电路的操作。图3和图4是示出作为图2所示电路的比较示例的电路的说明图。图3示出了在待机期间源极线和位线的电位固定在VSS的电路示例，并且代替NAND门67至70提供ACTf被反相并输入的OR门79和80。图4示出了在待机期间使源极线和位线处于浮置状态的情况的电路示例，并且代替NAND门67至70提供AND门89和90。

首先，考虑图3所示的电路。该电路旨在保持存储器元件两端的电位，换句话说，待机期间VSS处的源极线和位线的电位不能访问存储器，从而防止存储器元件两端的电位差过大，并可靠地保持存储器元件的值。

图5是以时序图示出图3所示电路的操作的说明图。如图5所示，除了读取操作和写入操作之外，图3所示的电路在待机期间将源极线和位线的电位保持在VSS。

但是，如果在待机期间源极线和位线的电位固定为VSS，则可能会发生从VDD到VSS的泄漏电流(直通电流)。如上所述，当在待机状态下源极线和位线短路到VSS时，该通过电流在高温下变得特别明显，并且可以增加到与写入中的脉冲相同的程度，尽管它是待机电流。其中一个原因是，为了增加读取时的余量，通过增加列控制开关的尺寸来减小列控制开关的晶体管的电阻。换句话说，即使当列控制开关的晶体管断开时，相对低的电阻也有助于待机期间的功率增加。

因此，图4所示的电路旨在通过在待机期间还在VSS侧关断晶体管并将其设置为浮置状态来抑制漏电流。图6是以时序图示出图4所示电路的操作的说明图。如图5所示，在图4所示的电路中，除了读取操作和写入操作之外，源极线和位线在待机期间处于浮置状态。

通过在待机期间关断VSS侧的晶体管也可以抑制漏电流，但另一方面，在待机期间在源极线和位线中累积电荷，并且这些电荷可能在转换到活动状态的过程中破坏存储器元件中累积的数据(换句话说，错误地写入)，或者破坏存储器元件本身。

同样在稳定状态下，存储器元件所连接的节点处的VDD和VSS之间的电阻分压值存在差异，并且源极线和位线之间可能出现电位差。当在该状态下激活字线时，源极线和位线之间的电位差可能导致存储器元件的静电破坏。因此，仅通过关断VSS侧的晶体管，不能抑制在存储器元件两端产生电位差。

如上所述，通过在源极线和位线之间插入晶体管以使源极线和位线短路，可以消除源极线和位线之间的电位差。然而，如果将晶体管插入所有源极线和位线对中，则不仅需要晶体管而且需要用于控制晶体管的导线。由于布线在单元阵列周围拥挤，因此不希望形成比所需更多的布线。

因此，在本实施方式中，如图2所示，控制电路100在将高电平电位施加到字线WL之前将信号DSCHGenb设置为低电平。根据本公开实施方式的半导体存储器设备1具有这样的配置，其中通过在将高电平电位施加到字线WL之前将信号DSCHGenb设置为低电平，源极线和位线被短路到VSS，并且源极线和位线中累积的电荷被放电。

图7是以时序图示出图2所示电路的操作的说明图。在图2所示的电路中，源极线SL和位线BL处于浮置状态，直到DSCHGenb变为低电平。源极线SL和位线BL的浮置状态使得可以减小泄漏电流。此外，由于源极线SL和位线BL处于浮置状态，因此不执行对存储在存储器元件中的数据的错误写入。然后，当在指令中给出字线WL的激活时，控制电路100在字线WL的电位变为高电平之前将信号DSCHGenb改变为低电平。当信号DSCHGenb变为低电平时，晶体管Tr3、Tr4导通，并且源极线SL和位线BL短路到VSS。当源极线SL和位线BL短路到VSS时，在源极线SL和位线BL中累积的电荷被放电。通过使在源极线SL和位线BL中累积的电荷放电，源极线SL的电位和位线BL的电位相等，并且因此，在源极线SL和位线BL之间不会出现大的电位差。

在信号DSCHGenb变为低电平之后，字线WL的电位变为高电平，并且在字线WL的电位变为高电平之后，控制电路100将信号DSCHGenb变为高电平。当信号DSCHGenb变为高电平时，源极线SL和位线BL处于浮置状态，直到信号ACTf变为高电平。此处，当源极线SL和位线BL处于浮置状态时，还可以抑制写入或读取脉冲不上升的主动待机状态下的泄漏电流。特别地，在执行通过突发传输的输入和输出的存储器的情况下，由于主动待机状态的时段也变长，因此从存储器功耗抑制的观点来看，抑制主动待机状态下的泄漏电流是非常重要和有效的。

在对存储器元件的写入操作的情况下，首先，接收写入命令并接收数据，并且数据被一次性存储在寄存器中。所存储的数据通过在写入脉冲上升之前将信号ACTf变为高电平来将列控制开关的晶体管控制到期望的方向。此后，由信号PLSen发出写入脉冲。在写入脉冲被破坏(信号PLSen变为低电平)之后，信号ACTf变为低电平，并且源极线SL和位线BL处于浮置状态。

在从存储器元件读出数据的情况下，使得在源极线SL和位线BL中的一个连接到感测放大器50(图2的电路中的源极线SL)中产生电势的数据(图7的示例中的高电平数据)被传送到寄存器。此后，由信号PLSen发出写入脉冲。在读取脉冲被破坏(信号PLSen变为低电平)之后，信号ACTf变为低电平，并且源极线SL和位线BL处于浮置状态。

控制电路100向图2所示的电路输出用于在字线WL的电位变为高电平之前使在源极线SL和位线BL中累积的电荷放电的信号。通过这样的操作，控制电路100不仅可以用简单的配置抑制半导体存储器设备1的功耗增加，而且还可以防止存储器元件的错误写入和破坏。

图8是示出图3所示的比较示例的电路的各线和晶体管的状态的转换的说明图。图9是示出图4所示的比较示例的电路的线和晶体管的状态的转换的说明图。然后，图10是示出图2所示的电路的线和晶体管的状态的转换的说明图。在图8至图10中，H表示高电平，并且L表示低电平。

如图8所示，在待机期间源极线和位线的电位固定到VSS的情况下，SLN和BLN在空闲状态、激活期间和活动状态下均为高(H)。此外，如图9所示，在待机期间源极线和位线的电位处于浮置状态的情况下，SLN和BLN在空闲状态、激活期间和活动状态下均为低(L)。

另一方面，在图10所示的电路中，SLN和BLN在空闲状态下都是低电平。然后，在激活期间，SLN和BLN都变高，并且在该状态下，累积在源极线SL和位线BL中的电荷被放电。然后，在活动状态下，SLN和BLN都再次为低。通过这种转换，根据本实施方式的半导体存储器设备1不仅可以抑制功耗的增加，还可以防止存储器元件的错误写入和破坏。

图11是示出根据本公开的实施方式的半导体存储器设备1的操作示例的流程图。在下文中，将参照图11描述根据本公开的实施方式的半导体存储器设备1的操作的示例。

在待机期间，半导体存储器设备1通过来自控制电路100的信号将源极线SL和位线BL保持在浮置状态(步骤S101)。当控制电路100在待机期间检测到激活命令时(步骤S102)，控制电路100输出将源极线SL和位线BL短路到VSS的信号(步骤S103)。通过将源极线SL和位线BL短路到VSS，如上所述，在源极线SL和位线BL中累积的电荷被放电，并且消除了源极线SL和位线BL之间的电位差。

当源极线SL和位线BL短路到VSS时，半导体存储器设备1随后向位线BL提供预定电位(例如，高电平电位)，并且将与存储器元件串联连接的晶体管导通，以经由存储器元件连接源极线SL和位线BL(步骤S104)。

当源极线SL和位线BL经由存储器元件连接并且建立了主动待机状态时，随后，半导体存储器设备1通过来自控制电路100的信号将源极线SL和位线BL保持在浮置状态(步骤S105)。

此后，当产生写入命令或读取命令时(步骤S106)，半导体存储器设备1将源极线SL和位线BL切换到期望的数据状态，并执行写入处理或读取处理(步骤S107)。此后，当产生预充电(PRE)命令时(步骤S108)，半导体存储器设备1再次处于待机状态，并通过来自控制电路100的信号将源极线SL和位线BL保持在浮置状态。

通过这样的操作，根据本实施方式的半导体存储器设备1不仅可以抑制功耗的增加，还可以防止存储器元件的错误写入和破坏。

<2.应用示例>

在根据本公开实施方式的半导体存储器设备1中，所有配置可以形成在一个芯片上，并且一些配置可以形成在另一芯片上。图12是示出根据本公开的实施方式的半导体存储器设备1的配置示例的说明图。例如，半导体存储器设备1可以包括存储器芯片2和处理芯片3。如图12所示，命令计数器110、温度传感器120、计时器130和时钟计数器140可以形成处理芯片3上，并且其他配置可以形成在存储器芯片2上。然后可以将存储器芯片2和处理芯片3安装在封装中的系统或片上系统中。注意，在图12中，作为参考单元阵列20中设置的参考单元，提供高电阻参考单元20a和低电阻参考单元20b。此外，图12示出了用于高电阻参考单元20a的列控制开关32a和34a以及用于低电阻参考单元20b的列控制开关32b和34b。

然后，根据本公开的实施方式的半导体存储器设备1可以安装在各种电子设备上。可以安装根据本公开实施方式的半导体存储器设备1的电子设备的示例包括智能手机、平板终端、数字静态相机、数字摄像机、音乐播放器、机顶盒、电脑、电视、手表、有源音箱、耳机、游戏机、收音机、测量仪器、电子标签和标灯。

图13是示出其上可以安装根据本公开实施方式的半导体存储器设备1的电子设备1000的功能配置的示例的说明图。图13所示的电子设备1000包括封装中的系统1100、天线1110、扬声器112、麦克风1130、显示设备1140、输入设备1150、传感器1160和电源1170。封装中的系统1100包括处理器1200、无线通信接口1210和音频电路1220。

天线1110是用于执行移动通信、无线LAN或近场通信的天线，并且连接到无线通信接口1210。扬声器1120输出声音并连接到音频电路1220。麦克风1130用于收集电子设备1000周围的声音，并且连接到音频电路1220。

显示设备1140包括例如液晶显示器、有机EL显示器、发光二极管(LED)指示器等，并且连接到处理器1200。输入设备1150包括例如键盘、按钮、触摸板等，并连接到处理器1200。

传感器1160具有诸如光学传感器、位置传感器、加速度传感器、活体传感器、磁传感器、机械量传感器、热传感器、电传感器或化学传感器的功能。根据本公开的实施方式的可变电阻半导体存储器设备1可以连接到传感器1160。电源1170向电子设备1000供电，并且是从例如电池或AC适配器供应的电源。

处理器1200是用于控制电子设备1000的操作的电子电路，并且根据本公开的实施方式的可变电阻半导体存储器设备1可以连接到封装中的系统1100的内部或外部。

无线通信接口1210具有移动通信、无线LAN或近场通信的功能。根据本公开的实施方式的可变电阻半导体存储器设备1可以连接到无线通信接口1210。音频电路1220具有控制扬声器1120和麦克风1130的功能，并且根据本公开的实施例的可变电阻半导体存储器设备1可以连接到音频电路1220。

通过安装根据本公开实施方式的可变电阻半导体存储器设备1，这种电子设备1000可以在抑制功耗的同时提高数据写入时的写入可靠性。

<3.结论>

如上所述，根据本公开的实施方式，提供了半导体存储器设备1，其能够在不将晶体管和布线添加到存储器单元阵列的情况下减小待机电流，并且防止由于源极线和位线中累积的电荷而错误地写入存储器元件和破坏存储器元件。根据本公开的实施方式的半导体存储器设备1不仅可以在待机状态期间而且可以在主动待机状态期间抑制待机泄漏。

此外，根据本公开的实施方式的半导体存储器设备1可以抑制功耗，这导致提高安装半导体存储器器设备1的最终产品或芯片的产品价值，并有助于降低成本。此外，安装有根据本公开的实施方式的半导体存储器设备1的最终产品可以改善操作时间并且可以抑制操作期间的发热，从而由于减少用于防止发热的构件而降低了成本，并延长产品寿命。

虽然已经参考附图在上面详细描述了本公开的优选实施方式，但是本公开的技术范围不限于这些示例。显然，在本公开所属的技术领域中具有普通知识的人员可以在权利要求中描述的技术构思的范围内构思出各种变化和修改，当然，可以理解这些变化和修改属于本公开的技术范围。

此外，本说明书中描述的效果仅是说明性或示例性的，而不是限制性的。也就是说，根据本公开的技术可以从本说明书的描述以及上述效果或代替上述效果展示对于本领域技术人员显而易见的其他效果。

注意，以下配置也在本公开的技术范围内。

(1)

一种控制电路，相对于包括源极线、位线、设置在源极线和位线之间并且通过字线的电位切换导通和断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，该控制电路根据字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出使源极线和位线处于浮置状态的信号。

(2)

根据上述(1)的控制电路，其中，响应于字线的激活，源极线和位线都被短路到地电位。

(3)

根据上述(2)的控制电路，其中，在源极线和位线都短路到地电位之后，晶体管导通。

(4)

根据上述(3)的控制电路，其中，在晶体管导通之后输出用于使源极线和位线处于浮置状态的信号。

(5)

一种半导体存储器设备，包括：

存储器单元，该存储器单元包括设置在源极线和位线之间的存储器元件以及与存储器元件串联设置并且通过字线的电位切换导通和断开的晶体管；以及

控制电路，其根据字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出用于使源极线和位线处于浮置状态的信号。

(6)

根据上述(5)的半导体存储器设备，其中，响应于字线的激活，源极线和位线都被短路到地电位。

(7)

根据上述(6)的半导体存储器设备，其中，在源极线和位线都短路到地电位之后晶体管导通。

(8)

根据上述(7)的半导体存储器设备，其中，在晶体管导通之后输出用于使源极线和位线处于浮置状态的信号。

(9)

根据上述(5)至(8)中任一项的半导体存储器设备，其中，存储器元件是可变电阻存储器元件。

(10)

根据上述(9)的半导体存储器设备，其中存储器元件是可变磁阻存储器元件。

(11)

一种信息处理设备，至少包括根据上述(5)至(10)中任一项的半导体存储器设备。

(12)

一种由处理器执行的控制方法，包括：

相对于包括源极线、位线、设置在源极线和位线之间并且通过字线的电位切换导通和断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，根据字线的激活，输出用于使在源极线和位线中累积的电荷放电的信号；以及

在开始写入或读取之前，输出用于使源极线和位线处于浮置状态的信号。

参考符号列表

1 半导体存储器设备

100 控制电路。

Claims (10)

1.一种控制电路，相对于包括源极线、位线、设置在所述源极线和所述位线之间并且通过字线的电位切换导通和断开的晶体管、以及与所述晶体管串联连接的存储器元件的存储器单元，所述控制电路根据所述字线的激活输出用于使在所述源极线和所述位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出使所述源极线和所述位线处于浮置状态的信号，

其中，所述源极线和所述位线中的每者从相应的第一浮置状态(i)在第一时间，响应于用于放电电荷的信号而转变到短路到地电位的相应的非浮置状态，以及(ii)在第二时间，转变到相应的第二浮置状态。

2.根据权利要求1所述的控制电路，其中，在所述源极线和所述位线都短路到所述地电位之后，所述晶体管导通。

3.根据权利要求2所述的控制电路，其中，在所述晶体管导通之后输出用于使所述源极线和所述位线处于浮置状态的信号。

4.一种半导体存储器设备，包括：

存储器单元，所述存储器单元包括设置在源极线和位线之间的存储器元件以及与所述存储器元件串联设置并且通过字线的电位切换导通和断开的晶体管；以及

控制电路，所述控制电路根据所述字线的激活输出用于使在所述源极线和所述位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出用于使所述源极线和所述位线处于浮置状态的信号，

其中，所述源极线和所述位线中的每者从相应的第一浮置状态(i)在第一时间，响应于用于放电电荷的信号而转变到短路到地电位的相应的非浮置状态，以及(ii)在第二时间，转变到相应的第二浮置状态。

5.根据权利要求4所述的半导体存储器设备，其中，在使所述源极线和所述位线都短路到所述地电位之后，所述控制电路导通所述晶体管。

6.根据权利要求5所述的半导体存储器设备，其中，所述控制电路在导通所述晶体管之后输出用于使所述源极线和所述位线处于浮置状态的信号。

7.根据权利要求4所述的半导体存储器设备，其中，所述存储器元件是可变电阻存储器元件。

8.根据权利要求4所述的半导体存储器设备，其中，所述存储器元件是可变磁阻存储器元件。

9.一种信息处理设备，包括至少一个根据权利要求4所述的半导体存储器设备。

10.一种由处理器执行的控制方法，包括：

相对于包括源极线、位线、设置在所述源极线和所述位线之间并且通过字线的电位切换导通和断开的晶体管、以及与所述晶体管串联连接的存储器元件的存储器单元，根据所述字线的激活，输出用于使在所述源极线和所述位线中累积的电荷放电的信号；以及

在开始写入或读取之前，输出用于使所述源极线和所述位线处于浮置状态的信号，

其中，所述源极线和所述位线中的每者从相应的第一浮置状态(i)在第一时间，响应于用于放电电荷的信号而转变到短路到地电位的相应的非浮置状态，以及(ii)在第二时间，转变到相应的第二浮置状态。