TWI759421B - 控制電路、半導體記憶裝置、資訊處理裝置及控制方法 - Google Patents

控制電路、半導體記憶裝置、資訊處理裝置及控制方法 Download PDF

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Abstract

本發明之課題在於提供一種不僅可藉由簡易構成抑制消耗電力之增加，亦可防止記憶元件之錯誤寫入或破壞的控制電路。 本發明提供一種控制電路，其對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。

Description

控制電路、半導體記憶裝置、資訊處理裝置及控制方法
本揭示係關於一種控制電路、半導體記憶裝置、資訊處理裝置及控制方法。
作為用以削減STT-MRAM(Spin Transfer Torque Magnetoresistive Random Access Memory，自旋轉移力矩磁阻式隨機存取記憶體)之消耗電力之對策，有待機時將源極線及位元線保持為浮動之方法。又，揭示有如下方法：於源極線與位元線之間插入電晶體，藉由將源極線與位元線短路而防止磁穿隧接面(Magnetic Tunnel Junction；MTJ)元件之破壞(例如參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2014-191835號公報
然而，於上述專利文獻1所記載之方法中，必須於所有的源極線與位 元線之間插入電晶體，控制變得繁雜且配線資源增大。
因此，於本揭示中提出一種不僅可藉由簡易之構成抑制消耗電力增加，並可防止記憶元件之錯誤寫入或破壞的新穎且經改良之控制電路、半導體記憶裝置、資訊處理裝置及控制方法。
根據本揭示，提供一種控制電路，其對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
又，根據本揭示，提供一種半導體記憶裝置，其具備：記憶胞，其具備：記憶體元件，其設置於源極線與位元線之間；及電晶體，其與上述記憶體元件串聯設置，且根據字元線之電位而切換接通或斷開；以及控制電路，其輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
又，根據本揭示，提供一種資訊處理裝置，其具備至少1個上述半導體記憶裝置。
又，根據本揭示，提供一種控制方法，其由處理器執行：對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號；及輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
如以上所說明，根據本揭示，可提供一種不僅可藉由簡易之構成抑制消耗電力之增加，且亦可防止記憶元件之錯誤寫入或破壞的新穎且經改良之控制電路、半導體記憶裝置、資訊處理裝置及控制方法。
另，上述效果未必為限定性者，可與上述效果一起、或替代上述效果，發揮本說明書所示之任意效果、或可自本說明書掌握之其他效果。
1:半導體記憶裝置
2:記憶體晶片
3:處理晶片
10:記憶胞陣列
20:參考胞陣列
20a:高電阻之參考胞
20b:低電阻之參考胞
31:VDD側之行控制開關
32:VDD側之行控制開關
32a:對於高電阻之參考胞之行控制開關
32b:對於低電阻之參考胞之行控制開關
33:VSS側之行控制開關
34:VSS側之行控制開關
34a:對於高電阻之參考胞之行控制開關
34b:對於低電阻之參考胞之行控制開關
41:行解碼器
42:字元線解碼器
43:字元線驅動器
50:感測放大器
61:暫存器
63:暫存器
62:NOT閘極
64:NOT閘極
65~70:NAND閘極
79:OR閘極
80:OR閘極
89:AND閘極
90:AND閘極
100:控制電路
110:指令計數器
120:溫度感測器
130:計時器
140:時脈計數器
1000:電子器件
1100:系統級封裝
1110:天線
1120:揚聲器
1130:麥克風
1140:顯示裝置
1150:輸入裝置
1160:感測器
1170:電源
1200:處理器
1210:無線通訊介面
1220:音頻電路
ACTen:信號
ACTf:信號
BL:位元線
Data:資料信號
DSCHGenb:信號
PLSen:信號
R1:記憶元件
RDen:讀啟動信號
S101~S108:步驟
SL:源極線
Tr1~Tr5:電晶體
WL:字元線
WRen:寫啟動信號
圖1係顯示本揭示之實施形態之半導體記憶裝置之功能構成例的說明圖。
圖2係顯示記憶胞陣列10及記憶胞陣列10之周邊之電路構成例的說明圖。
圖3係顯示成為圖2所示之電路之比較例之電路的說明圖。
圖4係顯示成為圖2所示之電路之比較例之電路的說明圖。
圖5係以時序圖顯示圖3所示之電路之動作之說明圖。
圖6係以時序圖顯示圖4所示之電路之動作之說明圖。
圖7係以時序圖顯示圖2所示之電路之動作之說明圖。
圖8係顯示圖3所示之比較例之電路各者之線路及電晶體之狀態變遷的說明圖。
圖9係顯示圖4所示之比較例之電路之線路及電晶體之狀態變遷的說明圖。
圖10係顯示圖2所示之電路之線路及電晶體之狀態變遷的說明圖。
圖11係顯示該實施形態之半導體記憶裝置1之動作例之流程圖。
圖12係顯示該實施形態之半導體記憶裝置1之構成例之說明圖。
圖13係顯示可搭載該實施形態之半導體記憶裝置1之電子器件1000之功能構成例的說明圖。
以下一面參照隨附圖式，一面對本揭示較佳之實施形態詳細地進行說明。另，於本說明書及圖式中，藉由對實質上具有同一功能構成之構成要素標註同一符號而省略重複說明。
另，依以下之順序進行說明。
1.本揭示之實施形態
1.1.概要
1.2.構成例
2.應用例
3.總結
<1.本揭示之實施形態>
[1.1.概要]
在對本揭示之實施形態詳細地進行說明之前，對本揭示之實施形態之概要進行說明。
如上所述，作為用以削減STT-MRAM(自旋轉移力矩磁阻式隨機存取記憶體)之消耗電力之對策，有待機時將源極線及位元線保持為浮動之方法。藉由將源極線及位元線保持為浮動，可降低自VDD向VSS貫通而流經源極線及位元線之電晶體洩漏之消耗電力。若待機時將源極線及位元線與VSS短路，則該貫通電流於高溫時尤為顯著，且儘管為待機電流亦有可能增加至與寫入時之脈衝相同程度。首先，為了最簡便地削減該洩漏電流而可考慮的是，藉由斷開VSS側之行開關而提高洩漏路徑之電阻。然而，若以該狀態轉變至作用狀態，則因由洩漏電流而蓄積於源極線及位元線之電荷，會因時序而於磁穿隧接面(MTJ)元件之兩端產生較大的電位差，而有可能引起記錄於MTJ元件之資料損失或MTJ元件破壞等現象。可能引起該現象之原因在於，蓄積於源極線與位元線之電荷未必為同量，而於源極線與位元線之間自然產生電位差。
對此，已有揭示有如下方法：於源極線與位元線之間插入電晶體，藉由將源極線與位元線短路而防止磁穿隧接面(MTJ)元件之破壞。藉由將源極線與位元線短路，而消除如上所述之源極線與位元線之間之電位差。 藉由消除源極線與位元線之間之電位差，則不會引起記錄於MTJ元件之資料損失或MTJ元件破壞等現象。
然而，若對所有的源極線與位元線之對插入電晶體，則除了電晶體外，亦需要用於控制電晶體之配線。由於胞陣列之周邊配線混雜，故不期望形成多於必要之配線。
因此，本案揭示者對不僅可藉由簡易構成抑制半導體記憶裝置之消耗電力增加，亦可防止記憶元件之錯誤寫入或破壞的技術進行了深入研究。其結果，如以下所說明，本案揭示者研擬出不僅可藉由簡易構成抑制半導體記憶裝置之消耗電力增加，並可防止記憶元件之錯誤寫入或破壞的技術。
[1.2.構成例]
接著，對本揭示之實施形態詳細地進行說明。圖1係顯示本揭示之實施形態之半導體記憶裝置之功能構成例的說明圖。以下，使用圖1，對本揭示之實施形態之半導體記憶裝置之功能構成例進行說明。
如圖1所示，本揭示之實施形態之半導體記憶裝置1構成為包含：記憶胞陣列10、參考胞陣列20、VDD側之行控制開關31、32、VSS側之行控制開關33、34、行解碼器41、字元線解碼器42、字元線驅動器43、感測放大器50、控制電路100、指令計數器110、溫度感測器120、計時器130、及時脈計數器140。
記憶胞陣列10包含配置成矩陣狀且具有記憶元件之記憶胞。於本實施形態中，作為記憶元件，使用如下元件：利用根據施加於兩端間之電位差之極性而電阻狀態可逆地變化之點，而進行資訊之記憶。作為此種元件，可如上所述使用MTJ元件。記憶元件係具有2個可識別之電阻狀態(低電阻狀態及高電阻狀態)者。又，記憶胞陣列10具有沿列方向(橫方向)延伸之複數條字元線、與沿行方向(縱方向)延伸之複數條位元線及複數條源極線。各字元線之一端連接於字元線驅動器43，各位元線連接於VDD側之行控制開關31、與VSS側之行控制開關33。
參考胞陣列20具有配置成矩陣狀之複數個參考胞。又，參考胞陣列20與記憶胞陣列10相同，具有沿列方向(橫方向)延伸之複數條字元線、與沿行方向(縱方向)延伸之複數條位元線及複數條源極線。各字元線之一端連接於字元線驅動器43，各位元線連接於VDD側之行控制開關32、與VSS側之行控制開關34。
於本實施形態中，設置於參考胞陣列20之參考胞具有高電阻之參考胞及低電阻之參考胞。藉由具有高電阻之參考胞及低電阻之參考胞，而將參考胞之合成電阻值設為高電阻與低電阻之中間之期望值。
行控制開關31~34係基於控制信號，將記憶胞陣列10之複數條位元線或源極線中成為驅動對象之記憶胞之位元線或源極線與未圖示之位元線驅動部或源極線驅動部連接者。對行控制開關31~34供給之控制信號 中，有讀啟動信號RDen、寫啟動信號WRen。又，對行控制開關31~34，發送資料信號Data、與來自行解碼器41之信號(解碼行位址信號者)。
行解碼器41解碼位址信號，且將經解碼之信號發送至行控制開關31~34。字元線解碼器42解碼位址信號，且將經解碼之信號發送至字元線驅動器43。字元線驅動器43係基於控制信號，選擇記憶胞陣列10中之成為驅動對象之記憶胞者。具體而言，字元線驅動器43藉由對記憶胞陣列10之字元線施加信號，而選擇成為資料之寫入動作或讀取動作之對象之記憶胞所屬之列。對字元線驅動器43，除來自字元線解碼器42之信號外，亦發送用以啟動字元線之信號ACTen。
感測放大器50於自記憶胞陣列10之記憶胞讀取資料時，比較通過位元線而輸出之電位與參考胞陣列20之參考胞所產生之參照電位，輸出表示較參照電位高(H)或低(L)之資料。
控制電路100如後述般，係於對字元線WL施加(啟動)高位準之電位前，輸出用以釋出累積於源極線及位元線之電荷之信號的電路。
圖2係顯示記憶胞陣列10及記憶胞陣列10之周邊之電路構成例的說明圖。圖2所示之記憶胞陣列10之周邊之電路係用以對記憶胞執行寫入動作之電路。於圖2中顯示暫存器61、63、NOT(非)閘極62、64、NAND(Not-AND：反及)閘極65~70、電晶體Tr1~Tr5。記憶胞陣列10藉由NOT閘極62、64，使電晶體Tr1、Tr2之任一者接通，使電晶體Tr3、Tr4之任一者 變為接通，藉此可進行向記憶元件R1之資料寫入，即，可使記憶元件R1之電阻狀態變化。
此處，對NAND閘極69，輸入NAND閘極67之輸出及信號DSCHGenb。同樣地，對NAND閘極70，輸入NAND閘極68之輸出及信號DSCHGenb。信號DSCHGenb係自控制電路100輸出。藉由於對字元線WL施加(啟動)高位準之電位前將信號DSCHGenb設為低位準，電晶體Tr3、Tr4接通，源極線SL及位元線BL與VSS短路。若源極線SL及位元線BL與VSS短路，則排出儲存於源極線SL及位元線BL之電荷。
此處，為了說明圖2所示之電路之動作，顯示2個比較例之電路。圖3、圖4係顯示成為圖2所示之電路之比較例之電路之說明圖。圖3所示者係待機中將源極線及位元線之電位固定於VSS之情形之電路例，取代NAND閘極67~70而設置反轉輸入ACTf之OR(或)閘極79、80。圖4所示者係待機中將源極線及位元線設為浮動之情形之電路例，取代NAND閘極67~70而設置AND閘極89、90。
首先考慮圖3所示之電路。該電路意圖於未對記憶體存取之待機中，藉由將記憶元件之兩端之電位、即源極線及位元線之電位保持為VSS，而不對記憶元件之兩端賦予額外之電位差，從而確實地於記憶元件保持值。
圖5係以時序圖顯示圖3所示之電路之動作之說明圖。如圖5所示，圖3所示之電路於讀動作及寫動作以外之待機中將源極線及位元線之電位維 持為VSS。
然而，若於待機中將源極線及位元線之電位固定為VSS，有可能產生自VDD向VSS漏失之洩漏電流(貫通電流)。如上所述，若於待機時將源極線及位元線與VSS短路，則該貫通電流於高溫時尤為顯著，且儘管為待機電流亦有可能增加至與寫入時之脈衝相同程度。其原因之一如下：為了提高讀取時之裕度，藉由增大行控制開關之尺寸而謀求行控制開關之電晶體之低電阻化。即，於行控制開關之電晶體為斷開之狀態下亦為相對較低之電阻，為待機時之電力增加的原因之一。
因此，圖4所示之電路之目的在於，藉由於待機中亦將VSS側之電晶體斷開而設為浮動狀態，而抑制洩漏電流。圖6係以時序圖顯示圖4所示之電路之動作之說明圖。如圖5所示，圖4所示之電路於讀動作及寫動作以外之待機中將源極線及位元線設為浮動狀態。
可藉由於待機中亦將VSS側之電晶體斷開而抑制洩漏電流，但相對的，於待機中於源極線及位元線會蓄積電荷，而有可能於該電荷轉變至作用狀態之過程中破壞儲存於記憶元件之資料(即錯誤寫入)，或破壞記憶元件本身。
又，於恆定狀態下，於連接有記憶元件之節點之VDD與VSS之間之電阻分割值亦具有差，而可能於源極線與位元線之間產生電位差。若於該狀態將字元線設為作用狀態，則亦有可能因源極線與位元線之間所產生之 電位差而引起記憶元件之靜電破壞。因此，若僅是斷開VSS側之電晶體，無法抑制記憶元件兩端之電位差之產生。
如上所述，可於源極線與位元線之間插入電晶體，藉由將源極線與位元線短路而消除源極線與位元線之間之電位差。然而，若對所有的源極線與位元線之對插入電晶體，則不僅是電晶體，亦需要用於控制電晶體之配線。由於胞陣列之周邊配線混雜，故不期望形成多於必要之配線。
因此於本實施形態中，如圖2所示，控制電路100於對字元線WL施加高位準之電位前將信號DSCHGenb設為低位準。本揭示之實施形態之半導體記憶裝置1採用如下構成：藉由於對字元線WL施加高位準之電位前將信號DSCHGenb設為低位準，而將源極線及位元線與VSS短路，從而排出累積於源極線及位元線之電荷。
圖7係以時序圖顯示圖2所示之電路之動作之說明圖。圖2所示之電路中，源極線SL及位元線BL為浮動狀態，直至將DSCHGenb設為低位準。藉由源極線SL及位元線BL為浮動狀態，可削減洩漏電流。又，藉由源極線SL及位元線BL成浮動狀態，亦不會進行對於記憶於記憶元件之資料之錯誤寫入。且，當指示字元線WL之啟動時，則於字元線WL之電位變為高位準前，控制電路100使信號DSCHGenb變化為低位準。若信號DSCHGenb變為低位準，則電晶體Tr3、Tr4接通，源極線SL及位元線BL與VSS短路。若源極線SL及位元線BL與VSS短路，則排出累積於源極線SL及位元線BL之電荷。藉由排出累積於源極線SL及位元線BL之電荷，源 極線SL之電位與位元線BL之電位均衡，因此亦不會於源極線SL之電位與位元線BL之間產生較大之電位差。
於信號DSCHGenb變為低位準後字元線WL之電位變為高位準，於字元線WL之電位變為高位準後，控制電路100使信號DSCHGenb變化為高位準。當信號DSCHGenb變為高位準時，則源極線SL及位元線BL成為浮動狀態，直至信號ACTf變為高位準。此處，藉由源極線SL及位元線BL成浮動狀態，亦可抑制寫或讀之脈衝未上升之作用待機狀態之洩漏電流。尤其於進行突發傳送之輸入輸出之記憶體之情形時，為了亦延長該作用待機狀態之期間，抑制作用待機狀態之洩漏電流，自抑制記憶體之消耗電力之觀點而言亦非常重要且有效。
於向記憶元件進行寫入動作之情形時，首先接收寫指令並接收資料，且將該資料暫時儲存於暫存器。儲存之資料於寫之脈衝上升前，藉由信號ACTf變為高位準，而將行控制開關之電晶體控制於期望之方向。其後，以信號PLSen發行寫之脈衝。寫之脈衝切斷(信號PLSen變為低位準)後，信號ACTf變為低位準，源極線SL及位元線BL成為浮動狀態。
於自記憶元件讀取資料之情形時，於源極線SL或位元線BL中連接於感測放大器50之一者(於圖2之電路中為源極線SL)產生電位之資料(於圖7之例中為高位準之資料)被傳送至暫存器。其後，以信號PLSen發行寫之脈衝。讀之脈衝切斷(信號PLSen變為低位準)後，信號ACTf變為低位準，源極線SL及位元線BL成為浮動狀態。
控制電路100可對圖2所示之電路，輸出用以於字元線WL之電位變為高位準前排出累積於源極線SL及位元線BL之電荷之信號。藉由如此般動作，控制電路100不僅可藉由簡易構成抑制半導體記憶裝置1之消耗電力之增加，亦可防止記憶元件之錯誤寫入或破壞。
圖8係顯示圖3所示之比較例之電路各者之線路及電晶體之狀態變遷的說明圖。圖9係顯示圖4所示之比較例之電路之線路及電晶體之狀態變遷的說明圖。且，圖10係顯示圖2所示之電路之線路及電晶體之狀態變遷的說明圖。於圖8~圖10中，H指高位準，L指低位準。
如圖8所示，待機中將源極線及位元線之電位固定為VSS之情形時，在閒置狀態、啟動中、作用狀態下，SLN、BLN皆為高(H)。又，如圖9所示，待機中將源極線及位元線之電位設為浮動狀態之情形時，在閒置狀態、啟動中、作用狀態下，SLN、BLN皆為低(L)。
相對於該等，於圖10所示之電路中，於閒置狀態下SLN、BLN皆為低。且，於啟動中SLN、BLN皆為高，於該狀態下，排出儲存於源極線SL及位元線BL之電荷。且，若變為作用狀態，則SLN、BLN再次皆為變低。藉由如此般轉變，本實施形態之半導體記憶裝置1不僅可抑制消耗電力之增加，亦可防止記憶元件之錯誤寫入或破壞。
圖11係顯示本揭示之實施形態之半導體記憶裝置1之動作例之流程 圖。以下，使用圖11說明本揭示之實施形態之半導體記憶裝置1之動作例。
半導體記憶裝置1於待機中，藉由來自控制電路100之信號，將源極線SL及位元線BL保持為浮動(步驟S101)。若於待機中控制電路100檢測到啟動指令(步驟S102)，則控制電路100輸出用以使源極線SL及位元線BL與VSS短路之信號(步驟S103)。藉由源極線SL及位元線BL與VSS短路，而如上所述般排出蓄積於源極線SL及位元線BL之電荷，消除源極線SL與位元線BL之間之電位差。
若使源極線SL及位元線BL與VSS短路，則半導體記憶裝置1接著對位元線BL供給特定之電位(例如高位準之電位)，接通串聯連接於記憶元件之電晶體，經由記憶元件而連接源極線SL與位元線BL(步驟S104)。
若經由記憶元件連接源極線SL與位元線BL而成為作用待機狀態，則接著半導體記憶裝置1藉由來自控制電路100之信號，將源極線SL及位元線BL保持為浮動(步驟S105)。
其後，若產生寫指令或讀指令(步驟S106)，則半導體記憶裝置1將源極線SL及位元線BL切換成期望之資料狀態，執行寫處理或讀處理(步驟S107)。其後，若產生預充電(PRE)指令(步驟S108)，則半導體記憶裝置1再次成為待機狀態，而藉由來自控制電路100之信號，將源極線SL及位元線BL保持為浮動。
藉由如此般動作，本實施形態之半導體記憶裝置1不僅可抑制消耗電力之增加，亦可防止記憶元件之錯誤寫入或破壞。
<2.應用例>
本揭示之實施形態之半導體記憶裝置1可於1個晶片上形成所有構成，亦可將一部分構成形成於其他晶片。圖12係顯示本揭示之實施形態之半導體記憶裝置1之構成例之說明圖。例如半導體記憶裝置1亦可包含記憶體晶片2與處理晶片3。於處理晶片3，如圖12所示，可形成指令計數器110、溫度感測器120、計時器130及時脈計數器140，於記憶體晶片2可形成其他構成。且，記憶體晶片2及處理晶片3亦可搭載於系統級封裝或系統單晶片。另，於圖12中，作為設置於參考胞陣列20之參考胞，具有高電阻之參考胞20a、與低電阻之參考胞20b。又，於圖12，顯示有對於高電阻之參考胞20a之行控制開關32a、34a、及對於低電阻之參考胞20b之行控制開關32b、34b。
且，本揭示之實施形態之半導體記憶裝置1可搭載於各種電子器件。作為可搭載本揭示之實施形態之半導體記憶裝置1之電子器件，有智慧型手機、平板型終端、數位靜態相機、數位攝錄影機、音樂播放器、機上盒、電腦、電視、鐘錶、主動式揚聲器、頭戴式耳機、遊戲機、收音機、計測器、電子標籤、信標等。
圖13係顯示可搭載本揭示之實施形態之半導體記憶裝置1之電子器件 1000之功能構成例的說明圖。圖13所示之電子器件1000包含系統級封裝1100、天線1110、揚聲器1120、麥克風1130、顯示裝置1140、輸入裝置1150、感測器1160、電源1170。又，系統級封裝1100包含處理器1200、無線通訊介面1210、音頻電路1220。
天線1110係用以進行行動通訊、無線LAN(Local Area Network：局部區域網路)或近距離通訊之天線，與無線通訊介面1210連接。揚聲器1120係輸出聲音者，與音頻電路1220連接。麥克風1130係收集電子器件1000周圍之聲音者，與音頻電路1220連接。
顯示裝置1140例如由液晶顯示器、有機EL(Electro Luminescence：電致發光)顯示器、LED(Light Emitting Diode：發光二極體)指示器等構成，與處理器1200連接。輸入裝置1150例如由鍵盤、按鈕、觸控面板等構成，與處理器1200連接。
感測器1160具有光學感測器、位置感測器、加速度感測器、生物體感測器、磁感測器、機械量感測器、熱感測器、電感測器或化學感測器等功能。於感測器1160，亦可連接本揭示之實施形態之電阻變化型之半導體記憶裝置1。電源1170係向電子器件1000供給電源者，且係例如自電池或AC(Alternating Current：交流電)轉接器等供給之電源。
處理器1200係用以控制電子器件1000之動作之電子電路，於系統級封裝1100中，或於系統級封裝1100之外，亦可連接本揭示之實施形態之 電阻變化型之半導體記憶裝置1。
無線通訊介面1210具有行動通訊、無線LAN或近距離通訊之功能。於無線通訊介面1210，亦可連接本揭示之實施形態之電阻變化型之半導體記憶裝置1。音頻電路1220具有控制揚聲器1120及麥克風1130之功能，於音頻電路1220，亦可連接本揭示之實施形態之電阻變化型之半導體記憶裝置1。
此種電子器件1000可藉由搭載本揭示之實施形態之電阻變化型之半導體記憶裝置1，而一面抑制消耗電力，一面提高資料寫入時之寫入之可靠性。
<3.總結>
如以上所說明，根據本揭示之實施形態，提供如下之半導體記憶裝置1：無需對記憶胞陣列追加電晶體或配線，而可削減待機電流，且防止因蓄積於源極線或位元線之電荷所致之向記憶元件之錯誤寫入或記憶元件之破壞。本揭示之實施形態之半導體記憶裝置1不僅對於待機狀態之期間中，亦可抑制作用待機狀態之期間中之待機洩漏。
又，本揭示之實施形態之半導體記憶裝置1藉由可抑制消耗電力，而連帶提高搭載該半導體記憶裝置1之最終製品或晶片之製品價值，且亦有助於抑制成本。再者，搭載本揭示之實施形態之半導體記憶裝置1之最終製品可提高運作時間，且亦可抑制動作時之發熱，可獲得因發熱對策之構 件削減所致之成本下降、及製品之長壽命化之效果。
以上，已一面參照隨附圖式一面對本揭示較佳之實施形態詳細地進行說明，但本揭示之技術範圍並未限定於該例。凡是具有本揭示之技術領域之一般知識者，應明瞭於申請專利範圍所記載之技術思想之範疇內，當得想到各種變更例或修正例，且應明瞭該等亦當然屬於本揭示之技術範圍。
又，本說明書所記載之效果僅為說明性或例示性者，並非限定性。即，本揭示之技術可與上述效果一起、或取代上述效果，發揮同業人士自本說明書之記載而明瞭之其他效果。
另，如以下之構成亦屬於本揭示之技術範圍。
(1)
一種控制電路，其對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
(2)
如上述(1)所記載之控制電路，其中根據上述字元線之啟用而使上述源極線及上述位元線皆與接地電位短路。
(3)
如上述(2)所記載之控制電路，其中於使上述源極線及上述位元線皆與接地電位短路後使上述電晶體接通。
(4)
如上述(3)所記載之控制電路，其中於使上述電晶體接通後，輸出使上述源極線及上述位元線處於浮動狀態之信號。
(5)
一種半導體記憶裝置，其具備：記憶胞，其具備：記憶體元件，其設置於源極線與位元線之間；及電晶體，其與上述記憶體元件串聯設置，且根據字元線之電位而切換接通或斷開；及控制電路，其輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
(6)
如上述(5)所記載之半導體記憶裝置，其中根據上述字元線之啟用而使上述源極線及上述位元線皆與接地電位短路。
(7)
如上述(6)所記載之半導體記憶裝置，其中於使上述源極線及上述位元線皆與接地電位短路後使上述電晶體接通。
(8)
如上述(7)所記載之半導體記憶裝置，其中於使上述電晶體接通後，輸出使上述源極線及上述位元線處於浮動狀態之信號。
(9)
如上述(5)至(8)中任一項所記載之半導體記憶裝置，其中上述記憶體元件為電阻變化型之記憶體元件。
(10)
如上述(9)所記載之半導體記憶裝置，其中上述記憶體元件為磁阻變化型之記憶體元件。
(11)
一種資訊處理裝置，其具備至少1個如上述(5)至(10)中任一項所記載之半導體記憶裝置。
(12)
一種控制方法，其由處理器執行以下內容：對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號；及輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
1‧‧‧半導體記憶裝置
10‧‧‧記憶胞陣列
20‧‧‧參考胞陣列
31‧‧‧VDD側之行控制開關
32‧‧‧VDD側之行控制開關
33‧‧‧VSS側之行控制開關
34‧‧‧VSS側之行控制開關
41‧‧‧行解碼器
42‧‧‧字元線解碼器
43‧‧‧字元線驅動器
50‧‧‧感測放大器
100‧‧‧控制電路
110‧‧‧指令計數器
120‧‧‧溫度感測器
130‧‧‧計時器
140‧‧‧時脈計數器
ACTen‧‧‧信號
Data‧‧‧資料信號
RDen‧‧‧讀啟動信號
WRen‧‧‧寫啟動信號

Claims (12)

  1. 一種控制電路，其對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
  2. 如請求項1之控制電路，其中根據上述字元線之啟用而使上述源極線及上述位元線皆與接地電位短路。
  3. 如請求項2之控制電路，其中於使上述源極線及上述位元線皆與接地電位短路後使上述電晶體接通。
  4. 如請求項3之控制電路，其中於使上述電晶體接通後，輸出使上述源極線及上述位元線處於浮動狀態之信號。
  5. 一種半導體記憶裝置，其具備： 記憶胞，其具備：記憶體元件，其設置於源極線與位元線之間；及電晶體，其與上述記憶體元件串聯設置，且根據字元線之電位而切換接通或斷開；及 控制電路，其輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號，且輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
  6. 如請求項5之半導體記憶裝置，其中上述控制電路根據上述字元線之啟用而使上述源極線及上述位元線皆與接地電位短路。
  7. 如請求項6之半導體記憶裝置，其中上述控制電路於使上述源極線及上述位元線皆與接地電位短路後使上述電晶體接通。
  8. 如請求項7之半導體記憶裝置，其中上述控制電路於使上述電晶體接通後，輸出使上述源極線及上述位元線處於浮動狀態之信號。
  9. 如請求項5之半導體記憶裝置，其中上述記憶體元件為電阻變化型之記憶體元件。
  10. 如請求項6之半導體記憶裝置，其中上述記憶體元件為磁阻變化型之記憶體元件。
  11. 一種資訊處理裝置，其具備至少1個如請求項5之半導體記憶裝置。
  12. 一種控制方法，其由處理器執行以下內容： 對具備源極線、位元線、設置於上述源極線與上述位元線之間且根據字元線之電位而切換接通或斷開之電晶體、及與上述電晶體串聯連接之記憶體元件的記憶胞，輸出根據上述字元線之啟用而用以排出蓄積於上述源極線及上述位元線之電荷之信號；及 輸出於開始寫入或讀取前使上述源極線及上述位元線處於浮動狀態之信號。
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