WO2018163730A1 - 制御回路、半導体記憶装置、情報処理装置及び制御方法 - Google Patents

制御回路、半導体記憶装置、情報処理装置及び制御方法 Download PDF

Info

Publication number
WO2018163730A1
WO2018163730A1 PCT/JP2018/005037 JP2018005037W WO2018163730A1 WO 2018163730 A1 WO2018163730 A1 WO 2018163730A1 JP 2018005037 W JP2018005037 W JP 2018005037W WO 2018163730 A1 WO2018163730 A1 WO 2018163730A1
Authority
WO
WIPO (PCT)
Prior art keywords
line
bit line
source line
signal
semiconductor memory
Prior art date
Application number
PCT/JP2018/005037
Other languages
English (en)
French (fr)
Inventor
宙之 手塚
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to DE112018001243.3T priority Critical patent/DE112018001243T5/de
Priority to US16/491,928 priority patent/US11315616B2/en
Priority to KR1020197025380A priority patent/KR102443282B1/ko
Priority to CN201880014876.8A priority patent/CN110383381B/zh
Publication of WO2018163730A1 publication Critical patent/WO2018163730A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods

Definitions

  • the present disclosure relates to a control circuit, a semiconductor memory device, an information processing device, and a control method.
  • STT-MRAM Spin Transfer Torque Magnetoresistive Random Access Memory
  • MTJ magnetic tunnel junction
  • a new and improved control circuit, semiconductor memory device, information processing device, and control that can not only prevent an increase in power consumption with a simple configuration but also prevent erroneous writing and destruction of a memory element. Suggest a method.
  • a control circuit for outputting a signal for bringing the bit line into a floating state
  • a memory cell comprising: a memory element provided between a source line and a bit line; and a transistor provided in series with the memory element and turned on or off depending on a potential of a word line; In response to the activation of the word line, a signal for discharging the charges accumulated in the source line and the bit line is output, and the source line and the bit line are brought into a floating state before the start of writing or reading. And a control circuit that outputs a signal.
  • an information processing apparatus including at least one semiconductor memory device is provided.
  • a processor includes a source line, a bit line, a transistor provided between the source line and the bit line and turned on or off depending on a potential of a word line, and the transistor in series A memory cell having a memory element connected thereto, outputting a signal for discharging charges accumulated in the source line and the bit line in response to activation of the word line; and writing or reading There is provided a control method for executing a signal for causing the source line and the bit line to float before starting.
  • a novel and improved control circuit and semiconductor memory device that can not only prevent an increase in power consumption with a simple configuration but also prevent erroneous writing and destruction of a memory element.
  • An information processing apparatus and a control method can be provided.
  • FIG. 3 is an explanatory diagram illustrating a functional configuration example of a semiconductor memory device according to an embodiment of the present disclosure
  • FIG. 2 is an explanatory diagram showing a memory cell array 10 and a circuit configuration example around the memory cell array 10.
  • FIG. 3 is an explanatory diagram showing a circuit as a comparative example of the circuit shown in FIG. 2.
  • FIG. 3 is an explanatory diagram showing a circuit as a comparative example of the circuit shown in FIG. 2. It is explanatory drawing which shows the operation
  • FIG. 5 is an explanatory diagram showing an operation of the circuit shown in FIG. 4 in a timing chart.
  • FIG. 3 is an explanatory diagram showing an operation of the circuit shown in FIG. 2 in a timing chart.
  • FIG. 5 is an explanatory diagram showing transitions of the circuit lines and transistor states of the comparative example shown in FIG. 4.
  • FIG. 3 is an explanatory diagram showing transition of a state of a line and a transistor in the circuit shown in FIG. 2.
  • 4 is a flowchart showing an operation example of the semiconductor memory device 1 according to the same embodiment.
  • 2 is an explanatory diagram showing a configuration example of the semiconductor memory device 1 according to the same embodiment.
  • Embodiment of the present disclosure [1.1. Overview] Before describing the embodiment of the present disclosure in detail, an outline of the embodiment of the present disclosure will be described.
  • the source line and the bit line floating during standby.
  • This through current becomes particularly prominent at high temperatures when the source line and the bit line are shorted to VSS during standby, and may increase to the same level as a pulse during writing despite the standby current.
  • the most simple way to reduce this leakage current is to increase the resistance of the leakage path by turning off the VSS side column switch.
  • a method in which a transistor is inserted between the source line and the bit line, and the source line and the bit line are short-circuited to prevent the magnetic tunnel junction (MTJ) element from being destroyed.
  • MTJ magnetic tunnel junction
  • the present disclosure has intensively studied a technology that can prevent an increase in power consumption of the semiconductor memory device with a simple configuration and can prevent erroneous writing and destruction of the memory element.
  • the present disclosure devised a technique that not only suppresses an increase in power consumption of a semiconductor memory device but also prevents erroneous writing and destruction of the memory element with a simple configuration. It came to.
  • FIG. 1 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure.
  • FIG. 1 is an explanatory diagram illustrating a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure.
  • a functional configuration example of the semiconductor memory device according to the embodiment of the present disclosure will be described with reference to FIG.
  • the semiconductor memory device 1 includes a memory cell array 10, a reference cell array 20, column control switches 31 and 32 on the VDD side, and a column control switch 33 on the VSS side. , 34, column decoder 41, word line decoder 42, word line driver 43, sense amplifier 50, control circuit 100, command counter 110, temperature sensor 120, timer 130, clock counter 140, It is comprised including.
  • the memory cell array 10 has memory cells having memory elements arranged in a matrix.
  • an element for storing information is used as the storage element by utilizing the fact that the resistance state reversibly changes in accordance with the polarity of the potential difference applied between both ends.
  • an MTJ element can be used as described above.
  • the memory element has two identifiable resistance states (a low resistance state and a high resistance state).
  • the memory cell array 10 has a plurality of word lines extending in the row direction (lateral direction), and a plurality of bit lines and a plurality of source lines extending in the column direction (vertical direction). One end of each word line is connected to the word line driver 43, and each bit line is connected to the column control switch 31 on the VDD side and the column control switch 33 on the VSS side.
  • the reference cell array 20 has a plurality of reference cells arranged in a matrix. Similarly to the memory cell array 10, the reference cell array 20 has a plurality of word lines extending in the row direction (horizontal direction) and a plurality of bit lines and a plurality of source lines extending in the column direction (vertical direction). is doing. One end of each word line is connected to a word line driver 43, and each bit line is connected to a column control switch 32 on the VDD side and a column control switch 34 on the VSS side.
  • the reference cell provided in the reference cell array 20 includes a high-resistance reference cell and a low-resistance reference cell.
  • the combined resistance value of the reference cell is set to a desired value between the high resistance and the low resistance.
  • the column control switches 31 to 34 Based on the control signal, the column control switches 31 to 34 connect a bit line and a source line related to a memory cell to be driven among a plurality of bit lines and source lines of the memory cell array 10 to a bit line driving unit (not shown). And a source line driver.
  • Control signals supplied to the column control switches 31 to 34 include a read enable signal RDen and a write enable signal WRen.
  • the column control switches 31 to 34 are supplied with the data signal Data and a signal from the column decoder 41 (decoded column address signal).
  • the column decoder 41 decodes the address signal and sends the decoded signal to the column control switches 31 to 34.
  • the word line decoder 42 decodes the address signal and sends the decoded signal to the word line driver 43.
  • the word line driver 43 selects a memory cell to be driven in the memory cell array 10 based on the control signal. Specifically, the word line driver 43 applies a signal to the word lines of the memory cell array 10 to select the row to which the memory cell that is the target of the data write operation or read operation belongs. In addition to the signal from the word line decoder 42, a signal ACTen for activating the word line is sent to the word line driver 43.
  • the sense amplifier 50 compares the potential output through the bit line with the reference potential generated by the reference cell of the reference cell array 20 when reading data from the memory cell of the memory cell array 10 and is higher than the reference potential (H ) Or low (L).
  • control circuit 100 outputs a signal for discharging charges stored in the source line and the bit line before a high-level potential is applied (activated) to the word line WL. It is.
  • FIG. 2 is an explanatory diagram showing an example of a circuit configuration around the memory cell array 10 and the memory cell array 10.
  • the peripheral circuit of the memory cell array 10 shown in FIG. 2 is a circuit for executing a write operation on the memory cell.
  • FIG. 2 shows registers 61 and 63, NOT gates 62 and 64, NAND gates 65 to 70, and transistors Tr1 to Tr5.
  • the memory cell array 10 writes data to the storage element R1 by turning on one of the transistors Tr1 and Tr2 and turning on one of the transistors Tr3 and Tr4 by the NOT gates 62 and 64. That is, the resistance state of the memory element R1 can be changed.
  • the output of the NAND gate 67 and the signal DSCHGenb are input to the NAND gate 69.
  • the output of the NAND gate 68 and the signal DSCHGenb are input to the NAND gate 70.
  • the signal DSCHGenb is output from the control circuit 100.
  • FIG. 3 shows an example of a circuit in the case where the potential of the source line and the bit line is fixed to VSS during standby.
  • OR gates 79 and 80 to which ACTf is inverted and input instead of NAND gates 67 to 70 are shown. Is provided.
  • FIG. 4 shows an example of a circuit in which the source line and the bit line are floated during standby, and AND gates 89 and 90 are provided instead of the NAND gates 67 to 70.
  • FIG. 5 is an explanatory diagram showing the operation of the circuit shown in FIG. 3 in a timing chart. As shown in FIG. 5, the circuit shown in FIG. 3 maintains the potentials of the source line and the bit line at VSS during standby other than the read operation and the write operation.
  • a leak current may be generated from VDD to VSS.
  • this through current becomes particularly prominent at high temperatures and may increase to the same level as the pulse during writing despite the standby current.
  • One cause of this is to reduce the resistance of the column control switch transistor by increasing the size of the column control switch in order to increase the margin at the time of reading. That is, the relatively low resistance even when the transistor of the column control switch is off is one cause of the increase in power during standby.
  • FIG. 4 is intended to suppress the leakage current by turning off the VSS side transistor during the standby state and setting the floating state.
  • FIG. 6 is an explanatory diagram showing the operation of the circuit shown in FIG. 4 in a timing chart. As shown in FIG. 5, in the circuit shown in FIG. 4, the source line and the bit line are in a floating state during standby other than the read operation and the write operation.
  • Leakage current can be suppressed by turning off the VSS side transistor during standby, but on the other hand, charge is accumulated in the source line and bit line during standby, and the charge is stored in the process of transitioning to the active state. There is a possibility that the data stored in the element may be destroyed (that is, erroneously written) or the memory element itself may be destroyed.
  • a potential difference between the source line and the bit line can be eliminated by inserting a transistor between the source line and the bit line and shorting the source line and the bit line.
  • transistors are inserted into all pairs of source lines and bit lines, wiring for controlling the transistors as well as the transistors is required. Since wiring around the cell array is congested, it is not desirable to form more wiring than necessary.
  • the control circuit 100 sets the signal DSCHGenb to the low level before the high-level potential is applied to the word line WL.
  • the source line and the bit line are short-circuited to VSS by setting the signal DSCHGenb to the low level before the high-level potential is applied to the word line WL.
  • a configuration is adopted in which charges stored in the source line and the bit line are discharged.
  • FIG. 7 is an explanatory diagram showing the operation of the circuit shown in FIG. 2 in a timing chart.
  • the source line SL and the bit line BL are in a floating state until DSCHGenb becomes low level. Leakage current can be reduced because the source line SL and the bit line BL are in a floating state.
  • the control circuit 100 changes the signal DSCHGenb to the low level before the potential of the word line WL becomes the high level.
  • the transistors Tr3 and Tr4 are turned on, and the source line SL and the bit line BL are shorted to VSS.
  • the charges stored in the source line SL and the bit line BL are discharged. Since the charges stored in the source line SL and the bit line BL are discharged, the potential of the source line SL and the potential of the bit line BL are equalized, so that the potential between the source line SL and the bit line BL is equalized. A large potential difference does not occur.
  • the control circuit 100 changes the signal DSCHGenb to high level.
  • the signal DSCHGenb becomes high level
  • the source line SL and the bit line BL are in a floating state until the signal ACTf becomes high level.
  • leakage current in an active standby state in which no write or read pulse is generated can be suppressed.
  • the period of the active standby state becomes longer. Therefore, it is very important to suppress the leakage current in the active standby state from the viewpoint of reducing the power consumption of the memory. Yes and effective.
  • a write operation to a storage element In the case of a write operation to a storage element, first a write command is received and data is received, and that data is once stored in a register. The stored data controls the transistor of the column control switch in a desired direction by setting the signal ACTf to the high level before the write pulse rises. Thereafter, a write pulse is issued by the signal PLsen. After the write pulse is cut off (the signal PLsen becomes low level), the signal ACTf becomes low level, and the source line SL and the bit line BL are in a floating state.
  • the control circuit 100 outputs to the circuit shown in FIG. 2 a signal for discharging the charges stored in the source line SL and the bit line BL before the potential of the word line WL becomes high level. Can do. By operating in this way, the control circuit 100 not only suppresses an increase in power consumption of the semiconductor memory device 1 with a simple configuration, but also prevents erroneous writing or destruction of the memory element.
  • FIG. 8 is an explanatory diagram showing the transition of each line and transistor state of the circuit of the comparative example shown in FIG.
  • FIG. 9 is an explanatory diagram showing transitions of circuit lines and transistor states of the comparative example shown in FIG.
  • FIG. 10 is an explanatory diagram showing changes in the state of the lines and transistors in the circuit shown in FIG. 8 to 10, H means high level and L means low level.
  • both SLN and BLN are low in the idle state.
  • both SLN and BLN become high, and the charges stored in the source line SL and the bit line BL in this state are discharged.
  • both SLN and BLN are low again.
  • FIG. 11 is a flowchart showing an operation example of the semiconductor memory device 1 according to the embodiment of the present disclosure.
  • an operation example of the semiconductor memory device 1 according to the embodiment of the present disclosure will be described with reference to FIG.
  • the semiconductor memory device 1 keeps the source line SL and the bit line BL in a floating state by a signal from the control circuit 100 during standby (step S101).
  • the control circuit 100 detects an activate command during standby (step S102)
  • the control circuit 100 outputs a signal for shorting the source line SL and the bit line BL to VSS (step S103).
  • the source line SL and the bit line BL are short-circuited to VSS, the charges accumulated in the source line SL and the bit line BL are discharged as described above, and the potential difference between the source line SL and the bit line BL is reduced. Disappear.
  • the semiconductor memory device 1 When the source line SL and the bit line BL are shorted to VSS, the semiconductor memory device 1 subsequently supplies a predetermined potential (for example, a high level potential) to the bit line BL, and the transistor connected in series to the memory element Is turned on, and the source line SL and the bit line BL are connected via the storage element (step S104).
  • a predetermined potential for example, a high level potential
  • Step S105 When the source line SL and the bit line BL are connected via the storage element to enter the active standby state, the semiconductor memory device 1 subsequently keeps the source line SL and the bit line BL in a floating state by a signal from the control circuit 100. (Step S105).
  • step S106 the semiconductor memory device 1 switches the source line SL and the bit line BL to a desired data state and executes a write process or a read process (step S107).
  • step S108 the semiconductor memory device 1 is again in a standby state, and the source line SL and the bit line BL are kept floating by a signal from the control circuit 100.
  • the semiconductor memory device 1 can not only suppress an increase in power consumption but also prevent erroneous writing and destruction of the memory element.
  • the semiconductor memory device 1 may be composed of a memory chip 2 and a processing chip 3.
  • the processing chip 3 includes a command counter 110, a temperature sensor 120, a timer 130, and a clock counter 140, and the memory chip 2 may have other configurations.
  • the memory chip 2 and the processing chip 3 may be mounted on a system in package or a system on chip. In FIG.
  • the reference cell provided in the reference cell array 20 includes a high-resistance reference cell 20a and a low-resistance reference cell 20b.
  • FIG. 12 shows column control switches 32a and 34a for the high-resistance reference cell 20a and column control switches 32b and 34b for the low-resistance reference cell 20b.
  • the semiconductor memory device 1 according to the embodiment of the present disclosure can be mounted on various electronic devices.
  • electronic devices on which the semiconductor storage device 1 according to the embodiments of the present disclosure can be mounted include smartphones, tablet terminals, digital still cameras, digital video cameras, music players, set-top boxes, computers, televisions, watches, active speakers. , Headsets, game consoles, radios, measuring instruments, electronic tags, beacons, etc.
  • FIG. 13 is an explanatory diagram illustrating a functional configuration example of the electronic device 1000 in which the semiconductor memory device 1 according to the embodiment of the present disclosure can be mounted.
  • An electronic device 1000 illustrated in FIG. 13 includes a system-in-package 1100, an antenna 1110, a speaker 1120, a microphone 1130, a display device 1140, an input device 1150, a sensor 1160, and a power source 1170.
  • the system-in-package 1100 includes a processor 1200, a wireless communication interface 1210, and an audio circuit 1220.
  • the antenna 1110 is an antenna for performing mobile communication, wireless LAN, or near field communication, and is connected to the wireless communication interface 1210.
  • the speaker 1120 outputs sound and is connected to the audio circuit 1220.
  • the microphone 1130 collects sounds around the electronic device 1000 and is connected to the audio circuit 1220.
  • the display device 1140 includes, for example, a liquid crystal display, an organic EL display, an LED (Light Emitting Diode) indicator, and the like, and is connected to the processor 1200.
  • the input device 1150 includes, for example, a keyboard, buttons, and a touch panel, and is connected to the processor 1200.
  • the sensor 1160 has functions such as an optical sensor, a position sensor, an acceleration sensor, a biological sensor, a magnetic sensor, a mechanical sensor, a thermal sensor, an electric sensor, or a chemical sensor.
  • the resistance change type semiconductor memory device 1 may be connected to the sensor 1160.
  • the power source 1170 supplies power to the electronic device 1000, and is a power source supplied from, for example, a battery or an AC adapter.
  • the processor 1200 is an electronic circuit for controlling the operation of the electronic device 1000.
  • the resistance change type semiconductor memory according to the embodiment of the present disclosure is included in the system in package 1100 or outside the system in package 1100.
  • the device 1 may be connected.
  • the wireless communication interface 1210 has functions of mobile communication, wireless LAN, or short-range communication.
  • the resistance change type semiconductor memory device 1 according to the embodiment of the present disclosure may be connected to the wireless communication interface 1210.
  • the audio circuit 1220 has a function of controlling the speaker 1120 and the microphone 1130, and the resistance change type semiconductor memory device 1 according to the embodiment of the present disclosure may be connected to the audio circuit 1220.
  • such an electronic device 1000 can improve the writing reliability during data writing while suppressing power consumption. It becomes.
  • the embodiment of the present disclosure it is possible to reduce the standby current without adding a transistor or a wiring to the memory cell array and to transfer the storage element to the storage element due to the charge accumulated in the source line or the bit line.
  • a semiconductor memory device 1 capable of preventing erroneous writing and destruction of a memory element.
  • the semiconductor memory device 1 according to the embodiment of the present disclosure can suppress standby leak not only during the standby state but also during the active standby state.
  • the semiconductor memory device 1 according to the embodiment of the present disclosure can reduce power consumption, thereby leading to an improvement in the product value of a final product or chip on which the semiconductor memory device 1 is mounted and contributing to cost reduction. To do. Furthermore, the final product on which the semiconductor memory device 1 according to the embodiment of the present disclosure is mounted can improve the operation time and can also suppress the heat generation during operation, thereby reducing the cost by reducing the heat generation countermeasure member, The effect of prolonging the product life can be obtained.
  • a memory cell comprising: a source line; a bit line; a transistor provided between the source line and the bit line and turned on or off by a potential of a word line; and a memory element connected in series with the transistor
  • a signal for discharging charges accumulated in the source line and the bit line is output, and the source line and the bit line are floated before the start of writing or reading.
  • a control circuit that outputs a signal to make a state.
  • a memory cell comprising: a memory element provided between a source line and a bit line; and a transistor provided in series with the memory element and turned on or off depending on a potential of a word line; In response to the activation of the word line, a signal for discharging the charges accumulated in the source line and the bit line is output, and the source line and the bit line are brought into a floating state before the start of writing or reading.
  • a control circuit for outputting a signal comprising: (6) The semiconductor memory device according to (5), wherein both the source line and the bit line are short-circuited to a ground potential in response to activation of the word line. (7) The semiconductor memory device according to (6), wherein the transistor is turned on after both the source line and the bit line are short-circuited to a ground potential. (8) The semiconductor memory device according to (7), wherein a signal that causes the source line and the bit line to be in a floating state is output after the transistor is turned on. (9) The semiconductor memory device according to any one of (5) to (8), wherein the memory element is a resistance change type memory element.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

【課題】簡易な構成によって消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な制御回路を提供する。 【解決手段】ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路が提供される。

Description

制御回路、半導体記憶装置、情報処理装置及び制御方法
　本開示は、制御回路、半導体記憶装置、情報処理装置及び制御方法に関する。
　ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ　Ｔｒａｎｓｆｅｒ　Ｔｏｒｑｕｅ　Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ；スピン注入磁気メモリ）における消費電力削減のための対策として、スタンバイ時にはソース線及びビット線をフローティングに保つ方法がある。また、ソース線とビット線との間にトランジスタを挿入して、ソース線とビット線とをショートすることで磁気トンネル接合（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ；ＭＴＪ）素子の破壊を防ぐ方法が開示されている（例えば特許文献１参照）。
特開２０１４－１９１８３５号公報
　しかし、上記特許文献１に記載された方法では全てのソース線とビット線との間にトランジスタを挿入する必要があり、制御が煩雑になるとともに配線リソースが増大してしまう。
　そこで本開示では、簡易な構成によって消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提案する。
　本開示によれば、ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路が提供される。
　また本開示によれば、ソース線とビット線との間に設けられるメモリ素子と、前記メモリ素子と直列に設けられ、ワード線の電位によってオンまたはオフが切り替わるトランジスタと、を備えるメモリセルと、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する制御回路と、を備える、半導体記憶装置が提供される。
　また本開示によれば、上記半導体記憶装置を少なくとも１つ備える、情報処理装置が提供される。
　また本開示によれば、プロセッサが、ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられてワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子とを備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力することと、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力することと、を実行する、制御方法が提供される。
　以上説明したように本開示によれば、簡易な構成によって消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な、新規かつ改良された制御回路、半導体記憶装置、情報処理装置及び制御方法を提供することが出来る。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握され得る他の効果が奏されてもよい。
本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。 メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。 図２に示した回路の比較例となる回路を示す説明図である。 図２に示した回路の比較例となる回路を示す説明図である。 図３に示した回路の動作をタイミングチャートで示す説明図である。 図４に示した回路の動作をタイミングチャートで示す説明図である。 図２に示した回路の動作をタイミングチャートで示す説明図である。 図３に示した比較例の回路のそれぞれのラインやトランジスタの状態の推移を示す説明図である。 図４に示した比較例の回路のラインやトランジスタの状態の推移を示す説明図である。 図２に示した回路のラインやトランジスタの状態の推移を示す説明図である。 同実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。 同実施の形態に係る半導体記憶装置１の構成例を示す説明図である。 同実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　なお、説明は以下の順序で行うものとする。
　１．本開示の実施の形態
　　１．１．概要
　　１．２．構成例
　２．応用例
　３．まとめ
　＜１．本開示の実施の形態＞
　［１．１．概要］
　本開示の実施の形態について詳細に説明する前に、本開示の実施の形態の概要について説明する。
　上述したように、ＳＴＴ－ＭＲＡＭ（スピン注入磁気メモリ）における消費電力削減のための対策として、スタンバイ時にはソース線及びビット線をフローティングに保つ方法がある。ソース線及びビット線をフローティングに保つことで、ソース線及びビット線をＶＤＤからＶＳＳへ貫通して流れるトランジスタリークによる消費電力の低減が可能となる。この貫通電流は、スタンバイ時にソース線及びビット線をＶＳＳにショートすると、高温時には特に顕著になり、スタンバイ電流にも関わらず書き込み時のパルスと同程度まで増加する可能性がある。まず、最も簡便にこのリーク電流を削減するために考え得るのは、ＶＳＳ側のカラムスイッチをＯＦＦにすることでリークパスの抵抗をあげることである。しかし、この状態でアクティブ状態に遷移すると、リーク電流によってソース線及びビット線に蓄積された電荷のために、タイミングによっては磁気トンネル接合（ＭＴＪ）素子の両端に大きな電位差が生じ、ＭＴＪ素子に記録されていたデータの損失やＭＴＪ素子の破壊といった現象が起こりうる。この現象は、ソース線とビット線とに蓄積される電荷が必ずしも同量ではなく、ソース線とビット線との間に自然と電位差が生じることが原因で起こりうる。
　そこで、ソース線とビット線との間にトランジスタを挿入して、ソース線とビット線とをショートすることで磁気トンネル接合（ＭＴＪ）素子の破壊を防ぐ方法が開示されている。ソース線とビット線とをショートすることで、上述したようなソース線とビット線との間の電位差が無くなる。ソース線とビット線との間の電位差が無くなることで、ＭＴＪ素子に記録されていたデータの損失やＭＴＪ素子の破壊といった現象は起こらなくなる。
　しかし、全てのソース線とビット線とのペアに対してトランジスタを挿入すると、トランジスタのみならずトランジスタを制御するための配線が必要になる。セルアレイの周辺は配線が混雑するため、必要以上の配線の形成は望ましくない。
　そこで本件開示者は、簡易な構成によって半導体記憶装置の消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な技術について鋭意検討を行った。その結果、本件開示者は、以下で説明するように、簡易な構成によって半導体記憶装置の消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことが可能な技術を考案するに至った。
　［１．２．構成例］
　続いて、本開示の実施の形態について詳細に説明する。図１は、本開示の実施の形態に係る半導体記憶装置の機能構成例を示す説明図である。以下、図１を用いて、本開示の実施の形態に係る半導体記憶装置の機能構成例について説明する。
　図１に示したように、本開示の実施の形態に係る半導体記憶装置１は、メモリセルアレイ１０と、リファレンスセルアレイ２０と、ＶＤＤ側のカラム制御スイッチ３１、３２と、ＶＳＳ側のカラム制御スイッチ３３、３４と、カラムデコーダ４１と、ワード線デコーダ４２と、ワード線ドライバ４３と、センスアンプ５０と、制御回路１００と、コマンドカウンタ１１０と、温度センサ１２０と、タイマ１３０と、クロックカウンタ１４０と、を含んで構成される。
　メモリセルアレイ１０は、マトリクス状に配置された、記憶素子を有するメモリセルを有している。本実施形態では、記憶素子として、両端間に印加される電位差の極性に応じて可逆的に抵抗状態が変化することを利用して、情報の記憶を行う素子を用いる。そのような素子としては、上述のようにＭＴＪ素子を用いることが出来る。記憶素子は、２つの識別可能な抵抗状態（低抵抗状態および高抵抗状態）を有するものである。また、メモリセルアレイ１０は、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３１と、ＶＳＳ側のカラム制御スイッチ３３と、に接続されている。
　リファレンスセルアレイ２０は、マトリクス状に配置された複数のリファレンスセルを有している。また、リファレンスセルアレイ２０は、メモリセルアレイ１０と同様に、行方向（横方向）に延伸する複数のワード線と、列方向（縦方向）に延伸する複数のビット線および複数のソース線とを有している。各ワード線の一端はワード線ドライバ４３に接続され、各ビット線はＶＤＤ側のカラム制御スイッチ３２と、ＶＳＳ側のカラム制御スイッチ３４と、に接続されている。
　本実施形態では、リファレンスセルアレイ２０に設けられるリファレンスセルは、高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有する。高抵抗のリファレンスセルと、低抵抗のリファレンスセルと、を有することで、リファレンスセルの合成抵抗値を、高抵抗と低抵抗の中間の所望の値としている。
　カラム制御スイッチ３１～３４は、制御信号に基づいて、メモリセルアレイ１０の複数のビット線やソース線のうちの、駆動対象となるメモリセルに係るビット線やソース線を、図示しないビット線駆動部やソース線駆動部と接続するものである。カラム制御スイッチ３１～３４に供給される制御信号には、リードイネーブル信号ＲＤｅｎ、ライトイネーブル信号ＷＲｅｎがある。またカラム制御スイッチ３１～３４には、データ信号Ｄａｔａと、カラムデコーダ４１からの信号（カラムアドレス信号をデコードしたもの）が送られる。
　カラムデコーダ４１は、アドレス信号をデコードし、デコードした信号をカラム制御スイッチ３１～３４に送る。ワード線デコーダ４２は、アドレス信号をデコードし、デコードした信号をワード線ドライバ４３に送る。ワード線ドライバ４３は、制御信号に基づいて、メモリセルアレイ１０における、駆動対象となるメモリセルを選択するものである。具体的には、ワード線ドライバ４３は、メモリセルアレイ１０のワード線に信号を印加することにより、データの書込動作または読出動作の対象となるメモリセルの属する行を選択する。ワード線ドライバ４３には、ワード線デコーダ４２からの信号に加え、ワード線をアクティベートとするための信号ＡＣＴｅｎが送られる。
　センスアンプ５０は、メモリセルアレイ１０のメモリセルからデータを読み出す際に、ビット線を通じて出力される電位と、リファレンスセルアレイ２０のリファレンスセルが生成する参照電位とを比較して、参照電位より高い（Ｈ）か、低い（Ｌ）かを示すデータを出力する。
　制御回路１００は、後述するように、ワード線ＷＬにハイレベルの電位が印加される（アクティベートされる）前に、ソース線及びビット線に蓄えられた電荷を放出するための信号を出力する回路である。
　図２は、メモリセルアレイ１０及びメモリセルアレイ１０の周辺の回路構成例を示す説明図である。図２に示したメモリセルアレイ１０の周辺の回路は、メモリセルに対して書き込み動作を実行するための回路である。図２には、レジスタ６１、６３と、ＮＯＴゲート６２、６４と、ＮＡＮＤゲート６５～７０と、トランジスタＴｒ１～Ｔｒ５と、が示されている。メモリセルアレイ１０は、ＮＯＴゲート６２、６４により、トランジスタＴｒ１、Ｔｒ２のいずれか一方がオンになり、トランジスタＴｒ３、Ｔｒ４のいずれか一方がオンになることで、記憶素子Ｒ１へのデータの書き込みを行うこと、すなわち、記憶素子Ｒ１の抵抗状態を変化させることが出来る。
　ここで、ＮＡＮＤゲート６９には、ＮＡＮＤゲート６７の出力と、信号ＤＳＣＨＧｅｎｂと、が入力される。同様にＮＡＮＤゲート７０には、ＮＡＮＤゲート６８の出力と、信号ＤＳＣＨＧｅｎｂと、が入力される。信号ＤＳＣＨＧｅｎｂは制御回路１００から出力される。ワード線ＷＬにハイレベルの電位が印加される（アクティベートされる）前に信号ＤＳＣＨＧｅｎｂをローレベルにすることで、トランジスタＴｒ３、Ｔｒ４がオンになり、ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされる。ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされると、ソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出される。
　ここで、図２に示した回路の動作を説明するために比較例の回路を２つ示す。図３、図４は、図２に示した回路の比較例となる回路を示す説明図である。図３に示したのは、スタンバイ中はソース線及びビット線の電位をＶＳＳに固定する場合の回路例であり、ＮＡＮＤゲート６７～７０の替わりにＡＣＴｆが反転入力されるＯＲゲート７９、８０が設けられている。図４に示したのは、スタンバイ中はソース線及びビット線をフローティングにする場合の回路例であり、ＮＡＮＤゲート６７～７０の替わりにＡＮＤゲート８９、９０が設けられている。
　まず図３に示した回路を考える。この回路は、メモリにアクセスの無いスタンバイ中は、記憶素子の両端の電位、すなわちソース線及びビット線の電位をＶＳＳに保つことで、記憶素子の両端に余計な電位差を与えず、記憶素子に確実に値を保持することを意図している。
　図５は、図３に示した回路の動作をタイミングチャートで示す説明図である。図５に示したように、図３に示した回路は、リード動作及びライト動作以外のスタンバイ中ではソース線及びビット線の電位をＶＳＳに維持している。
　しかし、スタンバイ中にソース線及びビット線の電位をＶＳＳに固定すると、ＶＤＤからＶＳＳへ抜けるリーク電流（貫通電流）が生じうる。上述したように、この貫通電流は、スタンバイ時にソース線及びビット線をＶＳＳにショートすると、高温時には特に顕著になり、スタンバイ電流にも関わらず書き込み時のパルスと同程度まで増加する可能性がある。この原因の一つとしては、読み出し時のマージンを上げるために、カラム制御スイッチのサイズを大きくすることでカラム制御スイッチのトランジスタの低抵抗化を図っていることがある。すなわち、カラム制御スイッチのトランジスタがオフの状態でも比較的低抵抗となっていることが、スタンバイ時の電力増加の一因となっている。
　そこで、スタンバイ中にＶＳＳ側のトランジスタもオフにしてフローティング状態とすることで、リーク電流を抑えることを目的としたのが図４に示した回路である。図６は、図４に示した回路の動作をタイミングチャートで示す説明図である。図５に示したように、図４に示した回路は、リード動作及びライト動作以外のスタンバイ中ではソース線及びビット線をフローティング状態としている。
　スタンバイ中にＶＳＳ側のトランジスタもオフにすることでリーク電流を抑えることができるが、その反面、スタンバイ中にソース線及びビット線に電荷が蓄積され、この電荷がアクティブ状態に遷移する過程で記憶素子に蓄えられていたデータを破壊したり（すなわち誤って書き込んだり）、記憶素子そのものを破壊してしまったりする可能性がある。
　また定常状態においても、記憶素子が接続されているノードにおけるＶＤＤとＶＳＳの間の抵抗分割値に差が有り、ソース線とビット線との間に電位差が生じうる。この状態でワード線をアクティブ状態にすると、ソース線とビット線との間に生じていた電位差によって記憶素子の静電破壊を引き起こす可能性もある。従って、ＶＳＳ側のトランジスタをオフにするだけでは記憶素子の両端の電位差の発生を抑えることはできない。
　上述したように、ソース線とビット線との間にトランジスタを挿入して、ソース線とビット線とをショートすることでソース線とビット線との間の電位差を無くすことは出来る。しかし、全てのソース線とビット線とのペアに対してトランジスタを挿入すると、トランジスタのみならずトランジスタを制御するための配線が必要になる。セルアレイの周辺は配線が混雑するため、必要以上の配線の形成は望ましくない。
　そこで本実施形態では、図２に示したように、制御回路１００は、ワード線ＷＬにハイレベルの電位が印加される前に信号ＤＳＣＨＧｅｎｂをローレベルにする。本開示の実施の形態に係る半導体記憶装置１は、ワード線ＷＬにハイレベルの電位が印加される前に信号ＤＳＣＨＧｅｎｂをローレベルにすることで、ソース線及びビット線がＶＳＳにショートされて、ソース線及びビット線に蓄えられていた電荷を排出する構成を採っている。
　図７は、図２に示した回路の動作をタイミングチャートで示す説明図である。図２に示した回路は、ＤＳＣＨＧｅｎｂをローレベルになるまではソース線ＳＬ及びビット線ＢＬはフローティング状態となっている。ソース線ＳＬ及びビット線ＢＬがフローティング状態となっていることで、リーク電流の削減が可能となる。また、ソース線ＳＬ及びビット線ＢＬがフローティング状態となっていることで、記憶素子に記憶されているデータに対する誤った書き込みが行われることも無い。そして、ワード線ＷＬのアクティベートが指示されると、ワード線ＷＬの電位がハイレベルになる前に、制御回路１００が信号ＤＳＣＨＧｅｎｂをローレベルに変化させる。信号ＤＳＣＨＧｅｎｂがローレベルになると、トランジスタＴｒ３、Ｔｒ４がオンになり、ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされる。ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされると、ソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出される。ソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出されることで、ソース線ＳＬの電位とビット線ＢＬの電位とがイコライズされるので、ソース線ＳＬの電位とビット線ＢＬとの間に大きな電位差が生じることもない。
　信号ＤＳＣＨＧｅｎｂがローレベルになった後でワード線ＷＬの電位がハイレベルになり、ワード線ＷＬの電位がハイレベルになった後で、制御回路１００が信号ＤＳＣＨＧｅｎｂをハイレベルに変化させる。信号ＤＳＣＨＧｅｎｂがハイレベルになると、信号ＡＣＴｆがハイレベルになるまでは、ソース線ＳＬ及びビット線ＢＬはフローティング状態となる。ここでソース線ＳＬ及びビット線ＢＬがフローティング状態となることで、ライトまたはリードのパルスが立っていないアクティブスタンバイ状態におけるリーク電流も抑制することが出来る。特に、バースト転送による入出力が行われるメモリの場合には、このアクティブスタンバイ状態の期間も長くなるために、アクティブスタンバイ状態におけるリーク電流の抑制はメモリの消費電力抑制の観点からも非常に重要であり、且つ効果的である。
　記憶素子への書き込み動作の場合では、まずライトコマンドを受けてデータを受け、そのデータが一度レジスタに格納される。格納されたデータは、ライトのパルスが立ち上がる前に、信号ＡＣＴｆがハイレベルになることで、カラム制御スイッチのトランジスタを所望の方向に制御する。その後、信号ＰＬＳｅｎにてライトのパルスが発行される。ライトのパルスが切れた（信号ＰＬＳｅｎがローレベルになった）後は、信号ＡＣＴｆがローレベルになり、ソース線ＳＬ及びビット線ＢＬがフローティング状態となる。
　データを記憶素子から読み出す場合では、ソース線ＳＬまたはビット線ＢＬのうち、センスアンプ５０に接続されている方（図２の回路ではソース線ＳＬの方）に電位が生じるようなデータ（図７の例ではハイレベルのデータ）がレジスタに転送される。その後、信号ＰＬＳｅｎにてライトのパルスが発行される。リードのパルスが切れた（信号ＰＬＳｅｎがローレベルになった）後は、信号ＡＣＴｆがローレベルになり、ソース線ＳＬ及びビット線ＢＬがフローティング状態となる。
　制御回路１００は、図２に示した回路に対して、ワード線ＷＬの電位がハイレベルになる前にソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷を排出させるための信号を出力することができる。このように動作することで、制御回路１００は、簡易な構成によって半導体記憶装置１の消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことを可能としている。
　図８は、図３に示した比較例の回路のそれぞれのラインやトランジスタの状態の推移を示す説明図である。図９は、図４に示した比較例の回路のラインやトランジスタの状態の推移を示す説明図である。そして図１０は、図２に示した回路のラインやトランジスタの状態の推移を示す説明図である。図８～１０において、Ｈはハイレベル、Ｌはローレベルであることを意味する。
　図８に示したように、スタンバイ中にソース線及びビット線の電位をＶＳＳに固定する場合は、アイドル状態、アクティベート中、アクティブ状態ではＳＬＮ、ＢＬＮがいずれもハイ（Ｈ）となっている。また図９に示したように、スタンバイ中にソース線及びビット線の電位をフローティング状態にする場合は、アイドル状態、アクティベート中、アクティブ状態ではＳＬＮ、ＢＬＮがいずれもロー（Ｌ）となっている。
　これらに対し、図１０に示した回路では、アイドル状態ではＳＬＮ、ＢＬＮがいずれもローとなっている。そしてアクティベート中ではＳＬＮ、ＢＬＮがいずれもハイとなり、この状態でソース線ＳＬ及びビット線ＢＬに蓄えられていた電荷が排出される。そしてアクティブ状態になると、再びＳＬＮ、ＢＬＮがいずれもローとなっている。このように遷移することで、本実施形態に係る半導体記憶装置１は、消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことを可能としている。
　図１１は、本開示の実施の形態に係る半導体記憶装置１の動作例を示す流れ図である。以下、図１１を用いて本開示の実施の形態に係る半導体記憶装置１の動作例を説明する。
　半導体記憶装置１は、スタンバイ中は、制御回路１００からの信号により、ソース線ＳＬ及びビット線ＢＬをフローティングに保つ（ステップＳ１０１）。スタンバイ中に制御回路１００がアクティベートコマンドを検知すると（ステップＳ１０２）、制御回路１００は、ソース線ＳＬ及びビット線ＢＬをＶＳＳへショートさせる信号を出力する（ステップＳ１０３）。ソース線ＳＬ及びビット線ＢＬがＶＳＳにショートされることで、上述したようにソース線ＳＬ及びビット線ＢＬに蓄積されていた電荷が排出され、ソース線ＳＬとビット線ＢＬとの間の電位差が無くなる。
　ソース線ＳＬ及びビット線ＢＬをＶＳＳへショートさせると、半導体記憶装置１は、続いてビット線ＢＬに所定の電位（例えばハイレベルの電位）を供給し、記憶素子に直列に接続されているトランジスタをオンにして、記憶素子を介してソース線ＳＬとビット線ＢＬとを接続する（ステップＳ１０４）。
　記憶素子を介してソース線ＳＬとビット線ＢＬとを接続してアクティブスタンバイ状態になると、続いて半導体記憶装置１は、制御回路１００からの信号により、ソース線ＳＬ及びビット線ＢＬをフローティングに保つ（ステップＳ１０５）。
　その後、ライトコマンドまたはリードコマンドが発生すると（ステップＳ１０６）、半導体記憶装置１は、ソース線ＳＬ及びビット線ＢＬを所望のデータ状態に切り替えて、ライト処理またはリード処理を実行する（ステップＳ１０７）。その後、プリチャージ（ＰＲＥ）コマンドが発生すると（ステップＳ１０８）、半導体記憶装置１は、再びスタンバイ状態となって、制御回路１００からの信号により、ソース線ＳＬ及びビット線ＢＬをフローティングに保つ。
　このように動作することで、本実施形態に係る半導体記憶装置１は、消費電力の増加を抑えるだけでなく、記憶素子の誤書き込みや破壊を防ぐことを可能としている。
　＜２．応用例＞
　本開示の実施の形態に係る半導体記憶装置１は、１つのチップ上に全ての構成が形成されても良く、一部の構成が別のチップに形成されても良い、図１２は、本開示の実施の形態に係る半導体記憶装置１の構成例を示す説明図である。例えば半導体記憶装置１は、メモリチップ２と処理チップ３とから構成されても良い。処理チップ３には、図１２に示したように、コマンドカウンタ１１０、温度センサ１２０、タイマ１３０及びクロックカウンタ１４０が形成され、メモリチップ２にはその他の構成が形成されても良い。そしてメモリチップ２及び処理チップ３は、システムインパッケージもしくはシステムオンチップに搭載されてもよい。なお、図１２には、リファレンスセルアレイ２０に設けられるリファレンスセルとして、高抵抗のリファレンスセル２０ａと、低抵抗のリファレンスセル２０ｂと、を有する。また図１２には、高抵抗のリファレンスセル２０ａに対するカラム制御スイッチ３２ａ、３４ａと、低抵抗のリファレンスセル２０ｂに対するカラム制御スイッチ３２ｂ、３４ｂと、が示されている。
　そして、本開示の実施の形態に係る半導体記憶装置１は、様々な電子デバイスに搭載されうる。本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイスとしては、スマートフォン、タブレット型端末、デジタルスチルカメラ、デジタルビデオカメラ、音楽プレイヤー、セットトップボックス、コンピュータ、テレビ、時計、アクティブスピーカー、ヘッドセット、ゲーム機、ラジオ、計測器、電子タグ、ビーコンなどがある。
　図１３は、本開示の実施の形態に係る半導体記憶装置１が搭載されうる電子デバイス１０００の機能構成例を示す説明図である。図１３に示した電子デバイス１０００は、システムインパッケージ１１００、アンテナ１１１０、スピーカ１１２０、マイク１１３０、表示装置１１４０、入力装置１１５０、センサ１１６０、電源１１７０を含む。またシステムインパッケージ１１００は、プロセッサ１２００、無線通信インターフェース１２１０、オーディオ回路１２２０を含む。
　アンテナ１１１０は、移動体通信、無線ＬＡＮまたは近距離通信を行うためのアンテナであり、無線通信インターフェース１２１０と接続されている。スピーカ１１２０は、音を出力するものであり、オーディオ回路１２２０と接続されている。マイク１１３０は、電子デバイス１０００の周囲の音を集音するものであり、オーディオ回路１２２０と接続されている。
　表示装置１１４０は、例えば液晶ディスプレイ、有機ＥＬディスプレイ、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）インジケータ等で構成され、プロセッサ１２００と接続されている。入力装置１１５０は、例えばキーボード、ボタン、タッチパネルなどで構成され、プロセッサ１２００と接続されている。
　センサ１１６０は、光学センサ、位置センサ、加速度センサ、生体センサ、磁気センサ、機械量センサ、熱センサ、電気センサまたは化学センサ等の機能を有する。センサ１１６０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。電源１１７０は、電子デバイス１０００へ電源を供給するものであり、例えばバッテリやＡＣアダプタなどから供給される電源である。
　プロセッサ１２００は、電子デバイス１０００の動作を制御するための電子回路であり、システムインパッケージ１１００の中に、またはシステムインパッケージ１１００の外に、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
　無線通信インターフェース１２１０は、移動体通信、無線ＬＡＮまたは近距離通信の機能を有する。無線通信インターフェース１２１０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。オーディオ回路１２２０は、スピーカ１１２０およびマイク１１３０を制御する機能を持ち、オーディオ回路１２２０には、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１が接続されてもよい。
　このような電子デバイス１０００は、本開示の実施の形態に係る抵抗変化型の半導体記憶装置１を搭載することで、消費電力を抑えながら、データ書き込み時における書き込みの信頼性を向上させることが可能となる。
　＜３．まとめ＞
　以上説明したように本開示の実施の形態によれば、メモリセルアレイにトランジスタや配線を追加することなしに、スタンバイ電流を削減しつつ、ソース線やビット線に蓄積された電荷による記憶素子への誤書き込みや記憶素子の破壊を防止できる半導体記憶装置１が提供される。本開示の実施の形態に係る半導体記憶装置１は、スタンバイ状態の期間中だけでなく、アクティブスタンバイ状態の期間中におけるスタンバイリークも抑制することが出来る。
　また本開示の実施の形態に係る半導体記憶装置１は、消費電力を抑制できることで、この半導体記憶装置１が搭載される最終製品やチップの製品価値の向上に繋がり、かつコストの抑制にも寄与する。さらに本開示の実施の形態に係る半導体記憶装置１が搭載される最終製品は、稼働時間を向上させることが出来るとともに、動作時の発熱も抑制でき、発熱対策の部材の削減によるコストダウンや、製品の長寿命化という効果を得ることができる。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路。
（２）
　前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、前記（１）に記載の制御回路。
（３）
　前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、前記（２）に記載の制御回路。
（４）
　前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、前記（３）に記載の制御回路。
（５）
　ソース線とビット線との間に設けられるメモリ素子と、前記メモリ素子と直列に設けられ、ワード線の電位によってオンまたはオフが切り替わるトランジスタと、を備えるメモリセルと、
　前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する制御回路と、
を備える、半導体記憶装置。
（６）
　前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、前記（５）に記載の半導体記憶装置。
（７）
　前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、前記（６）に記載の半導体記憶装置。
（８）
　前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、前記（７）に記載の半導体記憶装置。
（９）
　前記メモリ素子は抵抗変化型のメモリ素子である、前記（５）～（８）のいずれかに記載の半導体記憶装置。
（１０）
　前記メモリ素子は磁気抵抗変化型のメモリ素子である、前記（９）に記載の半導体記憶装置。
（１１）
　前記（５）～（１０）のいずれかに記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
（１２）
　プロセッサが、
　ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられてワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子とを備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力することと、
　書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力することと、
を実行する、制御方法。
　１　　半導体記憶装置
　１００　　制御回路

Claims (12)

  1. 　ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子と、を備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、制御回路。
  2. 　前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、請求項１に記載の制御回路。
  3. 　前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、請求項２に記載の制御回路。
  4. 　前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、請求項３に記載の制御回路。
  5. 　ソース線とビット線との間に設けられるメモリ素子と、前記メモリ素子と直列に設けられ、ワード線の電位によってオンまたはオフが切り替わるトランジスタと、を備えるメモリセルと、
    　前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力し、書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する制御回路と、
    を備える、半導体記憶装置。
  6. 　前記制御回路は、前記ワード線の活性化に応じて前記ソース線及び前記ビット線を共に接地電位にショートさせる、請求項５に記載の半導体記憶装置。
  7. 　前記制御回路は、前記ソース線及び前記ビット線を共に接地電位にショートさせたあとに前記トランジスタをオンさせる、請求項６に記載の半導体記憶装置。
  8. 　前記制御回路は、前記トランジスタをオンさせた後に、前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力する、請求項７に記載の半導体記憶装置。
  9. 　前記メモリ素子は抵抗変化型のメモリ素子である、請求項５に記載の半導体記憶装置。
  10. 　前記メモリ素子は磁気抵抗変化型のメモリ素子である、請求項６に記載の半導体記憶装置。
  11. 　請求項５に記載の半導体記憶装置を少なくとも１つ備える、情報処理装置。
  12. 　プロセッサが、
    　ソース線と、ビット線と、前記ソース線と前記ビット線との間に設けられてワード線の電位によってオンまたはオフが切り替わるトランジスタと、前記トランジスタと直列に接続されるメモリ素子とを備えるメモリセルに対し、前記ワード線の活性化に応じて前記ソース線及び前記ビット線に蓄積された電荷を排出させるための信号を出力することと、
    　書き込みまたは読み出しの開始までに前記ソース線及び前記ビット線をフローティング状態にさせる信号を出力することと、
    を実行する、制御方法。
PCT/JP2018/005037 2017-03-09 2018-02-14 制御回路、半導体記憶装置、情報処理装置及び制御方法 WO2018163730A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE112018001243.3T DE112018001243T5 (de) 2017-03-09 2018-02-14 Steuerschaltung, halbleiterspeichervorrichtung,informationsverarbeitungsvorrichtung und steuerverfahren
US16/491,928 US11315616B2 (en) 2017-03-09 2018-02-14 Control circuit, semiconductor memory device, information processing device, and control method
KR1020197025380A KR102443282B1 (ko) 2017-03-09 2018-02-14 제어 회로, 반도체 기억 장치, 정보 처리 장치 및 제어 방법
CN201880014876.8A CN110383381B (zh) 2017-03-09 2018-02-14 控制电路、半导体存储器设备、信息处理设备以及控制方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017045015A JP2018147546A (ja) 2017-03-09 2017-03-09 制御回路、半導体記憶装置、情報処理装置及び制御方法
JP2017-045015 2017-03-09

Publications (1)

Publication Number Publication Date
WO2018163730A1 true WO2018163730A1 (ja) 2018-09-13

Family

ID=63448739

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/005037 WO2018163730A1 (ja) 2017-03-09 2018-02-14 制御回路、半導体記憶装置、情報処理装置及び制御方法

Country Status (7)

Country Link
US (1) US11315616B2 (ja)
JP (1) JP2018147546A (ja)
KR (1) KR102443282B1 (ja)
CN (1) CN110383381B (ja)
DE (1) DE112018001243T5 (ja)
TW (1) TWI759421B (ja)
WO (1) WO2018163730A1 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013251035A (ja) * 2012-06-04 2013-12-12 Toshiba Corp 磁気ランダムアクセスメモリ
JP2014191835A (ja) * 2013-03-26 2014-10-06 Toshiba Corp 磁気メモリ

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4731041B2 (ja) * 2001-05-16 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6801448B2 (en) * 2002-11-26 2004-10-05 Sharp Laboratories Of America, Inc. Common bit/common source line high density 1T1R R-RAM array
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP5034379B2 (ja) * 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP2008204581A (ja) * 2007-02-22 2008-09-04 Elpida Memory Inc 不揮発性ｒａｍ
US8004880B2 (en) 2007-03-06 2011-08-23 Qualcomm Incorporated Read disturb reduction circuit for spin transfer torque magnetoresistive random access memory
US8144509B2 (en) * 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
US7835173B2 (en) * 2008-10-31 2010-11-16 Micron Technology, Inc. Resistive memory
US7940548B2 (en) * 2009-07-13 2011-05-10 Seagate Technology Llc Shared bit line and source line resistive sense memory structure
JP5343916B2 (ja) * 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
US8432727B2 (en) * 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
US8331127B2 (en) * 2010-05-24 2012-12-11 Macronix International Co., Ltd. Nonvolatile memory device having a transistor connected in parallel with a resistance switching device
JP5521850B2 (ja) * 2010-07-21 2014-06-18 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
WO2012105164A1 (ja) * 2011-02-01 2012-08-09 パナソニック株式会社 不揮発性半導体記憶装置
CN103548086B (zh) * 2011-07-06 2016-08-31 松下电器产业株式会社 半导体存储装置
KR101998673B1 (ko) 2012-10-12 2019-07-11 삼성전자주식회사 저항성 메모리 장치 및 그것의 구동방법
US8953370B2 (en) * 2013-02-21 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with decoupled read/write path
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
JP2015026998A (ja) * 2013-07-26 2015-02-05 株式会社東芝 マルチコンテキストコンフィグレーションメモリ
US9299409B2 (en) * 2013-09-11 2016-03-29 Tadashi Miyakawa Semiconductor storage device
US9202578B2 (en) * 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
KR20150124033A (ko) * 2014-04-25 2015-11-05 에스케이하이닉스 주식회사 전자 장치
US20160064059A1 (en) * 2014-09-02 2016-03-03 Masahiro Takahashi Semiconductor memory device
US9818467B2 (en) * 2016-03-10 2017-11-14 Toshiba Memory Corporation Semiconductor memory device
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置
TWI665672B (zh) * 2016-09-13 2019-07-11 東芝記憶體股份有限公司 Semiconductor memory device
US10224087B1 (en) * 2017-12-21 2019-03-05 Qualcomm Technologies, Incorporated Sensing voltage based on a supply voltage applied to magneto-resistive random access memory (MRAM) bit cells in an MRAM for tracking write operations to the MRAM bit cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013251035A (ja) * 2012-06-04 2013-12-12 Toshiba Corp 磁気ランダムアクセスメモリ
JP2014191835A (ja) * 2013-03-26 2014-10-06 Toshiba Corp 磁気メモリ

Also Published As

Publication number Publication date
US20210134337A1 (en) 2021-05-06
KR102443282B1 (ko) 2022-09-15
KR20190125319A (ko) 2019-11-06
JP2018147546A (ja) 2018-09-20
CN110383381A (zh) 2019-10-25
US11315616B2 (en) 2022-04-26
DE112018001243T5 (de) 2019-12-12
CN110383381B (zh) 2023-09-19
TWI759421B (zh) 2022-04-01
TW201833915A (zh) 2018-09-16

Similar Documents

Publication Publication Date Title
US11520485B2 (en) Data caching for ferroelectric memory
KR101155451B1 (ko) Ｄｒａｍ 보안 소거
EP3198607B1 (en) Seven-transistor sram bitcell with transmission gate providing reduced read disturbance
CN108346445B (zh) 存储器装置、数据处理装置及存储器装置的操作方法
JP5230818B2 (ja) スピントランスファートルク磁気抵抗ランダムアクセスメモリにおける電源投入中のデータ保護
KR20190142548A (ko) 비휘발성 메모리 장치와, 이의 리드 및 라이트 방법
US10971197B2 (en) Control circuit, semiconductor memory device, information processing device, and control method
US9922710B1 (en) Resistance variable memory apparatus and read circuit and method therefor
US7426150B2 (en) Sense amplifier overdriving circuit and semiconductor device using the same
JP2009020957A (ja) 半導体記憶装置
US11087813B2 (en) Control circuit, semiconductor memory device, information processing device, and control method
JP2012059326A (ja) 半導体記憶装置
JP2010113744A (ja) 強誘電体メモリ装置
WO2018163730A1 (ja) 制御回路、半導体記憶装置、情報処理装置及び制御方法
KR100924331B1 (ko) 반도체 메모리 소자의 센스앰프 전원 공급 회로
TWI796112B (zh) 控制電路、讀取開關驅動電路及控制位元線預充電電路的方法
US9378807B2 (en) Non-volatile static random access memory circuits
WO2021124638A1 (ja) 記憶装置
KR101763254B1 (ko) Ｄｒａｍ 보안 소거
JP2010015659A (ja) 強誘電体メモリ装置
US20130028006A1 (en) Static random access memory structure and control method thereof

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18764750

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20197025380

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 18764750

Country of ref document: EP

Kind code of ref document: A1