CN108346445B - 存储器装置、数据处理装置及存储器装置的操作方法 - Google Patents

存储器装置、数据处理装置及存储器装置的操作方法 Download PDF

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Abstract

本发明提供一种存储器装置、数据处理装置及存储器装置的操作方法，其中存储器装置包括：存储器阵列，包括耦接至字线及多条位线的一组存储器胞元，且该组存储器胞元包括多个存储器胞元；以及耦接至位线的多个传感放大器电路。各该传感放大器电路包括：传感放大器，传感及放大该组存储器胞元的数据。存储器装置更包括：地址解码器，接收并解码该些存储器胞元的至少一者的地址以启用对应的位线及字线；刷新控制器，控制存储器胞元的数据刷新；以及模式控制器，控制存储器装置以不同的多个操作模式运行，并在存储器装置进入深度省电模式时，控制使该组存储器胞元的数据锁存在该些传感放大器电路中。

Description

存储器装置、数据处理装置及存储器装置的操作方法
技术领域
本发明是有关于一种半导体存储器技术，且特别是有关于一种低功率存储器装置、数据处理装置及存储器装置的操作方法。
背景技术
动态随机存取存储器(dynamic random access memory，DRAM)为电脑及移动电脑系统中的数据存取提供速度快且容量大的存储器。由于需要周期性地进行数据刷新，功耗一直是DRAM的顾虑。为了解决功耗问题，DRAM的一种传统设计引入了深度省电(deep powerdown，DPD)模式。然而，在深度省电模式中，DRAM中存储的数据可能被损毁。另外，要从深度省电模式恢复到对DRAM进行存取可能需要长的时间周期，例如500微秒(μs)。
防止DRAM中的数据在DPD模式中丢失的一种传统途径是在处于DPD模式的同时使用静态随机存取存储器(static random access memory，SRAM)来保存数据。然而，添加SRAM可能增加面积与数据存取的回应时间。降低功耗的另一传统设计是使用自刷新模式来维持数据并可在退出自刷新模式后约100纳秒(ns)内对DRAM进行数据存取。然而，此种自刷新模式仍需要相当大的功耗。
发明内容
本发明的一个方面涉及一种存储器装置。所述存储器装置包括存储器阵列，所述存储器阵列包括耦接至字线及多条位线的一组存储器胞元，且该组存储器胞元包括多个存储器胞元。所述存储器装置还包括多个传感放大器电路，所述多个传感放大器电路耦接至该些位线。各该传感放大器电路包括传感放大器且被配置为传感及放大该组存储器胞元的数据。所述存储器装置进一步包括地址解码器，所述地址解码器接收并解码存储器胞元的至少一者的地址以启用对应的位线及字线。另外，所述存储器装置包括刷新控制器，所述刷新控制器控制该些存储器胞元的数据刷新。此外，所述存储器装置包括模式控制器，所述模式控制器控制该存储器装置以不同的多个操作模式运行，该些操作模式包括深度省电(DPD)模式。当该存储器装置进入该深度省电模式时，该模式控制器控制使该组存储器胞元的数据锁存在该些传感放大器电路中。
本发明的另一方面涉及一种数据处理装置。该装置包括存储器装置，该存储器装置存储待处理数据。该装置还包括处理器，该处理器耦接至存储器装置。该处理器被配置为在处理期间存取该记忆存储器装置。该装置更包括存储单元，该存储单元耦接至处理器。该存储单元存储作业系统。该存储器装置包括存储器阵列，该存储器阵列包括耦接至多条位线及多条字线的多组存储器胞元，且各该组存储器胞元包括多个存储器胞元。所述存储器装置还包括多个传感放大器电路，该些传感放大器电路耦接至该些位线。各该传感放大器电路包括传感放大器且被配置为传感及放大该些组存储器胞元的数据。所述存储器装置进一步包括地址解码器，该地址解码器接收并解码该些存储器胞元的至少一者的地址以启用对应的位线及字线。另外，该存储器装置包括刷新控制器，该刷新控制器控制该些存储器胞元的数据刷新。此外，该存储器装置包括模式控制器，该模式控制器控制该存储器装置以不同的多个操作模式运行，该些操作模式包括深度省电(DPD)模式。当该存储器装置进入该深度省电模式时，该模式控制器控制使该些组存储器胞元的至少一者的数据锁存在该些传感放大器电路中。当该数据处理装置进入暂停模式时，该待处理数据被保持在该存储器装置中。
本发明的又一方面涉及一种存储器装置的操作方法，该存储器装置包括具有多组存储器胞元的存储器阵列。所述方法包括：接收欲进入深度省电模式的信号；控制存储器装置进入深度省电模式；当存储器装置进入深度省电模式时，将该些存储器胞元的至少一者的数据锁存在存储器装置中；接收欲退出深度省电模式的信号，将所锁存的数据恢复至该些组存储器胞元的该至少一者，以及控制存储器装置退出深度省电模式，并控制存储器装置运行于不同于深度省电模式的其他操作模式中。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A是根据一实施例的示例性存储器装置的示意图；
图1B是示例性模式控制器的示意图；
图2是图1A中所示示例性存储器装置中的示例性存储器阵列的示意图；
图3是图1A中所示示例性存储器装置中的示例性传感放大器电路的示意图；
图4是根据所揭示实施例的示例性存储器装置进入与退出深度省电模式的示例性时序图；
图5是根据一实施例的示例性传感放大器电路的示意图，其更包括与图3中的传感放大器耦接的示例性锁存器；
图6是包括多个图5中的示例性传感放大器电路的示例性存储器装置进入与退出深度省电模式的示例性时序图；
图7是包括多个图5中的示例性传感放大器电路的示例性存储器装置进入与退出深度省电模式的另一示例性时序图；
图8是根据一实施例的示例性传感放大器电路的示意图，其更包括与图3中的传感放大器耦接的两个示例性锁存器；
图9是包括多个图8中的示例性传感放大器电路的示例性存储器装置进入与退出深度省电模式的示例性时序图；
图10是根据一实施例的示例性传感放大器电路的另一示意图，其更包括与图3中的传感放大器耦接的两个示例性锁存器；
图11是包括多个图10中的示例性传感放大器电路的示例性存储器装置进入与退出深度省电模式的示例性时序图；
图12是根据所揭示实施例的示例性存储器装置中的存储器阵列、传感放大器及子字线驱动器的示例性排列的示意图；
图13是根据所揭示实施例的示例性存储器装置中的传感放大器、子字线驱动器及锁存器的示例性排列的示意图；
图14是根据所揭示实施例的示意性存储器装置中的示例性锁存驱动器及等化器的示意图；
图15是根据所揭示实施例的示例性存储器装置中的示例性电压箝配置的示意图；
图16是根据所揭示实施例的示例性数据处理装置的示意图；
图17是根据所揭示实施例的说明在示例性存储器装置中在深度省电模式中保持数据的示例性方法的流程图。
附图标号说明：
21、22、23：一组存储器胞元 140：地址解码器
100、1620：存储器装置 150：数据缓冲器
120：模式控制器 160：刷新控制器
125：信号产生器 180：存储器阵列
130：传感放大器电路 201、202：存储器胞元
211、212、213、214、215、216、217、218：字线
221、222、223、224、321、322：位线
251、252、253、254、330：传感放大器
310：开关
320、1460：等化器
520、820、860、1020、1060：锁存器开关
540、840、880、1040、1080：锁存器
1201、1202：交叉部位
1320、1340、1360、1380：锁存器驱动器及等化器
1420：p型MOSFET
1440：n型MOSFET
1520：电压箝电路
1600：数据处理装置
1610：输入/输出接口
1640：存储单元
1660：处理器
1700：方法
1710、1720、1730、1740、1750、1760、1770、1780、1790：步骤
Bitline/
Figure BDA0001552661960000031
位线
CSL：控制信号 EQ：信号/控制信号
Latch-1Enable、Latch-2Enable、Latch-540Enable、Latch-840Enable、Latch-880Enable、Latch-1040Enable、Latch-1080Enable、Latch Enable、
Figure BDA0001552661960000032
NCS(i)、PCS(i)、SA Enable：信号
SW1、SW2：启用信号
Vcore：电源电压
Vcore,DPD：电源电压
WL(i)、WL(j)：字线
具体实施方式
本发明大体涉及低功率存储器装置(例如动态随机存取存储器装置)及其在深度省电(DPD)模式中保持数据的操作方法。本发明的存储器装置在处于DPD模式时，仍可保持所存储的一组数据，且此组保持的数据是可选择的。在存储器装置处于DPD模式时，此组数据可保持在存储器装置的传感放大器中。此外，本发明的存储器装置可包括用于在DPD模式中保持数据的多个锁存器。在存储器装置处于DPD模式时，存储器装置可将所存储的一组数据保持在锁存器和/或传感放大器中。
图1A是根据所揭示实施例的示例性存储器装置100的示意图。存储器装置100包括如图1A中所示的彼此耦接的模式控制器120、地址解码器140、刷新控制器160、存储器阵列180、多个传感放大器电路130及数据缓冲器150。数据缓冲器150可包括适宜的硬件，例如多个暂存器、集成电路和/或现场可编程门阵列(field programmable gate array)。数据缓冲器150被配置为在数据读取自或写入至存储器装置100的期间暂时保存输出数据或输入数据。存储器阵列180包括耦接至多条位线及多条字线的多个存储器胞元(在图2中示出)。这些多个存储器胞元用于存储供后续存取用的数据。存储器装置100可为DRAM。
每一个传感放大器电路130包括传感放大器及周边电路(在图3中示出)。这些多个传感放大器电路130耦接至存储器阵列180中的多条位线。每一个传感放大器电路130被配置为传感及放大与此一传感放大器电路130耦接的两条位线之间的电压差。两条位线上的电压差是由存储在与所述两条位线耦接的一个存储器胞元中且在数据存取期间被读取的数据造成。地址解码器140接收存储器胞元的地址并将所述地址解码以启用对应的位线及字线来进行数据存取。刷新控制器160包括适宜的硬件，例如集成电路和/或现场可程序门阵列。刷新控制器160被配置为控制存储器胞元中所存储的数据的周期性刷新。
模式控制器120包括适宜的硬件，例如集成电路和/或可程序门阵列。模式控制器120被配置为产生控制信号以控制存储器装置100以不同的操作模式(例如读取模式、写入模式、刷新模式及DPD模式)操作。模式控制器120被耦接为接收外部产生的控制信号，且该控制信号例如可由内含有存储器装置100的系统所产生。该系统例如为处理器或计时器。当模式控制器120接收到指示进入DPD模式的控制信号时，模式控制器120控制存储器装置100进入DPD模式。当存储器装置100处于DPD模式时，模式控制器120控制一组存储器胞元的数据进行锁存。在某些实施例中，该组存储器胞元的数据可经由位线而锁存在耦接至该组存储器胞元的传感放大器中。当存储器装置100退出DPD模式时，此组存储器胞元的数据被恢复至此组存储器胞元。
图1B是示例性模式控制器120的示意图。如图1B所示，模式控制器120包括信号产生器125，信号产生器125被配置为产生用以控制存储器装置100的操作的一个或多个控制信号。信号产生器125根据从内部实作有存储器装置100的系统接收到的外部控制信号而产生各种控制信号。信号产生器125包括适宜的硬件，例如集成电路和/或用于产生各种控制信号以控制存储器装置100的操作的可程序门阵列。信号产生器125所产生的控制信号包括传感放大器启用信号SA Enable、锁存器启用信号Latch Enable以及其他元件的控制信号，以下将呈现更完整的阐述。
图2是根据所揭示实施例的示例性存储器装置100中的示例性存储器阵列180的示意图。存储器阵列180包括耦接至多条位线(例如，位线221、222、223及224)及多条字线(例如，字线211、212、213、214、215、216、217及218)的多个存储器胞元(例如，存储器胞元201及202)。例如，如图2中所示，存储器胞元201及202分别耦接至两个字线211及212且耦接至同一条位线221。每一个存储器胞元包括晶体管及与所述晶体管的漏极或源极耦接的电容器。每一个存储器胞元能够在其电容器中存储一个比特的数据。晶体管的栅极耦接至字线。晶体管中不与电容器耦接的其余源极或漏极耦接至位线。在写入操作中，当启动字线时，位线上的数据被传送至电容器。在读取操作中，当启动字线时，电容器中所存储的数据被传送至位线。每一条字线可耦接至例如1个、2个、4个、8个或16个存储器胞元。当启动字线时，所有与之耦接的存储器胞元可同时被存取。位线耦接至传感放大器(例如，传感放大器251、252、253、254)及耦接至不同字线的多个存储器胞元。当启动这些字线中的一条字线时，与之耦接的存储器胞元中所存储的数据被传送至所耦接的位线，并被传感放大器传感及放大。例如，当启动字线211时，存储器胞元201中所存储的数据被传送至位线221，且被耦接至位线221的传感放大器251传感及放大，并接着被传送至输出。作为另一实例，当启动字线212时，存储器胞元202中所存储的数据被传送至位线221，且被传感放大器251传感及放大，并接着被传送至输出。
图3是根据所揭示实施例的示例性传感放大器电路130的示意图，传感放大器电路130包括传感放大器330。于本实施例中，传感放大器330耦接在两条位线Bitline/
Figure BDA0001552661960000051
(例如位线321、322)之间。传感放大器330包括若干晶体管，以传感及放大位线321与位线322之间的微小电压差，并将所述微小电压差放大至可识别逻辑电平(recognizable logiclevel)，使数据可由存储器外部的逻辑电路解译。如图3中所示，传感放大器330包括例如交叉耦接的两个串接的p型金属氧化物半导体场效晶体管(metal oxide semiconductorfield effect transistor，MOSFET)与两个串接的n型MOSFET。模式控制器120产生控制信号以启动传感放大器330，并将传感放大器330驱动至最大电压电平或最小电压电平，所述最大电压电平或最小电压电平用作与被读取数据对应的可识别逻辑电平。在某些实施例中，传感放大器330的晶体管的数量、类型和/或耦接方式可与本实施例不同。
除传感放大器330以外，传感放大器电路130还包括耦接在位线321与位线322之间的等化器320及开关310。对于读取操作，等化器320将位线321及322预充电以确保在将存储器胞元连接至其中一者之前，位线321及322的相应电压实质上相等。控制信号EQ控制等化器320以均衡位线321与位线322的电压。随后，在存储器胞元连接至位线中的一者且传感放大器330已将所传感的所述位线之间的电压差放大之后，控制信号CSL控制开关310接通耦接至输出的晶体管，以在输出上提供经放大电压，从而读出存储器装置100的所述存储器胞元的数据。
图4是根据所揭示实施例的示例性存储器装置100进入与退出深度省电模式的示例性时序图。存储器装置100包括图3的传感放大器电路130。根据此时序图，模式控制器120控制其中的相关控制信号以启动存储器装置100的对应模块或电路。当存储器装置100接收到欲进入DPD模式的信号时，模式控制器120使存储器装置100进入深度省电数据保存(DPDdata holding，DPD-DH)周期。DPD-DH周期包括保持数据期间与DPD期间。在进入DPD模式(对应DPD期间)之前，模式控制器120在保持数据期间控制相关控制信号以保持存储器装置100中的数据。例如，如图4所示，于DPD-DH周期，存储器装置100接收到逻辑电平为高的深度省电数据保存旗标信号(DPD-DH flag)，以请求进入DPD-DH周期并保持存储器装置100中所存储的数据。于本实施例中，模式控制器120被配置为使与字线WL(i)耦接的存储器胞元中存储的数据被保持。如图4所示，模式控制器120通过WL(i)信号启动字线WL(i)，并分别通过控制信号EQ及传感放大器启用信号SA Enable启动与字线WL(i)耦接的等化器320及传感放大器330。根据逻辑电平为高的传感放大器启用信号SA Enable，传感放大器330被启用以传感及放大由通过字线WL(i)启动的存储器胞元中存储的数据所造成的电压差。与字线WL(i)耦接的存储器胞元中存储的数据被保持在与所述存储器胞元耦接的位线Bitline/
Figure BDA0001552661960000061
上。于本实施例中，通过传感放大器330自身所提供的锁存器电路锁存存储器胞元的数据。因此，只要有电源供应至传感放大器330且传感放大器330被传感放大器启用信号SAEnable启用，传感放大器330便会将数据锁存在其中。
另举一例，在图2中，当一组存储器胞元21的数据被配置为在DPD模式中被保持时，模式控制器120会在DPD-DH周期启动字线218，并将此组存储器胞元21中存储的数据保持在传感放大器251-254中。当存储器装置100退出DPD模式时，模式控制器120将传感放大器251-254所保持的数据恢复至此组存储器胞元21。
如图4所示，在数据被保持在传感放大器330之后，模式控制器120控制存储器装置100进入DPD模式，并维持传感放大器330的电源以保持其中锁存的数据。在本实施例中，在DPD模式中，模式控制器120可断开存储器装置100的其他电路的电源以降低功耗。例如，当存储器装置100进入DPD模式时，模式控制器120可断开存储器阵列180、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源。
在本实施例中，模式控制器120可在DPD模式中减小供应至内部有锁存数据的传感放大器330的电源电压。例如，模式控制器120可将供应至传感放大器330的电源电压从Vcore减小至Vcore，DPD以降低电流消耗，其中Vcore是保持数据期间供应至传感放大器330的电源电压。传感放大器330在较低的电压电平Vcore，DPD下仍可保持内部锁存的数据。直到接收到欲退出DPD模式的信号为止，模式控制器120使存储器装置100保持在使锁存的数据被保持的DPD模式中。
当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120相应地控制存储器装置100进入退出深度省电数据保存(exit DPD data holding，tDPD-DH)周期，以退出DPD模式。例如，当DPD-DH flag如图4中所示被停用时，模式控制器120控制存储器装置100进入tDPD-DH周期，使传感放大器330锁存的数据恢复至存储器胞元，并控制存储器装置100退出DPD模式。例如，在tDPD-DH周期的恢复数据期间，模式控制器120通过WL(i)信号启动字线WL(i)，使锁存在传感放大器330中的数据经由位线Bitline/
Figure BDA0001552661960000062
而被恢复至对应的存储器胞元。
在某些实施例中，若在DPD模式中模式控制器120已断开存储器装置100的其他电路的电源，则在恢复数据之前，模式控制器120会接通存储器装置100的这些电路的电源(对应至tDPD-DH周期的Vcore&Vperi还原期间)。例如，在本实施例中，模式控制器120在DPD模式中断开存储器装置100的存储器阵列180、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源，并在恢复数据之前接通这些电路的电源。
在某些实施例中，若在DPD模式中模式控制器120已减小在内部锁存数据的传感放大器330的电源电压，则在恢复数据之前(对应至tDPD-DH周期的Vcore&Vperi还原期间)，模式控制器120会将供应至传感放大器330的电源电压还原至正常操作时的电源电压。例如，在本实施例中，模式控制器120在DPD模式中将传感放大器330的电源电压从Vcore减小至Vcore,DPD，并在恢复数据之前，将传感放大器330的电源电压还原为Vcore。一旦传感放大器330的电源电压被还原至Vcore，由于Vcore提供足够使传感放大器330所保持的数据传递至其他电路的驱动能力，因此所保持的数据便会变得可存取(对应至可能的读取操作期间)。
图5是根据另一实施例的示例性传感放大器电路的示意图。相较于图3的实施例，于本实施例中，传感放大器电路130更包括锁存器开关520及锁存器540。锁存器540经由锁存器开关520而耦接至与传感放大器330耦接的两条位线Bitline/
Figure BDA0001552661960000071
当锁存器开关520接收到被启用的启用信号SW1，锁存器开关520启用锁存器540，使锁存器540保持所耦接的位线Bitline/
Figure BDA0001552661960000072
上的数据。如图5所示，锁存器540包括例如交叉耦接的两个串接的p型MOSFET与两个串接的n型MOSFET。模式控制器120产生控制信号(例如NCS1与PCS1)以启动并驱动锁存器540保持所耦接的位线Bitline/
Figure BDA0001552661960000073
上的数据。在某些实施例中，锁存器540的晶体管的数量、类型和/或耦接方式可与本实施例不同。
图6是根据所揭示实施例的示例性存储器装置100进入与退出深度省电模式的示例性时序图。存储器装置100包括多个如图5的锁存器540及其对应的锁存器开关520，以在DPD模式中保持数据。根据所述时序图，模式控制器120控制图6中的相关控制信号以启动存储器装置100的对应模块或电路。当存储器装置100接收到欲进入DPD模式的信号，在进入DPD模式之前，模式控制器120会控制相关控制信号以保持存储器装置100中的数据。例如，如图6所示，存储器装置100接收到逻辑电平为高的DPD-DH flag以进入DPD-DH周期并保持存储器装置100中存储的数据。模式控制器120被配置为使与字线WL(i)耦接的存储器胞元中存储的数据被保持。如图5及图6中所示，模式控制器120通过WL(i)信号启动字线WL(i)，并分别通过控制信号EQ及传感放大器启用信号SA Enable启动与字线WL(i)耦接的等化器320及传感放大器330。根据逻辑电平为高的传感放大器启用信号SA Enable，传感放大器330被启用以传感及放大由通过字线WL(i)启动的存储器胞元中存储的数据所造成的位线321与位线322之间的电压差。与字线WL(i)耦接的存储器胞元中存储的数据被保持在与所述存储器胞元耦接的位线Bitline/
Figure BDA0001552661960000074
上。如图6所示，模式控制器120分别通过启用信号SW1及锁存器启用信号Latch-540Enable来启动与所述位线耦接的锁存器开关520及锁存器540，使存储器胞元的数据被传递至锁存器540。在锁存器开关520被停用之后，锁存器540会保持所述数据。因此，只要有电源供应至锁存器540且锁存器540被锁存器启用信号Latch-540Enable启用，锁存器540便会保持所述数据。
作为另一实例，在图2中，当一组存储器胞元21的数据被配置为在DPD模式中被保持时，模式控制器120在DPD模式中启动字线218并将此组存储器胞元21中存储的数据保持在分别与位线221-224耦接的四个锁存器中。当存储器装置100退出DPD模式时，模式控制器120将四个锁存器中所保持的数据恢复至此组存储器胞元21。
如图6所示，在数据被保持在锁存器540之后，模式控制器120控制存储器装置100进入DPD模式，且维持锁存器540的电源以保持所锁存的数据。在某些实施例中，在DPD模式中，模式控制器120可断开存储器装置100的其他电路的电源以降低功耗。例如，于本实施例中，当存储器装置100进入DPD模式时，模式控制器120可断开存储器阵列180、所述多个传感放大器电路130中的传感放大器330、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源。
在某些实施例中，在DPD模式中模式控制器120可减小锁存有数据的锁存器540的电源电压。例如，于本实施例中，模式控制器120可将锁存器540的电源电压从Vcore减小至Vcore，DPD以降低电流消耗，其中Vcore是保持数据期间供应至锁存器540的电源电压。锁存器540在较低的电压电平Vcore，DPD下仍会保持所锁存的数据。直到接收到欲退出DPD模式的信号为止，模式控制器120使存储器装置100保持在使锁存的数据被保持的DPD模式中。
当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120相应地控制存储器装置100退出DPD模式。例如，当DPD-DH flag如图6中所示被停用时，模式控制器120控制保持数据的锁存器540将所述数据恢复至存储器胞元，并控制存储器装置100退出DPD模式。例如，如图6所示，在tDPD-DH周期的恢复数据期间，模式控制器120使WL(i)信号及启用信号SW1的逻辑电平为高，且保持在锁存器540中的数据经由Bitline/
Figure BDA0001552661960000081
而被恢复至存储器胞元。
在某些实施例中，若在DPD模式中模式控制器120已断开存储器装置100的其他电路的电源，则在恢复数据之前，模式控制器120会接通存储器装置100的这些电路的电源。例如，在本实施例中，模式控制器120在DPD模式中断开存储器装置100的存储器阵列180、所述多个传感放大器电路130中的传感放大器330、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源，并在恢复数据之前，接通这些电路的电源。
在某些实施例中，若在DPD模式中模式控制器120已减小内部保持有数据的锁存器540的电源电压，则在恢复数据之前，模式控制器120会将供应至锁存器540的电源电压还原至正常操作时的电源电压。例如，在本实施例中，模式控制器120在DPD模式中将锁存器540的电源电压从Vcore减小至Vcore,DPD，并在恢复数据之前，将锁存器540的电源电压还原至Vcore。一旦锁存器540的电源电压被还原至Vcore，由于Vcore提供足够使锁存器540所保持的数据传递至其他电路的驱动能力，因此所保持的数据便会变得可存取。
图7是根据所揭示实施例的示例性存储器装置100进入与退出深度省电模式的另一示例性时序图。存储器装置100包括多个如图5的锁存器540及其对应的锁存器开关520，以在DPD模式中保持数据。根据所述时序图，模式控制器120控制图7中的相关控制信号以启动存储器装置100的对应模块或电路。当存储器装置100接收到欲进入DPD模式的信号，在进入DPD模式之前，模式控制器120会控制相关控制信号以保持存储器装置100中的数据。于本实施例中，模式控制器120将与字线WL(i)耦接的存储器胞元的数据保持在锁存器540中。将数据保持在锁存器540中所需的各操作相似于前述根据图6所示的信号的操作。然而，如图7中所示，在WL(i)的数据保持在锁存器540之后，模式控制器120还可使与另一条字线WL(j)耦接的另一个存储器胞元的数据被保持在与Bitline/
Figure BDA0001552661960000082
耦接的传感放大器330中。将数据保持在传感放大器330中所需的操作相似于前述在图4提到的操作。
作为另一实例，在图2中，当一组存储器胞元21的数据及一组存储器胞元22的数据被配置为在DPD模式中被保持时，模式控制器120会在DPD-DH周期中启动字线218并将这组存储器胞元21中存储的数据保持在分别与位线221-224耦接的四个锁存器(图中未示出)中。此外，在DPD-DH周期中，模式控制器120还启动字线216并将这组存储器胞元22中存储的数据保持在传感放大器251-254中。当存储器装置退出DPD模式时，模式控制器120将传感放大器251-254中的保持数据恢复至这组存储器胞元22，并将所述四个锁存器中所保持的数据恢复至这组存储器胞元21。
如图7中所示，在数据被保持在锁存器540及传感放大器330之后，模式控制器120控制存储器装置100进入DPD模式。在DPD模式中，模式控制器120维持每一个锁存器540的电源及每一个传感放大器330的电源以使得数据继续被锁存。在某些实施例的DPD模式中，模式控制器120可断开存储器装置100的其他电路的电源以降低功耗。例如，于本实施例中，当存储器装置100进入DPD模式时，模式控制器120可断开存储器阵列180、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源。
在某些实施例的DPD模式中，模式控制器120可减小保持有数据的每一个锁存器540的电源电压及每一个传感放大器330的电源电压。例如，在本实施例的DPD模式中，模式控制器120将供应至锁存器540的电源电压及传感放大器330的电源电压从Vcore减小至Vcore，DPD以降低电流消耗。其中Vcore是保持数据期间供应至锁存器540及传感放大器330的电源电压。锁存器540及传感放大器330在较低的电压电平Vcore，DPD下仍可保持所锁存的数据。直到接收到欲退出DPD模式的信号为止，模式控制器120使存储器装置100保持在使锁存的数据被保持的DPD模式中。
当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120相应地控制存储器装置100退出DPD模式。例如，当DPD-DH flag如图7中所示被停用时，模式控制器120控制存储器装置100进入tDPD-DH周期，使保持有数据的每一个传感放大器330及每一个锁存器540将所述数据恢复至存储器胞元，并控制存储器装置100退出DPD模式。例如，如图7中所示，模式控制器120在tDPD-DH周期通过WL(j)信号启动字线WL(j)，且使保持在传感放大器330中的数据经由Bitline/
Figure BDA0001552661960000091
而被恢复至与字线WL(j)耦接的存储器胞元。如图7所示，模式控制器120还通过WL(i)信号及启用信号SW1，使保持在锁存器540中的数据可经由Bitline/
Figure BDA0001552661960000092
而被恢复至与字线WL(i)耦接的存储器胞元。
在某些实施例中，若在DPD模式中模式控制器120已断开存储器装置100的其他电路的电源，则在恢复数据之前，模式控制器120会接通存储器装置100的这些电路的电源。例如，在本实施例中，模式控制器120在DPD模式中断开存储器装置100的存储器阵列180、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源，并在恢复数据之前，接通这些电路的电源。
在某些实施例中，若在DPD模式中模式控制器120已减小在内部保持有数据的每一个锁存器540的电源电压及每一个传感放大器330的电源电压，则在恢复数据之前，模式控制器120会将供应至锁存器540及传感放大器330的电源电压还原至正常操作时的电源电压。例如，在本实施例中，模式控制器120在DPD模式中将各锁存器540的电源电压及各传感放大器330的电源电压从Vcore减小至Vcore,DPD，并在恢复数据之前，将锁存器540的电源电压及传感放大器330的电源电压还原成Vcore。一旦锁存器540及传感放大器330的电源电压被还原至Vcore，由于Vcore提供足够使所保持数据传递至其他电路的驱动能力，因此锁存器540及传感放大器330所保持的数据便会变得可存取。
图8是根据又一实施例的示例性传感放大器电路的示意图。相较于图3的实施例，于本实施例中，传感放大器电路130更包括锁存器开关820、860及锁存器840、880。锁存器840经由锁存器开关820而耦接至与传感放大器330耦接的两条位线Bitline/
Figure BDA0001552661960000093
锁存器开关820在启用信号SW1被启动时启用锁存器840以保持所耦接的位线Bitline/
Figure BDA0001552661960000094
上的数据。模式控制器120产生控制信号(例如NCS1与PCS1)以启动并驱动锁存器840保持所耦接的位线上的数据。如图8所示，锁存器840、880包括例如交叉耦接的两个串接的p型MOSFET与两个串接的n型MOSFET。在某些实施例中，锁存器840、880的晶体管的数量、类型和/或耦接方式可与本实施例不同。
锁存器880经由锁存器开关860及锁存器开关820而耦接至两条位线Bitline/
Figure BDA0001552661960000101
当启用信号SW1及SW2均被启动时，锁存器开关860与锁存器开关820的组合会启用锁存器880保持所耦接的位线上的数据。模式控制器120产生控制信号(例如NCS2与PCS2)以启动并驱动锁存器880保持所耦接的位线上的数据。
图9是根据所揭示实施例的示例性存储器装置100进入与退出深度省电模式的示例性时序图。存储器装置100包括如图8的多个锁存器840、多个锁存器880以及对应的锁存器开关820、860，以在DPD模式中保持数据。根据所述时序图，模式控制器120控制图9中的相关控制信号以启动存储器装置100的对应元件或电路。当存储器装置100接收到欲进入DPD模式的信号，在进入DPD模式之前，模式控制器120会控制相关控制信号以保持存储器装置100中的数据。于本实施例中，模式控制器120使与字线WL(i)耦接的存储器胞元的数据被保持在锁存器880中。如上所述，锁存器开关860与锁存器开关820的组合会启用锁存器880。模式控制器120启动启用信号SW1、SW2二者及锁存器启用信号Latch-880 Enable以将字线WL(i)的数据保持在锁存器880中。在字线WL(i)的数据被保持在锁存器880之后，模式控制器120还分别通过启用信号SW1及锁存器启用信号Latch-840Enable来启动与所述位线耦接的锁存器开关820及锁存器840，使与另一字线WL(j)耦接的存储器胞元的数据被保持在锁存器840中。除启用锁存器880以外，本实施例的各所述操作相似于前述在图6中用以将数据保持在锁存器540中的操作。
作为另一实例，在图2中，当一组存储器胞元21的数据、一组存储器胞元22的数据被配置为在DPD模式中被保持时，模式控制器120在DPD-DH周期中启动字线218并将这组存储器胞元21中存储的数据保持在分别与位线221-224耦接的四个锁存器(图中未示出，可例如为锁存器880)中。此外，在DPD-DH周期中，模式控制器120还启动字线216并将这组存储器胞元22中存储的数据保持在分别与位线221-224耦接的其他四个锁存器(图中未示出，可例如为锁存器840)中。当存储器装置100退出DPD模式时，模式控制器120将其他四个锁存器中所保持的数据恢复至这组存储器胞元22，并将四个锁存器中所保持的数据恢复至这组存储器胞元21。
如图9所示，在数据被保持在锁存器840及880之后，模式控制器120控制存储器装置100进入DPD模式，且维持锁存器840及880的电源以保持所锁存的数据。在某些实施例中，在DPD模式中，模式控制器120可断开存储器装置100的其他电路的电源以降低功耗。例如，于本实施例中，当存储器装置100进入DPD模式时，模式控制器120可断开存储器阵列180、所述多个传感放大器电路130中的传感放大器330、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源。
在某些实施例中，在DPD模式中模式控制器120可减小锁存有数据的锁存器840及880的电源电压。例如，于本实施例中，模式控制器120可将锁存器840及880的电源电压从Vcore减小至Vcore，DPD以降低电流消耗，其中Vcore是保持数据期间供应至锁存器840及880的电源电压。锁存器840及880在较低的电压电平Vcore，DPD下仍会在内部保持所锁存的数据。直到接收到欲退出DPD模式的信号为止，模式控制器120使存储器装置100保持在使锁存的数据被保持的DPD模式中。
当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120相应地控制存储器装置100退出DPD模式。例如，当DPD-DH flag如图9中所示被停用时，模式控制器120控制保持数据的锁存器840及880将所述数据恢复至存储器胞元，并控制存储器装置100退出DPD模式。例如，如图9中所示，在tDPD-DH周期的恢复数据期间，模式控制器120启动WL(j)信号及启用信号SW1，且保持在锁存器840中的数据经由Bitline/
Figure BDA0001552661960000111
而被恢复至存储器胞元。在这之后，如图9中所示，模式控制器120还启动WL(i)信号、启用信号SW1及SW2，且保持在锁存器880中的数据可经由Bitline/
Figure BDA0001552661960000112
而被恢复至存储器胞元。
在某些实施例中，若在DPD模式中模式控制器120已断开存储器装置100的其他电路的电源，则在恢复数据之前，模式控制器120会接通存储器装置100的这些电路的电源。例如，在本实施例中，模式控制器120在DPD模式中已断开存储器装置100的存储器阵列180、所述多个传感放大器电路130中的传感放大器330、地址解码器140、刷新控制器160及数据缓冲器150或其任何组合的电源，并在恢复数据之前，接通这些电路的电源。
在某些实施例中，若在DPD模式中模式控制器120已减小保持有数据的锁存器840及880的电源电压，则在恢复数据之前，模式控制器120会将供应至锁存器840及880的电源电压还原至正常操作时的电源电压。例如，在本实施例中，模式控制器120在DPD模式中将锁存器840及880的电源电压从Vcore减小至Vcore,DPD，并在恢复数据之前，将锁存器840及880的电源电压还原至Vcore。一旦锁存器840及880的电源电压被还原至Vcore，由于Vcore提供足够使锁存器840及880所保持的数据传递至其他电路的驱动能力，因此所保持的数据便会变得可存取。
在某些实施例中，除了字线WL(i)与WL(j)以外，模式控制器120进一步在传感放大器330中保持与又一字线耦接的又一存储器胞元的数据。将数据保持在传感放大器330中所需的操作相似于前述在图7提到的操作。在将数据保持在锁存器880及840之后，模式控制器120将数据保持在传感放大器330。在将保持在锁存器840及880中的数据恢复到对应的存储器胞元之前，模式控制器120会将保持在传感放大器330中的数据恢复到对应的存储器胞元。
例如，在图2中，当一组存储器胞元21的数据、一组存储器胞元22的数据及一组存储器胞元23的数据被配置为在DPD模式中被保持时，模式控制器120会在DPD-DH周期启动字线218，并将这组存储器胞元21中存储的数据保持在分别与位线221-224耦接的四个锁存器(图中未示出，可例如为锁存器880)中。此外，在DPD-DH周期中，模式控制器120还启动字线216并将这组存储器胞元22中所存储的数据保持在分别与位线221-224耦接的其他四个锁存器(图中未示出，可例如为锁存器840)中。此外，在DPD-DH周期中，模式控制器120进一步启动字线214并将这组存储器胞元23中存储的数据保持在传感放大器251-254中。当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120将保持在传感放大器251-254中的数据恢复至这组存储器胞元23。接着，模式控制器120将其他四个锁存器所保持的数据经由启动字线216而恢复至这组存储器胞元22。接着，模式控制器120进一步将四个锁存器中所保持的数据经由启动字线218而恢复至这组存储器胞元21。
图10是根据再一实施例的示例性传感放大器电路的示意图。相较于图3的实施例，于本实施例中，传感放大器电路130更包括两个示例性锁存器1040及1080与两个锁存器开关1020及1060。锁存器1040经由锁存器开关1020而耦接至与传感放大器330耦接的位线Bitline/
Figure BDA0001552661960000121
当锁存器开关1020的启用信号SW1被启动时，锁存器开关1020使锁存器1040被启用以保持所耦接的位线Bitline/
Figure BDA0001552661960000122
上的数据。模式控制器120产生控制信号(例如NCS1与PCS1)以启动并驱动锁存器1040保持所耦接的位线Bitline/
Figure BDA0001552661960000123
上的数据。如图10所示，锁存器1040、1080包括例如交叉耦接的两个串接的p型MOSFET与两个串接的n型MOSFET。在某些实施例中，锁存器1040、1080的晶体管的数量、类型和/或耦接方式可与本实施例不同。
锁存器1080经由锁存器开关1060而耦接至位线Bitline/
Figure BDA0001552661960000124
当锁存器开关1060的启用信号SW2被启动时，锁存器开关1060使锁存器1080被启用以保持所耦接的位线Bitline/
Figure BDA0001552661960000125
上的数据。模式控制器120产生控制信号(例如NCS2与PCS2)以启动并驱动锁存器1080保持所耦接的位线Bitline/
Figure BDA0001552661960000126
上的数据。相较于图8，由于图10中的锁存器1040、1080是分别经由锁存器开关1020、1060耦接至位线Bitline/
Figure BDA0001552661960000127
因此于本实施例中，锁存器1080的启用毋须根据逻辑电平为高的启用信号SW1。
图11是根据所揭示实施例的的示例性存储器装置100进入与退出深度省电模式的示例性时序图。存储器装置100包括如图10的多个锁存器1040、多个锁存器1080以及对应的锁存器开关1020、1060，以在DPD模式中保持数据。根据所述时序图，模式控制器120控制图11中的相关控制信号以启动存储器装置100的对应模块或电路。当存储器装置100接收到欲进入DPD模式的信号，在进入DPD模式之前，模式控制器120会控制相关控制信号以保持存储器装置100中的数据。于本实施例中，模式控制器120分别通过启用信号SW2及锁存器启用信号Latch-1080Enable来启动与所述位线耦接的锁存器开关1060及锁存器1080，将与字线WL(i)耦接的存储器胞元的数据保持在锁存器1080中。接着，模式控制器120还分别通过启用信号SW1及锁存器启用信号Latch-1040Enable来启动与所述位线耦接的锁存器开关1020及锁存器1040，以在锁存器1040中保持与另一字线WL(j)耦接的存储器胞元的数据。在锁存器1040、1080中保持数据的操作相似于前述在图6的锁存器540中保持数据的操作。
作为另一实例，在图2中，当一组存储器胞元21的数据及一组存储器胞元22的数据被配置为在DPD模式中被保持时，模式控制器120在DPD-DH周期中启动字线218并将这组存储器胞元21中存储的数据保持在分别与位线221-224耦接的四个锁存器(图中未示出，可例如为锁存器1080)中。此外，在DPD-DH周期中，模式控制器120还启动字线216并将这组存储器胞元22中存储的数据保持在分别与位线221-224耦接的其他四个锁存器(图中未示出，可例如为锁存器1040)中。当存储器装置100退出DPD模式时，模式控制器120将其他四个锁存器中所保持的数据恢复至这组存储器胞元22，且接着将四个锁存器中所保持的数据恢复至这组存储器胞元21。
如图11所示，在数据被保持在锁存器1040及1080之后，模式控制器120控制存储器装置100进入DPD模式，且维持锁存器1040及1080的电源以在内部保持所锁存的数据。在某些实施例中，在DPD模式中，模式控制器120会断开存储器装置100的其他电路的电源以降低功耗，所需的操作相似于前述断开其他电路的电源的操作。在某些实施例中，在DPD模式中，模式控制器120可减小在内部保持数据的锁存器1040及1080的电源电压，所需的操作相似于图9所述减小锁存器840及880的电源电压的操作。直到接收到欲退出DPD模式的信号为止，模式控制器120使存储器装置100保持在使锁存的数据被保持的DPD模式中。
当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120相应地控制存储器装置100退出DPD模式。例如，当DPD-DH flag如图11中所示被停用时，模式控制器120控制保持数据的锁存器1040及1080以将所述数据恢复至对应的存储器胞元，并控制存储器装置100退出DPD模式。由于锁存器1040及1080具有独立的锁存器开关1020及1060，因此从锁存器1040及1080恢复所保持数据的操作相似于前述从图9中的锁存器840恢复所保持数据的操作。即，毋需一并启用锁存器开关1020与锁存器开关1060便能获得锁存器1040或锁存器1080中保持的数据。
在某些实施例中，若在DPD模式中模式控制器120已断开存储器装置100的其他电路的电源，则在恢复数据之前，模式控制器120会接通存储器装置100的这些电路的电源，所需的操作相似于如图9所述用以接通其他电路的电源的操作。
在某些实施例中，若在DPD模式中模式控制器120已减小在内部保持数据的锁存器1040及1080的电源电压，则在恢复数据之前，模式控制器120会将供应至锁存器1040及1080的电源电压还原至正常操作的电源电压。所需的操作相似于前述还原图8及图9中的锁存器840及880的电源电压的操作。一旦电源电压被还原至正常操作的电源电压Vcore，由于Vcore提供足够使锁存器1040及1080所保持的数据传递至其他电路的驱动能力，因此所保持的数据便会变得可存取。
在某些实施例中，除了字线WL(i)与WL(j)以外，模式控制器120进一步使得与又一字线耦接的又一存储器胞元的数据保持在传感放大器330中。所需的操作相似于前述将数据保持在图7的传感放大器330中的操作。在将数据保持在锁存器1040及1080之后，模式控制器120将数据保持在传感放大器330中。在恢复锁存器1040及1080中所保持的数据之前，模式控制器120会将保持在传感放大器330中的数据恢复到对应的存储器胞元。
例如，在图2中，当一组存储器胞元21的数据、一组存储器胞元22的数据及一组存储器胞元23的数据被配置为在DPD模式中被保持时，模式控制器120会在DPD-DH周期启动字线218，并将这组存储器胞元21中存储的数据保持在与位线221-224耦接的四个锁存器中。此外，在DPD-DH周期中，模式控制器120还启动字线216并将这一组存储器胞元22中存储的数据保持在与位线221-224耦接的其他四个锁存器中。此外，在DPD-DH周期中，模式控制器120进一步启动字线214并将这组存储器胞元23中存储的数据保持在传感放大器251-254中。当存储器装置100接收到欲退出DPD模式的信号时，模式控制器120将传感放大器251-254中所保持的数据恢复至这组存储器胞元23。接着，模式控制器120还将其他四个锁存器中所保持的数据恢复至这组存储器胞元22。接着，模式控制器120进一步将四个锁存器中所保持的数据恢复至这组存储器胞元21。
在某些实施例中，存储器装置100进一步包括一或多组与位线耦接的锁存器。所述一或多组的锁存器可如图8中所示串联地耦接至位线，如图10中所示并联地耦接至所述位线，或为其任何组合。所述数据保持的操作相似于图9及图11中所示的操作。换句话说，通过对存储器装置100添加一或多组的多个锁存器，存储器装置100能够保持与位线耦接的各种数目的存储器胞元组的数据。
图12是根据所揭示实施例的存储器装置100中的存储器阵列、传感放大器及子字线驱动器SWD的示例性排列的示意图。如在图12中所示，传感放大器可沿水平方向放置在两个沿垂直方向排列的存储器阵列之间，而子字线驱动器SWD可沿垂直方向放置在两个沿水平方向排列的存储器阵列之间。在某些实施例中，如图13所示，锁存器及锁存器开关是与其相关联的传感放大器一起放置。据此，在某些实施例中，图5中的锁存器540及锁存器开关520是与传感放大器330一起放置，图8中的锁存器840及880以及锁存器开关820及860是与传感放大器330一起放置，且图10中的锁存器1040及1080以及锁存器开关1020及1060是与传感放大器330一起放置。
作为另外一种选择，在某些实施例中，锁存器540及锁存器开关520、锁存器840及880以及锁存器开关820及860、锁存器1040及1080以及锁存器开关1020及1060可放置在例如传感放大器的配置区域与子字线驱动器SWD的配置区域的交叉部位1201、1202。具体来说，交叉部位1201、1202是指两列沿水平方向排列的那些存储器阵列之间的区域与两行沿垂直方向排列的那些存储器阵列之间的区域的交叉部位。
图13是根据所揭示实施例的存储器装置100中的传感放大器、子字线驱动器及锁存器(Latch 1及Latch 2)的一示例性排列的示意图。在某些实施例中，如图13所示，锁存器540及锁存器开关520、锁存器840及880以及锁存器开关820及860、锁存器1040及1080以及锁存器开关1020及1060可被放置为例如在垂直方向上位于传感放大器下方。图13还说明在锁存器附近排列的周边电路。锁存器驱动器及等化器1320、1340、1360、1380可放置在例如传感放大器与子字线驱动器SWD的交叉部位1201、1202。根据启用不同的锁存器，所述锁存器启用信号Latch Enable在图13的实施例中表示为Latch-1Enable及Latch-2Enable。
在某些实施例中，存储器装置100进一步包括与存储器阵列180中的多条字线耦接的多个选择电路(图中未示出)。选择电路包括适宜的硬件，例如集成电路或现场可程序门阵列，或者可编程电熔丝电路(programmable e-fuse circuit)。选择电路可被配置为选择其数据将在存储器装置100进入深度省电模式时被保持的一组存储器胞元。例如，选择电路可被配置为自图2中的多组存储器胞元(例如21、22、23)中选择出其中一组存储器胞元，以在存储器装置100进入深度省电模式时保持其数据。在此实例中，选择电路被配置为根据所述选择来启动字线214、216、218中的一者。在某些实施例中，所述选择电路可包括与字线耦接的多个可程序电熔丝电路。在这种情形中，模式控制器120控制对所述多个电熔丝电路的编程以选择欲在存储器装置进入深度省电模式时被保持的一条或多条字线的数据。
图14是根据所揭示实施例的存储器装置100中的锁存器540、840、880、1040及1080的示例性锁存器驱动器及等化器1320的示意图。锁存器驱动器及等化器1320包括耦接至提供电源电压Vcore的电压供应源的p型MOSFET 1420及与地连接的n型MOSFET 1440，p型MOSFET 1420及n型MOSFET 1440分别通过锁存器启用信号
Figure BDA0001552661960000141
及Latch Enable而被启用。根据启用不同的锁存器，所述锁存器启用信号Latch Enable在图6、图7、图9及图11的实施例中表示为Latch-540Enable、Latch-840Enable、Latch-880Enable、Latch-1040Enable及Latch-1080Enable。锁存器驱动器及等化器1320还包括等化器1460以根据控制信号Latch EQ平衡所产生的控制信号PCS(i)及NCS(i)。模式控制器120的信号产生器125产生Latch Enable信号，以启用锁存器驱动器及等化器1320来产生控制信号PCS(i)及NCS(i)，以驱动其对应的锁存器保持位线上的数据。
图15是根据所揭示实施例的示例性存储器装置100中的示例性电压箝电路1520的示意图。电压箝电路1520具有所选数目的串接晶体管，且被配置为产生电源电压(例如Vcore、Vcore,DPD)以供应给传感放大器及锁存器中的任一者。根据启用信号Enable，电压箝电路1520接收电源供应电压VDD并在DPD期间输出电源电压(例如Vcore)。其中，Vcore＝VDD-n×Vtn，其中Vtn为晶体管的阈值电压，且n为晶体管的数目。如上所述，在DPD模式中，传感放大器330及锁存器540、840、880、1040、1080的电源电压可被减小至Vcore,DPD，其中Vcore,DPD低于Vcore。在某些实施例中，由于传感放大器330及锁存器540、840、880、1040、1080在DPD模式中仅用以保持数据，因此模式控制器120将电源电压Vcore,DPD选择为足够保持所述数据的电压电平。在某些实施例中，模式控制器120在DPD模式中进一步将锁存器540、840、880、1040、1080的电源电压控制为保持在更低的电压电平Vlatch,DPD，其中Vlatch,DPD选择为足够使锁存器540、840、880、1040、1080在DPD模式中保持数据即可，且由电压箝电路1520所产生。换句话说，在图6、图7、图9、图11中示作Vcore信号的Vcore,DPD电平可被Vlatch,DPD取代，其中Vlatch,DPD<Vcore,DPD。
图16是根据所揭示实施例的示例性数据处理装置1600的示意图。数据处理装置1600包括示例性存储器装置1620、示例性存储单元1640、示例性处理器1660及示例性输入/输出(input/output，I/O)接口1610。处理器1660耦接至存储器装置1620、存储单元1640及输入/输出接口1610。存储器装置1620耦接至处理器1660及输入/输出接口1610。存储单元1640耦接至处理器1660及输入/输出接口1610。例如，数据处理装置1600可为移动电脑、移动电话、笔记本电脑或桌上型电脑。处理器1660为这些装置的任一者的处理器。存储单元1640可为这些装置的任一者的磁盘存储器(disk storage)或快闪存储器(flash memory)。存储器装置1620可包括这些装置的任一者中的一个或多个动态随机存取存储器。存储器装置1620可为上述存储器装置100，且根据上述对于存储器装置100的说明，存储器装置1620可在进入深度省电模式时保持一组数据。输入/输出接口1610可缓冲输入数据及输出数据，并将所述数据传递至其他模块。
存储单元1640为处理器1660存储作业系统，以在数据处理装置1600通电时将作业系统载入存储器装置1620中。处理器1660在数据处理期间存取存储器装置1620中存储的指令、执行状态和/或使用者数据。当数据处理装置1600进入暂停模式(suspend mode)时，处理器1660执行欲向存储器装置1620发送进入深度省电模式的信号的指令。在暂停模式中，数据处理装置1600不执行任何有关数据处理的操作。当数据处理装置1600进入暂停模式时，存储器装置1620中的一组数据会被保持。所要保持在存储器装置1620中的这组数据可例如为作业系统的核心及最新执行状态。当数据处理装置1600退出暂停模式时，由于存储器装置1620具有数据保持能力，因此处理器1660可立即存取存储器装置1620中存储的作业系统的核心及执行状态。这样一来，处理器1660可无需从存储单元1640重新载入作业系统。在某些实施例中，处理器1660可无需从存储单元1640再次载入所有使用者数据或经由输入/输出接口1610载入外部输入。
图17是说明根据所揭示实施例的在示例性存储器装置100中在深度省电模式中保持数据的示例性方法1700的流程图。方法1700包括接收欲进入深度省电模式的信号(步骤1710)、在存储器装置中锁存一组存储器胞元的数据(步骤1730)及控制存储器装置进入深度省电模式(步骤1740)。
步骤1710包括接收欲进入DPD模式的信号。例如，在步骤1710中，可由存储器装置100接收来自电脑系统的处理器的欲进入深度省电模式的信号。例如，可由存储器装置1620在装置1600意欲进入暂停模式时接收来自处理器1660的欲进入深度省电模式的信号。在步骤1710中接收欲进入深度省电模式的信号可包括例如从计时器接收空闲周期的超时信号(timeout signal)。当存储器存取或数据处理的空闲周期达预定时间周期时，计时器可发送超时信号。预定时间周期可为例如1分钟、2分钟、3分钟、5分钟、10分钟、20分钟或30分钟。
步骤1730包括在存储器装置中锁存一组存储器胞元的数据。例如，在步骤1730中可包括锁存图2中的一组存储器胞元21的数据。例如，在步骤1730中可包括锁存与如图4的字线i耦接的存储器胞元的数据。
在某些实施例中，在步骤1730中可包括在经由位线而与此一组存储器胞元耦接的传感放大器中锁存此一组存储器胞元的数据。例如，在如图2的传感放大器251-254中锁存一组存储器胞元21的数据。例如，在如图4的传感放大器330中锁存与字线WL(i)耦接的存储器胞元的数据。
在某些实施例中，在步骤1730中可包括在经由位线而与此一组存储器胞元耦接的多个锁存器中锁存此一组存储器胞元的数据。例如，在经由位线221-224而与一组存储器胞元21耦接的四个锁存器中锁存此一组存储器胞元21的数据。例如，将与字线WL(i)耦接的存储器胞元的数据经由与存储器胞元耦接的位线而锁存在相应的锁存器(例如锁存器540)中。
在某些实施例中，在步骤1730中可包括分别在多个锁存器及多个传感放大器中锁存第一组存储器胞元的数据及第二组存储器胞元的数据。例如，在经由位线221-224而与一组存储器胞元21耦接的四个锁存器中锁存此一组存储器胞元21的数据，且在传感放大器251-254中锁存另一组存储器胞元22的数据。例如，将与字线WL(i)及WL(j)耦接的存储器胞元的数据分别锁存在如图7所示的锁存器540及传感放大器330中。
步骤1740包括控制存储器装置(例如存储器装置100)进入深度省电模式。在深度省电模式中，存储器装置100可能不容许任何数据存取。
在某些实施例中，方法1700还可包括控制存储器装置的各元件的电源(步骤1750)。例如，在步骤1750中可包括在DPD模式中控制传感放大器的电源为接通，并控制存储器装置中的存储器阵列、地址解码器及刷新控制器中的至少一者的电源为断开。如图4所示，在步骤1750中可包括在DPD模式中控制传感放大器330的电源为接通，并控制存储器装置100中的存储器阵列180、地址解码器140及刷新控制器160的电源为断开。
在某些实施例中，在步骤1750中可包括在DPD模式中控制锁存器的电源为接通，并控制存储器装置中的存储器阵列、地址解码器及刷新控制器中的至少一者的电源为断开。如图6所示，在步骤1750中可包括在DPD模式中控制锁存器540的电源为接通，并控制存储器装置100中的存储器阵列180、多个传感放大器电路130中的多个传感放大器330、地址解码器140及刷新控制器160的电源为断开。
在某些实施例中，步骤1750可包括在DPD模式中控制锁存器及传感放大器的电源为接通，并控制存储器装置中的存储器阵列、地址解码器及刷新控制器中的至少一者的电源为断开。如图7所示，在步骤1750中可包括在DPD模式中控制锁存器540及传感放大器330的电源为接通，并控制存储器装置100中的存储器阵列180、地址解码器140及刷新控制器160的电源为断开。
在某些实施例中，方法1700还包括控制存储器装置的各元件的电源电压(步骤1760)。例如，在步骤1760中可包括将传感放大器在DPD模式中的电源电压控制在比在其他操作模式的至少一者中的电压电平低的电压电平。如图4及图7所示，在步骤1760中可包括在DPD模式中控制传感放大器330的电源电压为Vcore,DPD，其中Vcore,DPD低于Vcore，且Vcore为传感放大器330操作在读取操作模式及写入操作模式中的电源电压。
在某些实施例中，在步骤1760中可包括控制锁存器在DPD模式中的电源电压低于存储器阵列、传感放大器、地址解码器及刷新控制器中的至少一者在其他模式的至少一者中的电源电压。如图6或图7所示，在步骤1760中可包括控制锁存器540在DPD模式中的电源电压为低于Vcore的Vcore,DPD，且Vcore为存储器装置100中的存储器阵列180、多个传感放大器电路130中的传感放大器330、地址解码器140及刷新控制器160在读取操作模式及写入操作模式中的电源电压。
在某些实施例中，方法1700还可包括选择在深度省电模式中被锁存数据的一组存储器胞元(步骤1720)。例如，在步骤1720中可包括选择与每一条位线上的第一条字线耦接的一组存储器胞元作为在DPD模式中被锁存数据的那组存储器胞元。例如，在图2中，可因字线218是最靠近传感放大器251-254的那条字线而选择一组存储器胞元21。在某些实施例中，步骤1720可包括编程多个可编程电熔丝。前述多个可编程电熔丝可被配置为选择在DPD模式中被锁存数据的一组存储器胞元。步骤1720可包括编程多个可编程电熔丝以选择所述一组存储器胞元。
在某些实施例中，方法1700还可包括接收欲退出深度省电模式的信号(步骤1770)，将所锁存数据恢复至该组存储器胞元(步骤1780)，及控制存储器装置退出深度省电模式(步骤1790)。
步骤1770包括接收欲退出深度省电模式的信号。例如，步骤1770可包括当数据处理装置1600退出其暂停模式时，由存储器装置1620从处理器1660接收欲退出DPD模式的信号。例如，步骤1770可包括由存储器装置100接收由处理器或外部模块发出的数据存取请求。
步骤1780包括将所锁存数据恢复至该组存储器胞元。例如，步骤1780可包括将图2中的该组存储器胞元21的所锁存数据恢复至该组存储器胞元21，也就是将与字线i耦接的那些存储器胞元的所锁存数据恢复至那些存储器胞元。
在某些实施例中，在步骤1780中将所锁存数据恢复至该组存储器胞元可包括在恢复锁存器中的所锁存数据之前，恢复传感放大器中的所锁存数据。更具体来说，如图7所示，在步骤1780中包括在恢复锁存器540中的所锁存数据之前，恢复传感放大器330中的所锁存数据。在某些实施例中，当多个锁存器被配置为串联地耦接在一起时，步骤1780可包括在恢复与传感放大器或存储器胞元较远离的锁存器中的所锁存数据之前，先恢复与传感放大器或存储器胞元较靠近的锁存器中的所锁存数据。更具体来说，如图9所示，步骤1780包括在恢复锁存器880中的所锁存数据之前，先恢复在锁存器840中的所锁存数据。
步骤1790包括控制存储器装置退出深度省电模式。例如，步骤1790包括控制存储器装置1620或100退出深度省电模式。存储器装置1620或100可容许在其退出深度省电模式之后进行数据存取。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (13)

1.一种存储器装置，其特征在于，包括：
存储器阵列，包括第一组存储器胞元与第二组存储器胞元，且所述第一组存储器胞元与所述第二组存储器胞元分别包括多个存储器胞元，所述第一组存储器胞元与所述第二组存储器胞元分别各耦接多条字线中的一条字线，且所述第二组存储器胞元耦接至与所述第一组存储器胞元耦接的多条位线；
多个传感放大器电路，耦接至所述多条位线，其中所述多个传感放大器电路包括：
多个传感放大器，被配置为传感及放大所述第一组存储器胞元与所述第二组存储器胞元的数据；
多个锁存器开关，耦接至所述多条位线；以及
多个锁存器，经由被启用的所述多个锁存器开关而耦接至所述多条位线，
其中所述多个传感放大器电路的每一者包括所述多个传感放大器中的一者、所述多个锁存器开关中的一者及所述多个锁存器中的一者；
地址解码器，接收并解码所述多个存储器胞元的至少一者的地址以启用对应的位线及字线；
刷新控制器，控制所述多个存储器胞元的数据刷新；以及
模式控制器，控制所述存储器装置以不同的多个操作模式运行，所述多个操作模式包括深度省电模式，
其中当所述存储器装置进入所述深度省电模式时，所述模式控制器控制所述多个传感放大器电路，以使所述第一组存储器胞元的所述数据锁存在经由所述多条位线与被启用的所述多个锁存器开关而耦接至所述第一组存储器胞元的所述多个锁存器中，并使所述第二组存储器胞元的所述数据锁存在经由所述多条位线而耦接至所述第二组存储器胞元的所述多个传感放大器中。
2.根据权利要求1所述的存储器装置，其特征在于，所述存储器阵列还包括第三组存储器胞元，所述第三组存储器胞元与所述第一组存储器胞元及所述第二组存储器胞元分别各耦接所述多条字线中的一条字线，且所述第三组存储器胞元耦接至与所述第一组存储器胞元耦接的所述多条位线，且所述第三组存储器胞元包括所述多个存储器胞元，
其中所述多个传感放大器还被配置为传感及放大所述第三组存储器胞元的数据，
其中所述多个锁存器开关是多个第一锁存器开关，且所述多个锁存器是多个第一锁存器，
其中所述多个传感放大器电路还包括：
多个第二锁存器开关，耦接至与所述第一组存储器胞元耦接的所述多条位线；以及
多个第二锁存器，经由被启用的所述多个第二锁存器开关耦接至与所述第一组存储器胞元耦接的所述多条位线，
其中所述多个传感放大器电路的每一者包括所述多个传感放大器中的一者、所述多个第一锁存器开关中的一者、所述多个第一锁存器中的一者、所述多个第二锁存器开关中的一者及所述多个第二锁存器中的一者；且
其中当所述存储器装置进入所述深度省电模式时，所述模式控制器控制所述多个传感放大器电路，以使所述第三组存储器胞元的数据锁存在所述多个第二锁存器中。
3.根据权利要求2所述的存储器装置，其特征在于，所述多个第二锁存器经由所述多个第一锁存器开关及所述多个第二锁存器开关耦接至与所述第一组存储器胞元耦接的所述多条位线，
其中所述模式控制器控制所述多个传感放大器电路，以使所述第三组存储器胞元的所述数据锁存在经由所述多条位线、被启用的所述多个第一锁存器开关、所述多个第一锁存器及被启用的所述多个第二锁存器开关而耦接至所述第三组存储器胞元的所述多个第二锁存器中。
4.根据权利要求2所述的存储器装置，其特征在于，所述模式控制器在所述深度省电模式中控制所述多个传感放大器、所述多个第一锁存器及所述多个第二锁存器的电源接通，且控制所述存储器阵列、所述地址解码器及所述刷新控制器中的至少一者的电源断开，
其中所述模式控制器在所述深度省电模式中将所述多个传感放大器、所述多个第一锁存器及所述多个第二锁存器的所述电源控制为比所述存储器阵列、所述地址解码器及所述刷新控制器中的至少一者操作在其他操作模式的至少一者中的电压低的电压。
5.根据权利要求1所述的存储器装置，其特征在于，所述模式控制器在所述深度省电模式中控制所述多个传感放大器及所述多个锁存器的电源接通，且控制所述存储器阵列、所述地址解码器及所述刷新控制器中的至少一者的电源断开，
其中所述模式控制器在所述深度省电模式中将所述多个传感放大器及所述多个锁存器的所述电源控制为比所述存储器阵列、所述地址解码器及所述刷新控制器中的至少一者操作在其他操作模式的至少一者中的电压低的电压。
6.根据权利要求1所述的存储器装置，其特征在于，所述存储器装置还包括：
多个选择电路，耦接至所述多条字线，
其中所述多个选择电路在所述存储器装置进入所述深度省电模式时选择锁存所述第一组存储器胞元与所述第二组存储器胞元的数据。
7.一种存储器装置，其特征在于，包括：
存储器阵列，包括第一组存储器胞元与第二组存储器胞元，且所述第一组存储器胞元与所述第二组存储器胞元分别包括多个存储器胞元，所述第一组存储器胞元与所述第二组存储器胞元分别各耦接多条字线中的一条字线，且所述第二组存储器胞元耦接至与所述第一组存储器胞元耦接的多条位线；
多个传感放大器电路，耦接至所述多条位线，其中所述多个传感放大器电路包括：
多个传感放大器，被配置为传感及放大所述第一组存储器胞元与所述第二组存储器胞元的数据；
多个第一锁存器开关，耦接至所述多条位线；
多个第一锁存器，经由被启用的所述多个第一锁存器开关而耦接至所述多条位线，
多个第二锁存器开关，耦接至与所述第一组存储器胞元耦接的所述多条位线；以及
多个第二锁存器，经由被启用的所述多个第二锁存器开关耦接至与所述第一组存储器胞元耦接的所述多条位线，
其中所述多个传感放大器电路的每一者包括所述多个传感放大器中的一者、所述多个第一锁存器开关中的一者、所述多个第一锁存器中的一者、所述多个第二锁存器开关中的一者及所述多个第二锁存器中的一者；以及
地址解码器，接收并解码所述多个存储器胞元的至少一者的地址以启用对应的位线及字线；
刷新控制器，控制所述多个存储器胞元的数据刷新；以及
模式控制器，控制所述存储器装置以不同的多个操作模式运行，所述多个操作模式包括深度省电模式，
其中当所述存储器装置进入所述深度省电模式时，所述模式控制器控制所述多个传感放大器电路，以使所述第二组存储器胞元的所述数据锁存在经由所述多条位线与被启用的所述多个第二锁存器开关而耦接至所述第二组存储器胞元的所述多个第二锁存器中，并使所述第一组存储器胞元的所述数据锁存在经由所述多条位线与被启用的所述多个第一锁存器开关而耦接至所述第一组存储器胞元的所述多个第一锁存器中。
8.根据权利要求7所述的存储器装置，其特征在于，所述模式控制器在所述深度省电模式中控制所述多个第一锁存器及所述多个第二锁存器的电源接通，且控制所述存储器阵列、所述多个传感放大器、所述地址解码器及所述刷新控制器中的至少一者的电源断开，
其中所述模式控制器在所述深度省电模式中将所述多个第一锁存器及所述多个第二锁存器的所述电源控制为比所述存储器阵列、所述多个传感放大器、所述地址解码器及所述刷新控制器中的至少一者操作在其他操作模式的至少一者中的电压低的电压。
9.一种数据处理装置，其特征在于，包括：
存储器装置，存储待处理数据；
处理器，耦接至所述存储器装置，其中所述处理器被配置为在处理期间存取所述存储器装置；以及
存储单元，耦接至所述处理器，其中所述存储单元存储作业系统，
其中所述存储器装置包括：
存储器阵列，包括第一组存储器胞元与第二组存储器胞元，且所述第一组存储器胞元与所述第二组存储器胞元分别包括多个存储器胞元，所述第一组存储器胞元与所述第二组存储器胞元分别各耦接多条字线中的一条字线，且所述第二组存储器胞元耦接至与所述第一组存储器胞元耦接的多条位线；
多个传感放大器电路，耦接至所述多条位线，其中所述多个传感放大器电路包括：
多个传感放大器，被配置为传感及放大所述第一组存储器胞元与所述第二组存储器胞元的数据；
多个锁存器开关，耦接至所述多条位线；以及
多个锁存器，经由被启用的所述多个锁存器开关而耦接至所述多条位线，
其中所述多个传感放大器电路的每一者包括所述多个传感放大器中的一者、所述多个锁存器开关中的一者及所述多个锁存器中的一者；
地址解码器，接收并解码所述多个存储器胞元的至少一者的地址以启用对应的位线及字线；
刷新控制器，控制所述多个存储器胞元的数据刷新；以及
模式控制器，控制所述存储器装置以不同的多个操作模式运行，所述多个操作模式包括深度省电模式，
其中当所述存储器装置进入所述深度省电模式时，所述模式控制器控制所述多个传感放大器电路，以使所述第一组存储器胞元的所述数据锁存在经由所述多条位线与被启用的所述多个锁存器开关而耦接至所述第一组存储器胞元的所述多个锁存器中，并使所述第二组存储器胞元的所述数据锁存在经由所述多条位线而耦接至所述第二组存储器胞元的所述多个传感放大器中。
10.一种存储器装置的操作方法，其特征在于，所述存储器装置包括多个传感放大器电路以及具有第一组存储器胞元与第二组存储器胞元的存储器阵列，所述第一组存储器胞元与所述第二组存储器胞元分别包括多个存储器胞元，所述第一组存储器胞元与所述第二组存储器胞元分别各耦接多条字线中的一条字线，且所述第二组存储器胞元耦接至与所述第一组存储器胞元耦接的多条位线，各所述传感放大器电路包括传感放大器、锁存器开关及锁存器，且所述操作方法包括：
接收欲进入深度省电模式的信号；
控制所述存储器装置进入所述深度省电模式，
当所述存储器装置进入所述深度省电模式时，将所述第一组存储器胞元与所述第二组存储器胞元的数据锁存在所述存储器装置中；
接收欲退出所述深度省电模式的信号；
将所锁存的所述数据恢复至所述第一组存储器胞元与所述第二组存储器胞元；以及
控制所述存储器装置退出所述深度省电模式，并控制所述存储器装置运行于不同于所述深度省电模式的其他操作模式中，
其中将所述第一组存储器胞元与所述第二组存储器胞元的所述数据锁存在所述存储器装置中包括：将所述第一组存储器胞元的所述数据锁存在经由所述多条位线与被启用的所述锁存器开关而耦接至所述第一组存储器胞元的所述锁存器中，并将所述第二组存储器胞元的所述数据锁存在经由所述多条位线而耦接至所述第二组存储器胞元的所述传感放大器中。
11.根据权利要求10所述的存储器装置的操作方法，其特征在于，还包括：
在所述深度省电模式中控制所述传感放大器及所述锁存器的电源接通；以及
在所述深度省电模式中控制所述存储器装置中的所述存储器阵列、地址解码器及刷新控制器中的至少一者的电源断开。
12.根据权利要求11所述的存储器装置的操作方法，其特征在于，还包括：
在所述深度省电模式中将所述锁存器及所述传感放大器的所述电源控制为比在所述其他操作模式的至少一者中所述存储器阵列、所述地址解码器及所述刷新控制器中的至少一者的电压低的电压。
13.根据权利要求10所述的存储器装置的操作方法，其特征在于，还包括：
在锁存所述第一组存储器胞元与所述第二组存储器胞元的所述数据之前，选择所述第一组存储器胞元与所述第二组存储器胞元。
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