KR20180087840A - 메모리 장치 및 그 동작 방법 - Google Patents

메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20180087840A
KR20180087840A KR1020180004472A KR20180004472A KR20180087840A KR 20180087840 A KR20180087840 A KR 20180087840A KR 1020180004472 A KR1020180004472 A KR 1020180004472A KR 20180004472 A KR20180004472 A KR 20180004472A KR 20180087840 A KR20180087840 A KR 20180087840A
Authority
KR
South Korea
Prior art keywords
data
mode
memory cell
cell group
memory device
Prior art date
Application number
KR1020180004472A
Other languages
English (en)
Other versions
KR102092742B1 (ko
Inventor
산하 박
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20180087840A publication Critical patent/KR20180087840A/ko
Application granted granted Critical
Publication of KR102092742B1 publication Critical patent/KR102092742B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 어레이 및 복수의 비트 라인들에 연결된 복수의 감지 증폭기 회로들을 포함한다 감지 증폭기 회로 각각은 그에 연결된 2개의 비트 라인들 사이의 전압차를 감지 및 증폭하도록 구성된 감지 증폭기를 포함한다. 메모리 장치는 메모리 셀들의 어드레스를 수신 및 디코딩하여 대응하는 비트 라인들 및 워드 라인들을 인에이블하는 어드레스 디코더, 메모리 셀들의 데이터 리프레시를 제어하는 리프레시 제어기, 및 DPD(deep power down) 모드를 포함하는 상이한 동작 모드들에서 동작하는 메모리 장치를 제어하는 모드 제어기를 더 포함한다. 모드 제어기는 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로들에 의해 감지되는 메모리 셀 그룹의 데이터를 제어하여, 메모리 장치가 DPD 모드로 진입할 때 대응하는 감지 증폭기 회로들에 래치되도록 한다.

Description

메모리 장치 및 그 동작 방법{Memory devices and operation methods thereof}
본 발명은 반도체 메모리 기술에 관한 것으로서, 보다 상세하게는 저전력 메모리 장치 및 그 동작 방법에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM)는 컴퓨터 및 모바일 컴퓨터 시스템에서 데이터 액세스를 위해 고속 및 대용량 메모리를 제공한다. DRAM은 주기적으로 데이터를 리프레시를 해야 하기 때문에, 전력 소비가 DRAM에 대한 관심사였다. DRAM에 대한 종래의 설계 중 하나는 DPD(deep power down) 모드를 도입하는 것을 포함한다. 그러나 DPD 모드에서 DRAM에 저장된 데이터가 파괴될 수 있다. 또한 DPD 모드로부터 DRAM에 대한 액세스를 복구하기 위해서는 긴 시간, 예를 들어 약 500 μs의 오랜 시간이 요구될 수 있다.
DPD 모드에서 DRAM의 데이터 손실을 방지하기 위한 하나의 종래의 접근법은 DPD 모드에 있는 동안 정적 랜덤 액세스 메모리(SRAM)를 사용하여 데이터를 보유하는 것이다. 그러나 SRAM 셀을 추가하면 큰 영역 오버헤드가 발생하고 데이터 액세스에 대한 응답 시간이 증가할 수 있다. 전력 소모를 줄이기 위한 또 다른 종래의 접근법은 셀프-리프레시 모드를 이용하여 데이터를 보유하고 셀프-리프레시 모드로부터 약 100ns 이내에 DRAM에 데이터 액세스를 제공하는 것이다. 그러나, 그러한 셀프-리프레시 모드는 상당한 전력 소비를 필요로 할 수 있다.
본 발명은 전술한 전력 소비 문제를 방지할 수 있는 메모리 장치를 제공하고자 한다.
본 개시서의 일 측면은 메모리 장치에 관한 것이다. 메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함한다. 상기 메모리 장치는 또한 복수의 비트 라인들에 연결된 복수의 감지 증폭기 회로들도 포함한다. 각각의 감지 증폭기 회로는 감지 증폭기를 포함하고 그에 연결된 2개의 비트 라인들 사이의 전압차를 감지 및 증폭하도록 구성된다. 상기 메모리 장치는 또한 상기 메모리 셀들의 어드레스를 수신 및 디코딩하여 대응하는 비트 라인들 및 워드 라인들을 인에이블하는 어드레스 디코더를 더 포함한다. 또한, 상기 메모리 장치는 상기 메모리 셀들의 데이터 리프레시를 제어하는 리프레시 제어기를 더 포함한다. 나아가, 상기 메모리 장치는 DPD(deep power down) 모드를 포함하는 상이한 동작 모드들에서 동작하는 메모리 장치를 제어하는 모드 제어기를 더 포함한다. 상기 모드 제어기는 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로들에 의해 감지되는 메모리 셀 그룹의 데이터를 제어하여, 상기 메모리 장치가 DPD 모드로 진입할 때 대응하는 감지 증폭기 회로들에 래치되도록 한다.
본 개시서의 다른 측면은 데이터 처리 장치에 관한 것이다. 상기 장치는 처리될 데이터를 저장하는 메모리 장치를 포함한다. 처리될 데이터는 명령들, 실행 상태들, 및 사용자 데이터 중 적어도 하나를 포함한다. 상기 장치는 또한 메모리 장치에 연결된 프로세서도 포함한다. 상기 프로세서는 프로세싱 동안 메모리 장치에 액세스하도록 구성된다. 상기 장치는 프로세서에 연결된 저장 유닛을 더 포함한다. 상기 저장 유닛은 운영 체체를 저장한다. 메모리 장치는 복수의 비트 라인 및 복수의 워드 라인에 연결된 다수의 메모리 셀을 포함하는 메모리 어레이를 포함한다. 메모리 장치는 또한 복수의 비트 라인에 연결된 복수의 감지 증폭기 회로를 포함한다. 각각의 감지 증폭기 회로는 감지 증폭기를 포함하고, 그에 결합된 2개의 비트 라인들 사이의 전압차를 감지 및 증폭하도록 구성된다. 메모리 장치는 메모리 셀의 어드레스를 수신 및 디코딩하여 대응하는 비트 라인 및 워드 라인을 인에이블하는 어드레스 디코더를 더 포함한다. 또한, 메모리 장치는 메모리 셀의 데이터 리프레시를 제어하는 리프레시 제어기를 포함한다. 또한, 메모리 장치는 딥 파워 다운(DPD; deep power down) 모드를 포함하는 상이한 동작 모드에서 동작하도록 메모리 장치를 제어하는 모드 제어기를 포함한다. 모드 제어기는 메모리 장치가 DPD 모드로 진입할 때 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로에 의해 감지된 메모리 셀 그룹의 데이터가 대응하는 감지 증폭기 회로에 래치되도록 제어한다. 처리될 데이터 그룹은 장치가 중지 모드에 들어갈 때 메모리 장치에 보유된다.
본 발명의 또 다른 측면은 메모리 셀을 포함하는 메모리 장치의 딥 파워 다운(deep power down; DPD) 모드로 데이터를 보유하는 방법에 관한 것이다. 상기 방법은 DPD 모드로 들어가기 위한 신호를 수신하는 단계를 포함한다. 상기 방법은 또한 DPD 모드로 들어가도록 메모리 장치를 제어하는 단계를 포함한다. 상기 방법은 상기 메모리 장치가 상기 DPD 모드로 진입할 때 상기 메모리 셀 그룹의 데이터를 상기 메모리 장치에 보유하는 단계를 더 포함한다. 또한, 본 방법은 DPD 모드를 포함하는 상이한 동작 모드에서 동작하도록 메모리 장치를 제어하는 단계를 포함한다.
도 1a는 개시된 실시예에 따른 예시적인 메모리 장치의 도면이다.
도 1b는 예시적인 모드 제어기의 도면이다.
도 2는 도 1a에 도시된 예시적인 메모리 장치의 예시적인 메모리 어레이를 도시한다.
도 3은 도 1a에 도시된 예시적인 메모리 장치 내의 예시적인 감지 증폭기 회로의 도시이다.
도 4는 개시된 실시예에 따른, DPD 모드에서 데이터를 보유하는 예시적인 메모리 장치의 예시적인 타이밍도이다.
도 5는 도 3의 감지 증폭기에 연결된 예시적인 래치의 도면이다.
도 6은 개시된 실시예에 따른, 도 5의 다수의 예시적인 래치를 포함하고 DPD 모드로 동작하는 예시적인 메모리 장치의 예시적인 타이밍도이다.
도 7은 개시된 실시예에 따른, 도 5의 복수의 예시적인 래치를 포함하고 DPD 모드로 동작하는 예시적인 메모리 장치의 다른 예시적인 타이밍도이다.
도 8은 도 3의 감지 증폭기에 연결된 2개의 예시적인 래치들의 도면이다.
도 9는 개시된 실시예에 따른, 도 8의 복수의 래치를 포함하고 DPD 모드로 동작하는 예시적인 메모리 장치의 예시적인 타이밍도이다.
도 10은 도 3의 감지 증폭기에 연결된 2개의 예시적인 래치들의 다른 도면이다.
도 11은 개시된 실시예에 따른, 도 10의 다수의 예시적인 래치를 포함하고 DPD 모드로 동작하는 예시적인 메모리 장치의 예시적인 타이밍도이다.
도 12는 개시된 실시예에 따른, 예시적인 메모리 장치에서의 메모리 어레이들, 감지 증폭기들, 및 서브-워드 라인 드라이버들의 예시적인 배열을 도시한다.
도 13은 개시된 실시예에 따른, 예시적인 메모리 장치 내의 감지 증폭기들, 서브-워드 라인 드라이버들, 및 래치들의 예시적인 배열을 도시한다.
도 14는 개시된 실시예에 따른, 예시적인 메모리 장치의 예시적인 래치 드라이버 및 등화기의 도면이다.
도 15는 개시된 실시예에 따른, 예시적인 메모리 장치에서의 예시적인 전압 클램프 구성의 도시이다.
도 16은 개시된 실시예에 따른, 데이터 처리를 위한 예시적인 장치의 도면이다.
도 17은 개시된 실시예에 따른, 예시적인 메모리 장치에서 DPD 모드로 데이터를 보유하는 예시적인 방법을 도시하는 흐름도이다.
본 개시는 일반적으로 DRAM 장치와 같은 저전력 메모리 장치 및 DPD 모드로 데이터를 보유하기 위한 그 동작 방법에 관한 것이다. 메모리 장치는 DPD 모드에 있는 동안 메모리 장치에 저장된 데이터 그룹을 보유할 수 있다. 보유되어야 할 데이터 그룹이 선택될 수 있다. 메모리 장치가 DPD 모드에있는 동안 데이터 그룹은 메모리 장치의 감지 증폭기에서 보유될 수 있다. 또한, 메모리 장치는 DPD 모드에서 데이터를 보유하기 위한 복수의 래치들을 포함 할 수 있다고도 고려된다. 메모리 장치는 메모리 장치가 DPD 모드에 있는 동안 래치 및/또는 감지 증폭기에서 메모리 장치에 저장된 데이터 그룹을 보유할 수 있다.
도 1a는 개시된 실시예에 따른 예시적인 메모리 장치(100)의 도면이다. 메모리 장치(100)는 도 1a에 도시된 바와 같이 서로 연결된, 모드 제어기(120), 어드레스 디코더(140), 리프레시 제어기(160), 메모리 어레이(180), 복수의 감지 증폭기 회로들(130), 및 데이터 버퍼(150)를 포함한다. 데이터 버퍼(150)는 복수의 레지스터들, 집적 회로들, 및/또는 필드 프로그래머블 게이트 어레이들과 같은 적절한 하드웨어를 포함할 수 있다. 데이터 버퍼(150)는 메모리 장치(100)로부터의 또는 메모리 장치(100)로의 데이터 판독 또는 기입 동안 일시적으로 출력 또는 입력 데이터를 보유하도록 구성된다. 메모리 어레이(180)는 복수의 비트 라인들 및 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함한다(도 2 참조). 복수의 메모리 셀들은 후속 액세스를 위한 데이터를 저장하기 위한 것이다. 메모리 장치(100)는 DRAM 장치로서 제공될 수 있다.
각각의 감지 증폭기 회로(130)는 감지 증폭기 및 주변 회로를 포함한다(도 3 참조). 복수의 감지 증폭기 회로들(130)은 메모리 어레이(180) 내의 복수의 비트 라인들에 연결된다. 각각의 감지 증폭기 회로(130)는 이에 연결된 2개의 비트 라인들 사이의 전압 차를 감지하고 증폭하도록 구성된다. 2개의 비트 라인들 상의 전압차는 2개의 비트 라인들에 연결되고 데이터 액세스 중에 판독되는 메모리 셀들 중 하나에 저장된 데이터에 의해 야기된다. 어드레스 디코더(140)는 메모리 셀의 어드레스를 수신 및 디코딩하여 데이터 액세스를 위해 대응하는 비트 라인 및 워드 라인을 인에이블한다. 리프레시 제어기(160)는 집적 회로 및/또는 필드 프로그래머블 게이트 어레이와 같은 적절한 하드웨어를 포함한다. 리프레시 제어기(160)는 메모리 셀에 저장된 데이터의 주기적인 리프레시를 제어하도록 구성된다.
모드 제어기(120)는 제어 신호를 생성하도록 구성된 프로그래머블 게이트 어레이 및/또는 집적 회로와 같은 적절한 하드웨어를 포함한다. 모드 제어기(120)는 판독, 기록, 리프레시 및 DPD 모드와 같은 상이한 동작 모드들에서 동작하도록 메모리 장치(100)를 제어하기 위한 제어 신호를 생성하도록 구성된다. 모드 제어기(120)는 메모리 장치(100)가 구현되는 시스템, 예를 들어 프로세서 또는 타이머에 의해 생성될 수 있는 것과 같이 외부적으로 생성된 제어 신호들을 수신하도록 연결된다. 메모리 장치(100)는, 모드 제어기(120)가 DPD 모드로 진입하도록 지시하는 외부적으로 생성된 제어 신호를 수신할 때, 모드 제어기(120)에 의해 DPD 모드로 진입하도록 제어된다. 모드 제어기(120)는 메모리 장치(100)가 DPD 모드에 있을 때 래칭될 메모리 셀 그룹의 데이터를 제어한다. 일부 실시예들에서, 메모리 셀 그룹의 데이터는 비트 라인을 통해 그에 연결된 감지 증폭기들에서 래치될 수 있다. 메모리 장치(100)가 DPD 모드를 빠져 나올 때, 메모리 셀 그룹의 데이터는 메모리 셀 그룹에 복구된다.
도 1b는 예시적인 모드 제어기(120)의 도면이다. 도 1b에 도시된 바와 같이, 모드 제어기(120)는 메모리 장치(100)의 동작을 제어하기 위한 하나 이상의 다양한 제어 신호들을 생성하도록 구성된 신호 생성기(125)를 포함한다. 신호 생성기(125)는 메모리 장치(100)가 구현되는 시스템으로부터 수신된 외부 제어 신호들에 따라 다양한 제어 신호들(예를 들어, SA 인에이블 및 래치 인에이블)을 생성한다. 전술한 바와 같이, 신호 생성기(125)는 메모리 장치(100)의 동작을 제어하기 위해 다양한 제어 신호들을 생성하기 위해 집적 회로 및/또는 프로그머블 게이트 어레이와 같은 적절한 하드웨어를 포함한다. 신호들은 감지 증폭기 및 래치 및 아래에 좀 더 자세히 설명될 바와 같은 다른 것들을 인에이블하는 제어 신호를 포함한다.
도 2는 개시된 실시예에 따른 예시적인 메모리 장치(100) 내의 예시적인 메모리 어레이(180)의 도면이다. 메모리 어레이(180)는 복수의 비트 라인들, 예컨대 비트 라인들(221, 222, 223, 및 224) 및 복수의 워드 라인들, 예를 들어 워드 라인들(211, 212, 213, 214, 215, 216, 217, 및 218)에 연결된 복수의 메모리 셀들, 예를 들어, 메모리 셀들(201, 202)을 포함한다. 예를 들어, 메모리 셀들(201 및 202)은 도 2에 도시된 바와 같이 각각 2개의 워드 라인들(211 및 212)에 연결되고 동일한 비트 라인(221)에 연결된다. 각각의 메모리 셀은 트랜지스터 및 트랜지스터의 드레인 또는 소스에 연결된 커패시터를 포함한다. 각 메모리 셀은 그것의 커패시터에 1비트의 데이터를 저장할 수 있다. 트랜지스터의 게이트는 워드 라인에 연결된다. 커패시터에 연결되지 않은 트랜지스터의 나머지 소스 또는 드레인은 비트 라인에 연결된다. 워드 라인이 활성화될 때, 비트 라인상의 데이터는 기록 동작에서 캐패시터로 전도된다. 판독 동작에서, 커패시터에 저장된 데이터는 워드 라인이 활성화될 때 비트 라인으로 전달된다. 각각의 워드 라인은 예를 들어 1, 2, 4, 8 또는 16 메모리 셀들에 연결될 수 있다. 워드 라인이 활성화될 때, 모든 연결된 메모리 셀들은 동시에 액세스될 수 있다. 비트 라인은 감지 증폭기 및 상이한 워드 라인들에 연결되는 복수의 메모리 셀들에 연결된다. 이들 워드 라인들 중 하나가 활성화될 때, 연결된 메모리 셀에 저장된 데이터는 비트 라인으로 전달되고 감지 증폭기에 의해 감지 및 증폭된다. 예를 들어, 워드 라인(211)이 활성화되면, 메모리 셀(201)에 저장된 데이터는 비트 라인(221)으로 전도되고, 비트 라인 (221)에 연결된 감지 증폭기(251)에 의해 감지 및 증폭된 후 출력으로 전도된다. 다른 예로서, 워드 라인(212)이 활성화될 때, 메모리 셀(202)에 저장된 데이터는 비트 라인(221)으로 전도되고 감지 증폭기(251)에 의해 감지 및 증폭된 다음 출력으로 전달된다.
도 3은 개시된 실시예에 따른, 예시적인 메모리 장치(100)의 한 쌍의 비트 라인들 중 하나에 대응하는 감지 증폭기(330)를 포함하는 예시적인 감지 증폭기 회로(130)의 도면이다. 감지 증폭기(330)는 2개의 비트 라인들(321, 322) 사이에 연결된다. 감지 증폭기(330)는 비트 라인들(321, 322) 사이의 작은 전압차를 감지하고 메모리 외부의 논리 회로들에 의해 데이터가 해석될 수 있도록 인식 가능한 로직 레벨로 증폭하는 여러 트랜지스터들을 포함한다. 감지 증폭기(330)는 예를 들어 도 3에 도시된 바와 같이 교차-연결된(cross-coupled) 2개의 캐스케이드된(cascased) p형 MOSFET 및 2개의 캐스케이드된 n형 MOSFET을 포함한다. 모드 제어기(120)는, 판독되는 데이터에 대응하는 인식 가능한 논리 레벨로서 작용하는 최대 또는 최소 전압 레벨로 감지 증폭기(330)를 구동하고 활성화하는 제어 신호를 생성한다. 일부 실시예에서, 감지 증폭기(330)는 트랜지스터의 상이한 개수들, 유형들 및/또는 연결들을 포함할 수 있다.
감지 증폭기(330)에 추가로, 감지 증폭기 회로(130)는 비트 라인들(321 및 322) 사이에 연결되는 등화기(320) 및 스위치(310)를 포함한다. 판독 동작에 있어서, 등화기(320)는 비트 라인들(321 및 322)을 프리차지하여, 메모리 셀을 비트 라인들 중 하나에 접속하기 전에 이들 각각의 전압들이 실질적으로 동일하다는 것을 보증하도록 한다. 제어 신호(EQ)는 등화기(320)를 제어하여 비트 라인들(321 및 322)의 전압들을 동일하게 한다. 후속하여, 메모리 셀이 비트 라인들 중 하나에 연결되고 감지 증폭기(330)가 비트 라인들 간의 감지된 전압차를 증폭 한 후에, 제어 신호(CSL)는 스위치(310)를 제어하여 출력 트랜지스터들을 턴온시켜 메모리 장치(100)로부터의 판독을 위해 출력에서 증폭된 전압이 제공되도록 한다.
도 4는 개시된 실시예에 따른 예시적인 DPD 모드에서 데이터를 보유하는 예시적인 메모리 장치(100)의 예시적인 타이밍도이다. 모드 제어기(120)는 도 4의 관련 제어 신호를 제어하여 타이밍도에 따라 메모리 장치(100)의 대응하는 모듈 또는 회로를 활성화한다. 메모리 장치(100)가 DPD 모드로 진입하기 위한 신호를 수신하면 모드 제어기(120)는 보유 데이터 기간 및 DPD 기간을 포함하는 DPD 데이터 홀딩(DPD-DH) 기간 동안 메모리 장치(100)가 동작하도록 제어한다. 모드 제어기는 (DPD 기간에 대응하는) DPD 모드로 들어가기 전에 보유 데이터 기간 동안 메모리 장치(100)에 데이터를 보유하도록 관련된 제어 신호를 제어한다. 예를 들어, 메모리 장치(100)는 도 4에 도시된 바와 같이, DPD 모드로 진입하는 것 및 메모리 장치(100)에 저장된 데이터를 보유하는 것을 요청하기 위해 DPD-DH 플래그 신호를 수신한다. 모드 제어기(120)는 워드 라인 i, 즉 WL(i)에 연결된 메모리 셀에 저장된 데이터를 보유하도록 구성된다. 모드 제어기(120)는 도 4에 도시된 바와 같이, WL(i) 신호에 의해 워드 라인 i를 활성화하고, EQ 및 SA 인에이블 신호들에 의해 각각 워드 라인 i에 연결된 등화기(320) 및 감지 증폭기(330)를 활성화시킨다. SA 인에이블 신호는 센스 증폭기(330)를 인에이블시켜 WL(i)에 의해 활성화된 메모리 셀에 저장된 데이터에 의해 야기되는 전압차가 감지 및 증폭된다. 워드 라인 i에 연결된 메모리 셀에 저장된 데이터는 메모리 셀에 연결된 비트 라인들,
Figure pat00001
상에 보유된다. 감지 증폭기(330) 자체가 래치 회로이기 때문에, 메모리 셀의 데이터는 감지 증폭기(330)에 래치된다. 감지 증폭기(330)에 전원이 공급되고 감지 증폭기(330)가 SA 인에이블 신호에 의해 인에이블되는 한, 감지 증폭기(330)는 그 내부의 데이터를 래치한다.
다른 예로서, 도 2에서, 메모리 셀 그룹(21)의 데이터가 DPD 모드로 보유되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화시키고 메모리 셀 그룹(21)에 저장된 데이터를 DPD-DH 기간에 감지 증폭기들(251-254)에서 보유한다. 모드 제어기(120)는 메모리 장치(100)가 DPD 모드를 빠져 나올 때 보유된 데이터를 메모리 셀 그룹(21)으로 복원시킨다.
모드 제어기(120)는 데이터가 감지 증폭기(330)에 보유된 후에 DPD 모드로 들어가도록 메모리 장치(100)를 제어한다. 모드 제어기(120)는 감지 증폭기(330)에 전력 공급을 유지하여 그 안에 래치된 데이터를 보유한다. 일부 실시예에서, 모드 제어기(120)는 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프하여 DPD 모드에서의 전력 소비를 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는, 메모리 장치(100)가 DPD 모드로 들어갈 때, 메모리 어레이(180), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 또는 이들의 임의의 조합으로의 전력 공급을 턴 오프할 수 있다.
일부 실시예들에서, 모드 제어기(120)는 DPD 모드에서 데이터를 래치하는 감지 증폭기(330)에 대한 전력 공급 전압을 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 감지 증폭기(330)에 대한 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킬 수 있으며, 여기서 Vcore DPD는 전류 소비를 감소시키기 위한 것으로 Vcore보다 낮은 전압 레벨이다. 감지 증폭기(330)는 더 낮은 전압 레벨에서 내부에 래치된 데이터를 여전히 보유한다. 모드 제어기(120)는 DPD 모드를 종료하기 위한 신호를 수신할 때까지 데이터를 보유하면서 메모리 장치(100)를 DPD 모드로 유지한다.
메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 이에 따라 DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 4에 도시된 바와 같이 DPD-DH 플래그 신호가 비활성화될 때, 모드 제어기(120)는 데이터를 보유하는 감지 증폭기(330)를 제어하여 메모리 셀에 데이터를 복원하고, 메모리 장치(100)가 (tDPD-DH 기간에 대응하는) DPD 모드를 종료하도록 제어한다. 예를 들어, 모드 제어기(120)는 WL(i)를 활성화시키고 감지 증폭기(330)에 래치된 데이터는
Figure pat00002
를 통해 메모리 셀로 복구된다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프 한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 Vcore 및 Vperi 복구 기간 동안 메모리 장치(100)의 회로들로의 전력 공급을 턴 온 한다. 예를 들어, 메모리 장치(100)가 DPD 모드에 들어갈 때, 모드 제어기(120)가 메모리 어레이(180), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 및 이들의 임의의 조합을 턴 오프한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 이들 요소들로의 전력 공급을 턴 온 한다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 데이터를 래치하는 감지 증폭기(330)에 대한 전력 공급 전압을 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 Vcore 및 Vperi 복구 기간 동안 정상 동작을 위한 전력 공급 전압을 복원한다. 예를 들어, 모드 제어기(120)가 감지 증폭기(330)에 대한 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 감지 증폭기(330)에 대한 전력 공급 전압을 Vcore로 복원한다. 일부 실시예에서, 감지 증폭기(330)로의 그러한 전력 공급 전압이 보유된 데이터를 다른 회로로 통과시키기에 충분한 구동 능력을 제공하기 때문에, 전력 공급 전압이 정상 Vcore로 복구되면, 보유된 데이터는 액세스 가능해진다.
도 5는 개시된 실시예에 따라 예시적인 감지 증폭기(330)가 메모리 장치(100)에 연결되어 있는 비트 라인에 연결된 래치(540)를 포함하는 예시적인 감지 증폭기 회로(130)의 도면이다. 래치(540)는 래치 스위치(520)를 통해 감지 증폭기(330)가 연결되는 2개의 비트 라인들(
Figure pat00003
)에 연결된다. 다시 말해, 이 예에서, 감지 증폭기 회로(130)는 래치(540) 및 래치 스위치(520)를 더 포함한다. 래치 스위치(520)는 인에이블 신호(SW1)가 활성화될 때 래치(540)를 인에이블시켜 연결된 비트 라인들 상의 데이터를 보유한다. 래치(540)는 예를 들어 도 5에 도시된 바와 같이 교차-연결된 2개의 캐스케이드된 p-형 MOSFET 및 2개의 캐스케이드된 n-형 MOSFET을 포함한다. 모드 제어기(120)는 래치를 활성화 및 구동하기 위한 제어 신호(예를 들어, NCS1 및 PCS1)를 생성하여 연결된 비트 라인들 상의 데이터를 보유한다. 일부 실시예들에서, 래치(540)는 트랜지스터의 상이한 개수, 유형 및/또는 연결을 포함할 수 있다.
도 6은 개시된 실시예에 따른 DPD 모드에서 데이터를 보유하고 도 5에서의 복수의 예시적인 래치들을 포함하는 예시적인 메모리 장치(100)의 예시적인 타이밍도이다. 모드 제어기(120)는 도 6의 관련 제어 신호들을 제어하여 타이밍도에 따라 메모리 장치(100)의 대응하는 모듈 또는 회로를 활성화한다. 메모리 장치(100)가 DPD 모드로 진입하기 위한 신호를 수신하면 모드 제어기(120)는 DPD 모드로 들어가기 전에 관련 제어 신호를 제어하여 메모리 장치(100) 내의 데이터를 보유한다. 예를 들어, 메모리 장치(100)는 도 6에 도시된 바와 같이, DPD 모드로 진입하는 것 및 메모리 장치(100)에 저장된 데이터를 보유하는 것을 야기하기 위해 DPD-DH 플래그 신호를 수신한다. 모드 제어기(120)는 워드 라인 i, 즉 WL(i)에 연결된 메모리 셀에 저장된 데이터를 보유하도록 구성된다. 모드 제어기(120)는 도 5 및 도 6에 도시된 바와 같이, WL(i) 신호에 의해 워드 라인 i를 활성화하고, EQ 및 SA 인에이블 신호들에 의해 각각 워드 라인 i에 연결된 등화기(320) 및 감지 증폭기(330)를 활성화시킨다. SA 인에이블 신호는 센스 증폭기(330)를 인에이블시키고, 센스 증폭기(300)는 WL(i)에 의해 활성화된 메모리 셀에 저장된 데이터에 의해 야기되는 비트 라인들(321, 322) 사이의 전압차를 감지 및 증폭한다. 워드 라인 i에 연결된 메모리 셀에 저장된 데이터는 메모리 셀에 연결된 비트 라인들(
Figure pat00004
) 상에 보유된다. 모드 제어기(120)는 도 6에 도시된 바와 같이, 래치-540 인에이블 신호 및 SW1 신호에 의해 비트 라인들에 연결된 래치(540) 및 래치 스위치(520)를 활성화시킨다. 메모리 셀의 데이터는 래치(540)로 전달된다. 래치(540)는 래치 스위치(520)가 비활성화된 후에 데이터를 보유한다. 래치(540)는 래치(540)에 전력이 공급되고 래치(540)가 래치-540 인에이블 신호에 의해 인에이블되는 한 데이터를 보유한다.
다른 예로서, 도 2에서, 메모리 셀 그룹(21)의 데이터가 DPD 모드에서 보유되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화하고 메모리 셀 그룹(21)에 저장된 데이터는 DPD-DH 기간에서 비트 라인들(221-224)에 각각 연결된 4개의 래치들에서 보유된다. 모드 제어기(120)는 메모리 장치(100)가 DPD 모드를 빠져 나올 때 보유된 데이터를 메모리 셀의 그룹(21)으로 복원한다.
모드 제어기(120)는 데이터가 래치에 보유된 후 DPD 모드로 들어가도록 메모리 장치(100)를 제어한다. 모드 제어기(120)는 래치된 데이터를 보유하기 위해 래치(540)로의 전력 공급을 유지한다. 일부 실시예들에서, 모드 제어기(120)는 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프하여 DPD 모드에서의 전력 소비를 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 메모리 장치(100)가 DPD 모드로 진입할 때, 메모리 어레이(180), 복수의 감지 증폭기 회로들(130) 내 감지 증폭기들(330), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 또는 이들의 임의의 조합으로의 전력 공급을 턴 오프할 수 있다.
일부 실시예들에서, 모드 제어기(120)는 DPD 모드에서 데이터를 보유하는 래치(540)에 대한 전력 공급 전압을 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 래치(540)로의 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킬 수 있으며, 여기서 Vcore DPD는 전류 소비를 감소시키기 위한 것으로 Vcore보다 낮은 전압 레벨이다. 래치(540)는 더 낮은 전압 레벨에서 내부에 래치된 데이터를 여전히 보유한다. 모드 제어기(120)는 DPD 모드를 종료하기 위한 신호를 수신할 때까지 데이터를 보유하면서 메모리 장치(100)를 DPD 모드로 유지한다.
메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 이에 따라 DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 6에 도시된 바와 같이 DPD-DH 플래그 신호가 비활성화될 때, 모드 제어기(120)는 데이터를 보유하는 래치(540)를 제어하여 메모리 셀에 데이터를 복원하고, DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 6에 나타난 바와 같이 모드 제어기(120)는 WL(i) 및 SW1을 활성화시키고 래치(540)에 보유된 데이터는
Figure pat00005
를 통해 메모리 셀로 복구된다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프 한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 메모리 장치(100)의 회로들로의 전력 공급을 턴 온 한다. 예를 들어, 메모리 장치(100)가 DPD 모드에 들어갈 때, 모드 제어기(120)가 메모리 어레이(180), 복수의 감지 증폭기 회로들(130) 내 감지 증폭기들(330), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 및 이들의 임의의 조합을 턴 오프한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 이들 요소들로의 전력 공급을 턴 온 한다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 데이터를 보유하는 래치(540)에 대한 전력 공급 전압을 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 정상 동작을 위한 전력 공급 전압을 복원한다. 예를 들어, 모드 제어기(120)가 래치(540)에 대한 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 래치(540)에 대한 전력 공급 전압을 Vcore로 복원한다. 일부 실시예에서, 래치(330)로의 그러한 전력 공급 전압이 보유된 데이터를 다른 회로로 통과시키기에 충분한 구동 능력을 제공하기 때문에, 전력 공급 전압이 정상 Vcore로 복구되면, 보유된 데이터는 액세스 가능해진다.
도 7은 개시된 실시예에 따른, 도 5의 복수의 예시적인 래치들을 포함하고 DPD 모드에서 데이터를 보유하는 예시적인 메모리 장치(100)의 다른 예시적인 타이밍도이다. 모드 제어기(120)는 도 7의 관련 제어 신호를 제어하여 타이밍도에 따라 메모리 장치(100)의 대응하는 모듈 또는 회로를 활성화한다. 메모리 장치(100)가 DPD 모드로 들어가기 위한 신호를 수신하면, 모드 제어기(120)는 관련된 제어 신호를 제어하여 DPD 모드로 들어가기 전에 메모리 장치(100) 내 데이터가 보유된다. 모드 제어기(120)는 래치(540)에서 워드 라인 i에 연결된 메모리 셀의 데이터를 보유한다. 동작은 도 6에 도시된 신호에 따라 래치(540)에 데이터를 보유하는 것에 대해 전술한 것과 유사하다. 그러나, 도 7에 나타난 바와 같이 WL(i)의 데이터가 래치(540)에 유지된 후, 모드 제어기(120)는 또한 다른 워드라인 j, 즉
Figure pat00006
에 연결된 감지 증폭기(330) 내 WL(j)에 연결된 다른 메모리 셀의 데이터도 보유할 수 있다. 동작은 도 4의 감지 증폭기(330)에 데이터를 보유하는 것에 대해 전술한 것과 유사하다.
다른 예로서, 도 2에서, 메모리 셀 그룹(21) 및 메모리 셀 그룹(22)의 데이터가 DPD 모드로 보유되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화하고 DPD-DH 기간에서 비트 라인들(221-224)에 각각 연결되는 4개의 래치들(미도시)에서 메모리 셀 그룹(21)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(216)을 활성화시키고 DPD 모드에서 감지 증폭기들(251-254)에서 메모리 셀 그룹(22)에 저장된 데이터를 보유한다. 메모리 장치가 DPD 모드를 빠져나올 때, 모드 제어기(120)는 감지 증폭기들(251 내지 254)에서 보유된 데이터를 메모리 셀 그룹(22)에 복원시킨다. 또한, 모드 제어기(120)는 4개의 래치들에서 보유된 데이터를 메모리 셀 그룹(21)으로 복원한다.
도 7에 나타난 바와 같이, 모드 제어기(120)는 데이터가 래치(540) 및 감지 증폭기(330)에 보유된 후 DPD 모드로 들어가도록 메모리 장치(100)를 제어한다. 모드 제어기(120)는 래치된 데이터를 보유하기 위해 래치(540) 및 감지 증폭기(330) 각각으로의 전력 공급을 유지한다. 일부 실시예들에서, 모드 제어기(120)는 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프하여 DPD 모드에서의 전력 소비를 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 메모리 장치(100)가 DPD 모드로 진입할 때, 메모리 어레이(180), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 또는 이들의 임의의 조합으로의 전력 공급을 턴 오프할 수 있다.
일부 실시예들에서, 모드 제어기(120)는 DPD 모드에서 데이터를 보유하는 래치(540) 및 감지 증폭기(330) 각각에 대한 전력 공급 전압을 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 전류 소비를 감소시키기 위해 래치(540) 및 감지 증폭기(330)로의 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킬 수 있다. 래치(540) 및 감지 증폭기(330)는 더 낮은 전압 레벨에서 래치된 데이터를 여전히 보유한다. 모드 제어기(120)는 DPD 모드를 종료하기 위한 신호를 수신할 때까지 데이터를 보유하면서 메모리 장치(100)를 DPD 모드로 유지한다.
메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 이에 따라 DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 7에 도시된 바와 같이 DPD-DH 플래그 신호가 비활성화될 때, 모드 제어기(120)는 데이터를 보유하는 래치(540) 및 감지 증폭기(330)를 제어하여 메모리 셀에 데이터를 복원하고, DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 7에 나타난 바와 같이 모드 제어기(120)는 WL(j)를 활성화시키고 감지 증폭기(330)에 보유된 데이터는
Figure pat00007
를 통해 워드라인 j에 연결된 메모리 셀로 복구된다. 모드 제어기(120)는 또한 도 7에 나타난 바와 같이 WL(i) 및 SW1도 활성화시키고 래치(540)에 보유된 데이터는
Figure pat00008
를 통해 워드 라인 i에 연결된 메모리 셀로 복구된다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프 한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 메모리 장치(100)의 회로들로의 전력 공급을 턴 온 한다. 예를 들어, 메모리 장치(100)가 DPD 모드에 들어갈 때, 모드 제어기(120)가 메모리 어레이(180), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 및 이들의 임의의 조합을 턴 오프한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 이들 요소들로의 전력 공급을 턴 온 한다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 데이터를 보유하는 래치(540) 및 감지 증폭기(330) 각각에 대한 전력 공급 전압을 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 정상 동작을 위한 전력 공급 전압을 복원한다. 예를 들어, 모드 제어기(120)가 래치(540) 및 감지 증폭기(330) 각각에 대한 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 래치(540) 및 감지 증폭기(330) 각각에 대한 전력 공급 전압을 Vcore로 복원한다. 일부 실시예에서, 래치(330) 및 감지 증폭기(330)로의 그러한 전력 공급 전압이 보유된 데이터를 다른 회로로 통과시키기에 충분한 구동 능력을 제공하기 때문에, 전력 공급 전압이 정상 Vcore로 복구되면, 보유된 데이터는 액세스 가능해진다.
도 8은 개시된 실시예에 따른, 감지 증폭기(330)가 메모리 장치(100)에 연결되어 있는 비트 라인들에 연결된 2개의 예시적인 래치들(840, 880)를 포함하는 예시적인 감지 증폭기 회로(130)의 도면이다. 래치(840)는 래치 스위치(820)를 통해 비트 라인들(
Figure pat00009
)에 연결된다. 래치 스위치(820)는 인에이블 신호(SW1)가 활성화될 때 래치(840)를 인에이블시켜 연결된 비트 라인들 상의 데이터를 보유한다. 모드 제어기(120)는 래치를 활성화 및 구동하기 위한 제어 신호(예를 들어, NCS1 및 PCS1)를 생성하여 연결된 비트 라인들 상의 데이터를 보유한다. 각각의 래치들(840, 880)은 예를 들어 도 8에 도시된 바와 같이 교차-연결된, 2개의 캐스케이드된 p-형 MOSFET 및 2개의 캐스케이드된 n-형 MOSFET을 포함한다. 일부 실시예들에서, 래치들(840, 880)은 트랜지스터의 상이한 개수, 유형 및/또는 연결을 포함할 수 있다.
래치(880)는 또한 래치 스위치(860) 및 래치 스위치(820)를 통해 비트 라인들(
Figure pat00010
)에 연결된다. 래치 스위치(860)와 래치 스위치(820)의 조합은 인에이블 신호들(SW1, SW2)이 모두 활성화될 때 래치(880)를 인에이블시켜 연결된 비트 라인들 상의 데이터를 보유한다. 모드 제어기(120)는 래치(880)를 활성화 및 구동하기 위한 제어 신호(예를 들어, NCS2 및 PCS2)를 생성하여 연결된 비트 라인들 상의 데이터를 보유한다. 다시 말해, 이 예에서, 감지 증폭 회로(130)는 래치들(840, 880) 및 그들의 대응하는 래치 스위치들(820, 840)을 더욱 포함한다.
도 9는 개시된 실시예에 따른 DPD 모드에서 데이터를 보유하고 도 8에서의 2개의 예시적인 래치들(840, 880) 및 그들의 대응하는 래치 스위치들(820, 860)을 포함하는 예시적인 메모리 장치(100)의 예시적인 타이밍도이다. 모드 제어기(120)는 도 9의 관련 제어 신호들을 제어하여 타이밍도에 따라 메모리 장치(100)의 대응하는 모듈 또는 회로를 활성화한다. 메모리 장치(100)가 DPD 모드로 진입하기 위한 신호를 수신하면 모드 제어기(120)는 DPD 모드로 들어가기 전에 관련 제어 신호를 제어하여 메모리 장치(100) 내의 데이터를 보유한다. 모드 제어기(120)는 워드 라인 i에 연결된 메모리 셀의 데이터가 래치(880)에 보유되는 것을 야기한다. 동작은 래치(880)의 인에이블링을 제외하고는 도 6의 래치(540)에 데이터를 보유하는 것에 대해 전술한 것과 유사하다. 전술한 바와 같이, 래치 스위치(860)와 래치 스위치(820)의 조합이 래치(880)를 인에이블 시킨다. 모드 제어기(120)는 래치(880)에서 WL(i)의 데이터를 보유하도록 SW1 및 SW2 모두를 활성화한다. WL(i)의 데이터가 래치(880)에 보유된 후, 모드 제어기(120)는 또한 다른 워드 라인(j)에 연결된 메모리 셀의 데이터도 래치(840)에서 보유한다. 동작은 도 6의 래치(540) 내 데이터를 보유하는 것에 대해 전술한 것들과 유사하다.
다른 예로서, 도 2에서, 메모리 셀 그룹(21, 22)의 데이터가 DPD 모드로 유지되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화시키고 DPD-DH 주기에서 비트 라인들(221-224)에 각각 연결된 4개의 래치들(미도시)에서 메모리 셀 그룹(21)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(216)을 활성화시키고 DPD 모드에서 비트 라인들(221-224)에 각각 연결된 다른 4개의 래치들(미도시)에서 메모리 셀 그룹(22)에 저장된 데이터를 보유한다. 메모리 장치(100)가 DPD 모드를 빠져나올 때, 모드 제어기(120)는 뒷쪽의 4개의 래치들에서 보유된 데이터를 메모리 셀 그룹(22)으로 복원한다. 또한, 모드 제어기(120)는 앞쪽의 4개의 래치들에서 보유된 데이터를 메모리 셀의 그룹(21)으로 복원한다.
모드 제어기(120)는 데이터가 래치들(840, 880)에 보유된 후 DPD 모드로 들어가도록 메모리 장치(100)를 제어한다. 모드 제어기(120)는 래치된 데이터를 보유하기 위해 래치들(840, 880)로의 전력 공급을 유지한다. 일부 실시예들에서, 모드 제어기(120)는 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프하여 DPD 모드에서의 전력 소비를 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 메모리 장치(100)가 DPD 모드로 진입할 때, 메모리 어레이(180), 복수의 감지 증폭기 회로들(130) 내 감지 증폭기들(330), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 또는 이들의 임의의 조합으로의 전력 공급을 턴 오프할 수 있다.
일부 실시예들에서, 모드 제어기(120)는 DPD 모드에서 데이터를 보유하는 래치들(840, 880)에 대한 전력 공급 전압을 감소시킬 수 있다. 예를 들어, 모드 제어기(120)는 전류 소비를 감소시키기 위해 래치들(840, 880)로의 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킬 수 있다. 래치들(840, 880)은 더 낮은 전압 레벨에서 래치된 데이터를 여전히 보유한다. 모드 제어기(120)는 DPD 모드를 종료하기 위한 신호를 수신할 때까지 데이터를 보유하면서 메모리 장치(100)를 DPD 모드로 유지한다.
메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 이에 따라 DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 9에 도시된 바와 같이 DPD-DH 플래그 신호가 비활성화될 때, 모드 제어기(120)는 데이터를 보유하는 래치들(840, 880)을 제어하여 메모리 셀에 데이터를 복원하고, DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 9에 나타난 바와 같이, 모드 제어기(120)는 WL(j) 및 SW1을 활성화시키고 래치(840)에 보유된 데이터는
Figure pat00011
를 통해 메모리 셀로 복구된다. 모드 제어기(120)는 또한 도 9에 나타난 바와 같이 WL(i), SW1, 및 SW2도 활성화시키고 래치(880)에 보유된 데이터는
Figure pat00012
를 통해 메모리 셀로 복구된다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프 한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 메모리 장치(100)의 회로들로의 전력 공급을 턴 온 한다. 예를 들어, 메모리 장치(100)가 DPD 모드에 들어갈 때, 모드 제어기(120)가 메모리 어레이(180), 복수의 감지 증폭기 회로들(130) 내 감지 증폭기들(330), 어드레스 디코더(140), 리프레시 제어기(160), 및 데이터 버퍼(150), 및 이들의 임의의 조합을 턴 오프한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 이들 요소들로의 전력 공급을 턴 온 한다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 데이터를 보유하는 래치들(840, 880)에 대한 전력 공급 전압을 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 정상 동작을 위한 전력 공급 전압을 복원한다. 예를 들어, 모드 제어기(120)가 래치들(840, 880)에 대한 전력 공급 전압을 Vcore로부터 Vcore DPD로 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 래치들(840, 880)에 대한 전력 공급 전압을 Vcore로 복구한다. 래치들(840, 880)로의 그러한 전력 공급 전압이 보유된 데이터를 다른 회로로 통과시키기에 충분한 구동 능력을 제공하기 때문에, 전력 공급 전압이 정상 Vcore로 복구되면, 보유된 데이터는 액세스 가능해진다.
일부 실시예들에서, 모드 제어기(120)는 감지 증폭기(330)의 또 다른 워드 라인에 연결된 또 다른 메모리 셀의 데이터를 더 보유한다. 동작은 도 7의 감지 증폭기(330)에 데이터를 보유하는 것에 대해 전술한 것과 유사하다. 모드 제어기(120)는 래치들(880, 840)에 데이터를 보유한 후에 감지 증폭기(330)에 데이터를 보유한다. 모드 제어기(120)는 래치들(840, 880)에 보유된 데이터를 복원하기 전에 감지 증폭기(330)에 보유된 데이터를 복원한다.
예를 들어, 도 2에서, 메모리 셀 그룹들(21, 22, 23)의 데이터가 DPD 모드로 보유되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화하고 DPD-DH 기간에서 비트 라인들(221-224)에 각각 연결되는 4개의 래치들에서 메모리 셀 그룹(21)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(216)을 활성화시키고 DPD 모드에서 비트 라인들(221-224)에 각각 연결되는 다른 4개의 레치들에서 메모리 셀 그룹(22)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(214)을 추가로 활성화시키고 DPD 모드에서 감지 증폭기들(251-254)에서 메모리 셀 그룹(23)에 저장된 데이터를 보유한다. 메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 감지 증폭기(251-254)에 보유된 데이터를 메모리 셀 그룹(23)으로 복원한다. 이후, 모드 제어기(120)는 워드 라인(216)의 유지된 데이터를 메모리 셀 그룹(22)으로 복구한다. 이후 모드 제어기(120)는 워드 라인(218)의 유지된 데이터를 메모리 셀 그룹(21)으로 추가 복구한다.
도 10은 개시된 실시예에 따른, 감지 증폭기(330)가 메모리 장치(100)에 연결되어 있는 비트 라인들에 연결된 2개의 예시적인 래치들(1040, 1080)를 포함하는 예시적인 감지 증폭기 회로(130)의 도면이다. 래치(1040)는 래치 스위치(1020)를 통해 비트 라인들(
Figure pat00013
)에 연결된다. 래치 스위치(1020)는 인에이블 신호(SW1)가 활성화될 때 래치(1040)를 인에이블시켜 연결된 비트 라인들 상의 데이터를 보유한다. 모드 제어기(120)는 래치를 활성화 및 구동하기 위한 제어 신호들을 생성하여 연결된 비트 라인들 상의 데이터를 보유한다. 래치들(1040, 1080)각각은 예를 들어 도 10에 도시된 바와 같이 교차-연결된 2개의 캐스케이드된 p-형 MOSFET 및 2개의 캐스케이드된 n-형 MOSFET을 포함한다. 일부 실시예들에서, 래치들(1040, 1080)은 트랜지스터의 상이한 개수, 유형 및/또는 연결을 포함할 수 있다.
래치(1080)는 래치 스위치(1060)를 통해
Figure pat00014
에 연결된다. 래치 스위치(1060)는 그것의 인에이블 신호(SW2)가 활성화될 때 래치(1080)를 인에이블시켜 연결된 비트 라인들 상의 데이터를 보유한다. 모드 제어기(120)는 래치(1080)를 활성화 및 구동하기 위한 제어 신호들을 생성하여 연결된 비트 라인들 상의 데이터를 보유한다. 다시 말해, 이 예에서, 감지 증폭 회로(130)는 2개의 복수 래치들(1040, 1080) 및 그들의 대응하는 래치 스위치들(1020, 1040)을 더욱 포함한다.
도 11은 개시된 실시예에 따른 DPD 모드에서 데이터를 보유하고 도 10에서의 2개의 예시적인 래치들(1040, 1080) 및 그들의 대응하는 래치 스위치들(1020, 1060)을 포함하는 예시적인 메모리 장치(100)의 예시적인 타이밍도이다. 모드 제어기(120)는 도 11의 관련 제어 신호들을 제어하여 타이밍도에 따라 메모리 장치(100)의 대응하는 모듈 또는 회로를 활성화한다. 메모리 장치(100)가 DPD 모드로 진입하기 위한 신호를 수신하면 모드 제어기(120)는 DPD 모드로 들어가기 전에 관련 제어 신호를 제어하여 메모리 장치(100) 내의 데이터를 보유한다. 모드 제어기(120)는 워드 라인 i에 연결된 메모리 셀의 데이터를 래치(1080)에 보유한다. 동작은 도 6의 래치(540)에 데이터를 보유하는 것에 대해 전술한 것과 유사하다. 모드 제어기(120)는 또한 다른 워드 라인(j)에 연결된 메모리 셀의 데이터도 래치(1040)에서 보유한다. 동작은 도 6의 래치(540) 내 데이터를 보유하는 것에 대해 전술한 것들과 유사하다.
다른 예로서, 도 2에서, 메모리 셀 그룹(21, 22)의 데이터가 DPD 모드로 유지되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화시키고 DPD-DH 주기에서 비트 라인들(221-224)에 각각 연결된 4개의 래치들에서 메모리 셀 그룹(21)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(216)을 활성화시키고 DPD 모드에서 비트 라인들(221-224)에 각각 연결된 다른 4개의 래치들에서 메모리 셀 그룹(22)에 저장된 데이터를 보유한다. 메모리 장치(100)가 DPD 모드를 빠져나올 때, 모드 제어기(120)는 뒷쪽의 4개의 래치들에서 보유된 데이터를 메모리 셀 그룹(22)으로 복원한다. 이후 모드 제어기(120)는 앞쪽의 4개의 래치들에서 보유된 데이터를 메모리 셀의 그룹(21)으로 복원한다.
모드 제어기(120)는 데이터가 래치들(1040, 1080)에 보유된 후 DPD 모드로 들어가도록 메모리 장치(100)를 제어한다. 모드 제어기(120)는 래치된 데이터를 보유하기 위해 래치들(1040, 1080)로의 전력 공급을 유지한다. 일부 실시예들에서, 모드 제어기(120)는 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프하여 DPD 모드에서의 전력 소비를 감소시킬 수 있다. 동작은 다른 회로의 전력 공급을 턴 오프하기 위해 전술한 것과 유사합니다. 일부 실시예에서, 모드 제어기(120)는 DPD 모드에서 데이터를 내부에 보유하는 래치들(1040, 1080)에 대한 전력 공급 전압을 감소시킬 수있다. 동작들은 도 9를 참조하여 기술된 래치들(840, 880) 로의 전력 공급 전압을 감소시키기 위해 전술한 것들과 유사하다. 모드 제어기(120)는 DPD 모드를 종료하기 위한 신호를 수신할 때까지 데이터를 유지하면서 메모리 장치(100)를 DPD 모드로 유지한다.
메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 이에 따라 DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 예를 들어, 도 11에 도시된 바와 같이 DPD-DH 플래그 신호가 비활성화될 때, 모드 제어기(120)는 데이터를 보유하는 래치들(1040, 1080)을 제어하여 메모리 셀에 데이터를 복원하고, DPD 모드를 종료하도록 메모리 장치(100)를 제어한다. 래치들(1040, 1080)이 개별적인 래치 스위치들(1020, 1060)을 가지기 때문에, 래치들(1040, 1080)로부터 보유된 데이터를 복원하기 위한 동작들은 도 9의 래치(840)로부터 보유된 데이터를 복원하기 위해 전술한 것들과 유사하다. 래치(1040) 또는 래치(1080) 중 하나에 보유된 데이터를 얻기 위해 래치 스위치들(1020, 1060) 모두를 인에이블할 필요가 없다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 메모리 장치(100)의 다른 회로들로의 전력 공급을 턴 오프 한 경우, 모드 제어기(120)는 데이터를 복원하기 전에 메모리 장치(100)의 회로들로의 전력 공급을 턴 온 한다. 동작들은 도 9의 다른 회로들의 전력 공급을 턴 온 하기 위해 전술한 것들과 유사하다.
일부 실시예들에서, 모드 제어기(120)가 DPD 모드에서 데이터를 보유하는 래치들(1040, 1080)에 대한 전력 공급 전압을 감소시킨 경우, 모드 제어기(120)는 데이터를 복구하기 전에 정상 동작을 위한 전력 공급 전압을 복원한다. 동작은 도 8 및 도 9의 래치들(840, 880)에 대한 전력 공급 전압을 복구하기 위해 전술한 것들과 유사하다. 래치들(1040, 1080)로의 그러한 전력 공급 전압이 보유된 데이터를 다른 회로로 통과시키기에 충분한 구동 능력을 제공하기 때문에, 전력 공급 전압이 정상 Vcore로 복구되면, 보유된 데이터는 액세스 가능해진다.
일부 실시예들에서, 모드 제어기(120)는 또 다른 워드 라인에 연결된 또 다른 메모리 셀의 데이터가 감지 증폭기(330)에 보유되는 것을 더욱 야기한다. 동작은 도 7의 감지 증폭기(330)에 데이터를 보유하는 것에 대해 전술한 것과 유사하다. 모드 제어기(120)는 래치들(1080, 1040)에 데이터를 보유한 후에 감지 증폭기(330)에 데이터를 보유한다. 모드 제어기(120)는 래치들(1040, 1080)에 보유된 데이터를 복원하기 전에 감지 증폭기(330)에 보유된 데이터를 복원한다.
예를 들어, 도 2에서, 메모리 셀 그룹들(21, 22, 23)의 데이터가 DPD 모드로 보유되도록 구성될 때, 모드 제어기(120)는 워드 라인(218)을 활성화하고 DPD-DH 기간에서 비트 라인들(221-224)에 연결되는 4개의 래치들에서 메모리 셀 그룹(21)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(216)을 활성화시키고 DPD 모드에서 비트 라인들(221-224)에 연결되는 다른 4개의 래치들에서 메모리 셀 그룹(22)에 저장된 데이터를 보유한다. 모드 제어기(120)는 또한 워드 라인(214)을 추가로 활성화시키고 DPD 모드에서 감지 증폭기들(251-254)에서 메모리 셀 그룹(23)에 저장된 데이터를 보유한다. 메모리 장치(100)가 DPD 모드를 종료하기 위한 신호를 수신하면, 모드 제어기(120)는 감지 증폭기(251-254)에 보유된 데이터를 메모리 셀 그룹(23)으로 복원한다. 모드 제어기(120)는 또한 뒷쪽 4개의 래치들에서 보유된 데이터를 메모리 셀 그룹(22)으로 복원한다. 모드 제어기(120)는 추가로 앞쪽 4개의 래치들에서 보유된 데이터를 메모리 셀 그룹(21)으로 복원한다.
일부 실시예에서, 메모리 장치(100)는 비트 라인에 연결된 하나 이상의 복수의 래치를 더 포함한다. 하나 이상의 (복수의) 래치는 도 8에 도시된 바와 같이 비트 라인들에 직렬로 연결되고, 도 10에 도시된 바와 같이 비트 라인들에 병렬로 연결되며, 또는 이들의 임의의 조합으로 연결된다. 데이터 보유의 동작은 도 9 및 도 10에 도시된 동작과 유사하다. 즉, 메모리 장치(100)는 하나 이상의 (복수의) 래치를 메모리 장치(100)에 부가함으로써 비트 라인에 연결된 다양한 수의 메모리 셀 그룹에 대한 데이터를 보유할 수 있다.
도 12는 개시된 실시예에 따른, 메모리 장치(100)의 메모리 어레이들, 감지 증폭기들, 및 서브-워드라인 드라이버들(SWD)의 예시적인 배열을 도시한다. 감지 증폭기는 도 12에 도시된 바와 같이 수평 방향을 따라 2개의 메모리 어레이들 사이에 배치될 수 있고, 서브-워드 라인 드라이버들은 수직 방향을 따라 2개의 메모리 어레이들 사이에 배치될 수있다. 일부 실시예에서, 래치 및 래치 스위치는 관련 감지 증폭기와 함께 배치된다. 따라서, 일부 실시예에서, 도 5의 래치(540) 및 래치 스위치(520)는 감지 증폭기(330)와 함께 배치되고, 도 8의 래치들(840, 880) 및 래치 스위치들(820, 860)은 감지 증폭기(330)와 함께 배치되며, 도 10의 래치들(1040, 1080) 및 래치 스위치들(1020, 1060)은 감지 증폭기(330)와 함께 배치된다.
선택적으로, 일부 실시예에서, 도 5의 래치(540) 및 래치 스위치(520)는 예를 들어 감지 증폭기 및 서브-워드 라인 드라이버의 교차부들(1201, 1202)에 배치될 수 있다. 일부 실시예에서, 도 8의 래치들(840, 880) 및 래치 스위치들(820, 860)은 예를 들어 감지 증폭기 및 서브-워드 라인 드라이버의 교차부들(1201, 1202)에 배치될 수 있다. 일부 실시예에서, 도 10의 래치들(1040, 1080) 및 래치 스위치들(1020, 1060)는 예를 들어 감지 증폭기 및 서브-워드라인 드라이버의 교차부들(1201, 1202)에 배치될 수 있다.
도 13은 개시된 실시예에 따른 메모리 장치(100) 내의 감지 증폭기, 서브-워드라인 드라이버 및 래치들의 예시적인 배열을 도시한다. 일부 실시예들에서, 도 5에서의 래치들(540) 및 래치 스위치들(520)은 예를 들어 도 13에서 볼 때 수직 방향으로 감지 증폭기들 아래에 배치될 수 있다. 일부 실시예들에서, 도 8의 래치들(840, 880) 및 래치 스위치들(820, 860)은, 예를 들어 도 13에서 볼 때 수직 방향으로 감지 증폭기들 아래에 배치될 수 있다. 일부 실시예들에서, 래치들(1040, 1080) 및 래치 스위치들(1020 및 1060)은 예를 들어 도 13에서 볼 때 수직 방향으로 감지 증폭기들 아래에 배치될 수 있다. 도 13은 또한 래치 근처에 배치된 주변 회로들도 도시한다. 래치 드라이버들 및 등화기들(1320, 1340, 1360, 1380)은 예를 들어 감지 증폭기들 및 서브-워드라인 드라이버들의 교차부들(1201, 1202)에 배치될 수 있다.
일부 실시예들에서, 메모리 장치(100)는 메모리 어레이(180)의 복수의 워드 라인들에 연결된 복수의 선택 회로들(미도시)을 더 포함한다. 선택 회로는 집적 회로 또는 필드 프로그래머블 게이트 어레이 또는 프로그램 가능한 이-퓨즈(e-fuse) 회로와 같은 적절한 하드웨어를 포함한다. 선택 회로는 메모리 장치(100)가 DPD 모드로 들어갈 때 데이터가 보유될 메모리 셀 그룹을 선택하도록 구성될 수 있다. 예를 들어, 선택 회로는 메모리 장치(100)가 DPD 모드에 진입할 때 보유될 도 2의 메모리 셀 그룹들(21, 22, 23) 중 하나의 데이터를 선택하도록 구성될 수 있다. 이 예에서, 선택 회로는 선택에 따라 워드 라인들(214, 216, 218) 중 하나를 활성화하도록 구성된다. 일부 실시예들에서, 선택 회로는 워드 라인들에 연결된 복수의 프로그램 가능한 이-퓨즈 회로들을 포함할 수 있다. 그러한 경우에, 모드 제어기(120)는 메모리 장치가 DPD 모드로 들어갈 때 보유될 하나 이상의 워드 라인의 데이터를 선택하기 위해 다수의 이-퓨즈 회로들의 프로그래밍을 제어한다.
도 14는 개시된 실시예에 따른, 메모리 장치(100)의 래치(540, 840, 880, 1040, 1080)에 대한 예시적인 래치 드라이버 및 등화기(1320)를 도시한다. 래치 드라이버 및 등화기(1320)는 전압 공급부(Vcore)에 연결된 p-형 MOSFET(1420) 및 접지에 연결된 n-형 MOSFET(1440)을 포함하며, 각각
Figure pat00015
및 래치 인에이블 신호를 통해 인에이블된다. 래치 인에이블 신호는, 예를 들어, 도 6, 도 7, 도 9, 및 도 11을 참조하여 설명된 래치-540 인에이블, 래치-840 인에이블, 래치-880 인에이블, 래치-1040 인에이블, 또는 래치-1080 인에이블 신호이다. 래치 드라이버 및 등화기(1320)는 또한 래치 드라이버 및 등화기(1320)에 의해 생성된 제어 신호들 PCS(i) 및 NCS(i)가 균형을 이루도록 하는 등화기(1460)도 포함한다. 모드 제어기(120)의 신호 생성기(125)는 래치 인에이블 신호를 생성하여 래치 드라이버 및 등화기(1320)를 인에이블시켜 신호들 PCS(i) 및 NCS(i)을 생성함으로써 그것의 대응하는 래치를 구동하여 비트 라인들상의 데이터를 보유하도록 한다.
도 15는 개시된 실시예에 따른 예시적인 메모리 장치(100)에서의 예시적인 전압 클램프 회로(1520)의 도면이다. 전압 클램프 회로(1520)는 여기에 설명된 감지 증폭기 및 래치 중 임의의 것을 동작시키기 위한 전력 공급 전압으로서 Vcore를 생성하도록 구성된다. 또한, 전술한 바와 같이, 감지 증폭기(330) 및 래치(540, 840, 880, 1040, 1080)의 전력 공급 전압은 Vcore , DPD로 감소될 수 있으며, Vcore , DPD는 Vcore보다 낮다. 보다 낮은 전압이 선택된 수의 캐스케이드된 트랜지스터를 갖는 전압 클램프 회로(1520)를 사용함으로써 얻어질 수 있다. 일부 실시예에서, 감지 증폭기(330) 및 래치(540, 840, 880, 1040, 1080)는 DPD 모드의 데이터만을 보유하기 때문에, 모드 제어기(120)는 데이터를 보유하기에 충분한 전압 레벨에서 전력 공급 전압 Vcore , DPD를 선택한다. 일부 실시예에서, 모드 제어기(120)는, DPD 모드에서 데이터를 보유하기 위해 Vlatch , DPD가 래치들(540, 840, 880, 1040, 1080)에 대해 충분한 한, 래치들(540, 840, 880, 1040, 1080)의 전력 공급 전압을 더욱 낮은 전압 레벨인 Vlatch , DPD로 유지되도록 제어한다. 따라서, 모드 제어기(120)는 DPD 모드에서 래치들(540, 840, 880, 1040, 1080)의 전력 공급 전압으로서 Vlatch , DPD를 이용할 수 있고, 여기서 Vlatch , DPD < Vcore , DPD 이다. 즉, 도 6, 도 7, 도 9, 도 11에서의 Vcore 신호로 나타난 Vcore , DPD 레벨은 Vlatch , DPD 로 대체될 수 있으며, 여기서 Vlatch , DPD < Vcore , DPD 이다.
도 16은 개시된 실시예에 따른 예시적인 데이터 처리 장치(1600)의 도면이다. 데이터 처리 장치(1600)는 예시적인 메모리 장치(1620), 예시적인 저장 장치(1640), 예시적인 프로세서(1660), 및 예시적인 I/O 인터페이스(1610)를 포함한다. 프로세서(1660)는 메모리 장치(1620), 저장 장치 유닛(1640), 및 심지어 I/O 인터페이스(1610)에 연결된다. 메모리 장치(1620)는 프로세서(1660) 및 I/O 인터페이스(1610)에 연결된다. 저장 장치(1640)는 프로세서(1660) 및 I/O 인터페이스(1610)에 연결된다. 예를 들어, 데이터 처리 장치(1600)는 모바일 컴퓨터, 모바일 폰, 랩톱 컴퓨터, 또는 데스크톱 컴퓨터일 수 있다. 프로세서(1660)는 이들 장치들 중 임의의 프로세서이다. 저장 유닛(1640)은 이들 장치들 중 임의의 것에서의 디스크 저장 장치 또는 플래시 메모리일 수 있다. 메모리 장치(1620)는 이들 장치들 중 임의의 것에서 하나 이상의 DRAM을 포함할 수 있다. 메모리 장치(1620)는 전술한 메모리 장치(100)일 수 있고, 그것은 메모리 장치(100)의 전술한 설명에 따라서 DPD 모드에 들어갈 때 데이터 그룹을 보유할 수 있다. I/O 인터페이스(1610)는 입력 및 출력 데이터를 버퍼링하고, 그러한 데이터를 다른 모듈들에 전송한다.
저장 유닛(1640)은 프로세서(1660)를 위한 운영 체제를 저장하여 데이터 처리 장치(1600)의 전원이 켜질 때 메모리 장치(1620)에 로딩된다. 프로세서(1660)는 데이터 처리 중에 메모리 장치(1620)에 저장된 명령들, 실행 상태, 사용자 데이터에 액세스한다. 데이터 처리 장치(1600)가 중지 모드에 들어갈 때, 프로세서(1660)는 DPD 모드로 들어가기 위해 메모리 장치(1620)에 신호를 보내기 위한 명령을 실행한다. 데이터 처리 장치(1600)의 중지 모드는 데이터 처리 장치(1600)가 어떠한 데이터 처리 동작도 진행하지 않는 동작 모드이다.
메모리 장치(1620) 내의 데이터 그룹은 데이터 처리 장치(1600)가 중지 모드에 들어갈 때 유지된다. 메모리 장치 (1620)에 보유될 데이터 그룹은 예를 들어 운영 체제의 커널 및 최신 실행 상태일 수 있다. 데이터 처리 장치(1600)가 중지 모드를 빠져나올 때, 프로세서(1660)는 메모리 장치(1620)의 데이터 보유 능력으로 인해 메모리 장치 (1620)에 저장된 운영 체제의 커널 및 실행 상태를 즉시 액세스할 수 있다. 결과적으로, 프로세서(1660)는 저장 유닛(1640)으로부터 운영 체제를 재-로딩할 필요가 없을 수 있다. 일부 실시예에서, 프로세서(1660)는 저장 유닛(1640) 또는 I/O 인터페이스(1610)를 통한 외부 입력으로부터 다시 모든 사용자 데이터를 로딩할 필요가 없을 수 있다.
도 17은 개시된 실시예에 따른 예시적인 메모리 장치(100)에서 DPD 모드로 데이터를 보유하는 예시적인 방법 (1700)을 나타내는 흐름도이다. 방법(1700)은 DPD 모드로 진입하는 신호를 수신하는 것(단계 1710), 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 것(단계 1730), 및 DPD 모드로 진입하도록 메모리 장치를 제어하는 것(단계 1740)을 포함한다.
단계(1710)은 DPD 모드로 들어가기 위한 신호를 수신하는 단계를 포함한다. 예를 들어, 단계(1710)에서 DPD 모드로 들어가기 위한 신호를 수신하는 단계는, 메모리 장치(100)에 의해, 컴퓨터 시스템의 프로세서로부터 DPD 모드로 들어가기 위한 신호를 수신하는 단계를 포함할 수 있다. 예를 들어, 단계(1710)에서 DPD 모드로 들어가기 위한 신호를 수신하는 단계는 데이터 처리 장치(1600)가 중지 모드에 들어가는 것을 의도할 때 프로세서(1660)로부터 DPD 모드로 들어가는 신호를 메모리 장치(1620)에 의해 수신하는 단계를 포함한다. 단계(1710)에서 DPD 모드로 들어가기 위한 신호를 수신하는 단계는, 예를 들어, 메모리 액세스 또는 데이터 처리의 유휴 기간을 검출하는데 사용되는 타이머로부터 타임 아웃 신호를 수신하는 단계를 포함할 수 있다. 메모리 액세스 또는 데이터 처리가 사전 정의된 시간 동안 유휴 상태일 때, 타이머는 타임아웃 신호를 전송할 수 있다. 소정의 시간 주기는 예를 들어, 1, 2, 3, 5, 10, 20, 30 분일 수 있다.
단계(1730)는 메모리 장치에서 메모리 셀들의 그룹의 데이터를 보유하는 단계를 포함한다. 예를 들어, 단계(1730)에서 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 도 2의 메모리 셀 그룹(21)의 데이터를 보유하는 단계를 포함할 수 있다. 단계(1730)에서 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 예를 들어, 도 4에 도시된 바와 같이 워드 라인 i에 연결된 메모리 셀의 데이터를 유지하는 단계를 포함한다.
일부 실시예들에서, 단계(1730)에서의 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 비트 라인을 통해 그에 연결된 감지 증폭기에서 메모리 셀 그룹의 데이터를 래치하는 단계를 포함할 수 있다. 단계(1730)에서 메모리 장치 내 메모리 셀 그룹의 데이터를 유지하는 단계는, 예를 들어, 도 2의 메모리 셀 그룹(21)의 데이터를 감지 증폭기들(251-254)에 래치하는 단계를 포함할 수 있다. 예를 들어, 단계(1730)에서 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 도 4에 도시된 감지 증폭기(330)에서 워드 라인 WL(i)에 연결된 메모리 셀의 데이터를 래치하는 단계를 포함할 수 있다.
일부 실시예들에서, 단계(1730)에서 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 메모리 셀 그룹이 연결되는 비트 라인에 연결된 복수의 래치들에 데이터를 래치하는 단계를 포함할 수 있다. 예를 들어, 단계(1730)에서 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 도 2의 메모리 셀 그룹(21)의 데이터를 비트 라인(221-224)을 통해 연결된 4개의 래치들에 래치하는 단계를 포함할 수 있다. 그 결과는 메모리 셀들이 연결된 비트 라인들을 통해, 도 6에 도시된 바와 같이, 래치(540)와 같은 각각의 래치들에서 워드 라인 WL(i)에 연결된 메모리 셀들의 데이터를 래치하는 것이다.
일부 실시예들에서, 단계(1730)에서 메모리 장치의 메모리 셀 그룹의 데이터를 보유하는 단계는 메모리 셀의 제1 그룹 및 제2 그룹의 데이터를 보유하는 단계를 포함할 수 있다. 예를 들어, 단계(1730)는 비트 라인들(221-224)을 통해 그에 연결된 4개의 래치들에서 메모리 셀들(21)의 그룹의 데이터를 래칭하고 감지 증폭기들(251-254) 내의 메모리 셀 그룹(22)의 데이터를 래칭하는 단계를 포함할 수 있다. 그 결과는 도 7에 도시된 바와 같이 래치(540) 및 감지 증폭기(330) 내의 워드 라인들 WL(i) 및 WL(j)에 연결된 메모리 셀들의 데이터를 보유하는 것이다.
단계(1740)는 DPD 모드로 들어가도록 메모리 장치를 제어하는 단계를 포함한다. 예를 들어, 단계(1740)에서 DPD 모드로 들어가도록 메모리 장치를 제어하는 단계는 DPD 모드로 들어가도록 메모리 장치(100)를 제어하는 단계를 포함 할 수 있다. DPD 모드에서, 메모리 장치(100)는 어떠한 데이터 액세스도 허용하지 않을 수 있다.
일부 실시예에서, 방법(1700)은 또한 메모리 장치의 요소들의 전력 공급을 제어하는 단계를 포함할 수 있다(단계 1750). 예를 들어, 단계(1750)에서 메모리 장치의 전력 공급을 제어하는 단계는, DPD 모드에서 감지 증폭기의 전력 공급을 온 되도록 제어하는 단계, 및 DPD 모드에서 메모리 장치 내의 메모리 어레이, 어드레스 디코더, 및 리프레시 제어기가 오프 되도록 제어하는 단계를 포함할 수 있다. 또한, 예를 들어, 단계(1750)에서 메모리 장치의 요소들의 전력 공급을 제어하는 단계는 도 4에 도시된 바와 같이 DPD 모드에서 감지 증폭기(330)의 전력 공급을 온 되도록 제어하는 단계, 및 DPD 모드에서 메모리 장치(100) 내의 메모리 어레이(180), 어드레스 디코더(140), 리프레쉬 제어기(160)를 오프 되도록 제어하는 단계를 포함할 수 있다.
일부 실시예에서, 단계(1750)에서 메모리 장치의 요소들의 전력 공급을 제어하는 단계는, DPD 모드에서 래치들의 전력 공급을 온 되도록 제어하는 단계, 및 DPD 모드에서 메모리 장치 내의 메모리 어레이, 어드레스 디코더, 및 리프레시 제어기 중 적어도 하나의 전력 공급이 오프 되도록 제어하는 단계를 포함할 수 있다. 또한, 예를 들어, 단계(1750)에서 메모리 장치의 모듈들의 전력 공급을 제어하는 단계는 도 6에 도시된 바와 같이 DPD 모드에서 래치(540)의 전력 공급을 온 되도록 제어하는 단계, 및 DPD 모드에서 메모리 장치(100) 내의 메모리 어레이(180), 복수의 감지 증폭 회로들(130) 내 감지 증폭기들(330), 어드레스 디코더(140), 및 리프레쉬 제어기(160)를 오프 되도록 제어하는 단계를 포함할 수 있다.
일부 실시예에서, 단계(1750)에서 메모리 장치의 요소들의 전력 공급을 제어하는 단계는, DPD 모드에서 래치들 및 감지 증폭기들의 전력 공급을 온 되도록 제어하는 단계, 및 DPD 모드에서 메모리 장치 내의 메모리 어레이, 어드레스 디코더, 및 리프레시 제어기 중 적어도 하나의 전력 공급이 오프 되도록 제어하는 단계를 포함할 수 있다. 또한, 예를 들어, 단계(1750)에서 메모리 장치의 요소들의 전력 공급을 제어하는 단계는 도 7에 도시된 바와 같이, DPD 모드에서 래치(540) 및 감지 증폭기(330)의 전력 공급을 온 되도록 제어하는 단계, 및 DPD 모드에서 메모리 장치(100) 내의 메모리 어레이(180), 어드레스 디코더(140), 및 리프레쉬 제어기(160)를 오프 되도록 제어하는 단계를 포함할 수 있다.
일부 실시예들에서, 방법(1700)은 또한 메모리 장치의 요소들의 전력 공급 전압을 제어하는 단계를 포함한다(단계 1760). 예를 들어, 단계(1760)에서 메모리 장치의 요소들의 전력 공급 전압을 제어하는 단계는 DPD 모드에서 감지 증폭기들의 전력 공급 전압을 다른 동작 모드들 중 적어도 하나의 전압 레벨보다 낮은 전압 레벨로 제어하는 단계를 포함할 수 있다. 또한, 예를 들어, 단계(1760)에서 메모리 장치의 요소들의 전력 공급 전압을 제어하는 단계는 도 4 및 도 7에 나타난 바와 같이 감지 증폭기(330)의 전력 공급 전압을 Vcore , DPD로 제어하는 단계를 포함할 수 있으며, 여기서 Vcore , DPD는 Vcore보다 낮다. 감지 증폭기(330)는 Vcore의 전력 공급 전압으로 판독 및 기록 동작 모드로 동작한다.
일부 실시예에서, 단계(1760)에서 메모리 장치의 요소들의 전력 공급 전압을 제어하는 단계는 상기 다른 모드들 중 적어도 하나에서의 메모리 어레이, 감지 증폭기, 어드레스 디코더, 및 리프레시 제어기 중 적어도 하나의 전압보다 낮은 전압으로 DPD 모드에서 상기 래치들의 전력 공급 전압을 제어하는 단계를 포함할 수 있다. 예를 들어, 단계(1760)에서 메모리 장치의 요소들의 전력 공급 전압을 제어하는 단계는 도 6 또는 도 7의 래치(540)의 전력 공급 전압을 Vcore , DPD로 제어하는 단계를 포함할 수 있다. 도 6 또는 도 7에 나타난 바와 같이, 메모리 장치(100) 내의 메모리 어레이(180), 복수의 감지 증폭기 회로들(130) 내 감지 증폭기들(330), 어드레스 디코더(140), 또는 리프레시 제어기(160)는 Vcore의 전력 공급 전압을 갖는 판독 및 기록 동작 모드로 동작할 수 있으며, 여기서 Vcore > Vcore , DPD 이다.
일부 실시예에서, 방법(1700)은 또한 데이터가 DPD 모드에서 유지되는 메모리 셀 그룹을 선택하는 단계를 포함할 수 있다(단계 1720). 예를 들어, 단계(1720)에서 DPD 모드에서 데이터가 유지되는 메모리 셀 그룹을 선택하는 단계는 데이터가 DPD 모드에서 유지되는 메모리 셀 그룹으로서 각 비트 라인 상의 제1 워드 라인에 연결된 메모리 셀 그룹을 선택하는 단계를 포함할 수 있다. 예를 들어, 도 2에서, 워드 라인(218)이 감지 증폭기들(251-254)에 가장 가까운 워드 라인이기 때문에 메모리 셀 그룹(21)이 선택될 수 있다. 일부 실시예에서, 단계(1720)에서 데이터가 DPD 모드로 유지되는 메모리 셀 그룹을 선택하는 단계는 복수의 프로그램 가능한 e-퓨즈들을 프로그래밍하는 단계를 포함할 수 있다. 복수의 프로그래머블 e-퓨즈들은 DPD 모드에서 데이터가 보유되는 메모리 셀 그룹을 선택하도록 구성될 수 있다. 단계(1720)에서 데이터가 DPD 모드에서 유지되는 메모리 셀 그룹을 선택하는 단계는 메모리 셀 그룹의 선택을 위해 복수의 프로그램 가능한 e-퓨즈들을 프로그래밍하는 단계를 포함할 수 있다.
일부 실시예들에서, 방법(1700)은 또한 DPD 모드를 종료하기 위한 신호를 수신하는 단계(단계 1770), 보유된 데이터를 메모리 셀들의 그룹에 저장하는 단계(단계 1780), 및 DPD 모드를 종료하도록 메모리 장치를 제어하는 단계(단계 1790)도 포함할 수 있다.
단계(1770)는 DPD 모드를 종료하기 위한 신호를 수신하는 단계를 포함한다. 예를 들어, 단계(1770)에서 DPD 모드를 종료하기 위한 신호를 수신하는 단계는, 데이터 처리 장치(1600)가 자신의 중지 모드를 빠져나올 때 프로세서(1660)로부터 DPD 모드를 종료하기 위한 신호를, 메모리 장치(1620)에 의해, 수신하는 것을 포함할 수 있다. 예를 들어, 단계(1770)에서 DPD 모드를 종료하기 위한 신호를 수신하는 단계는 프로세서 또는 외부 모듈에 의한 데이터 액세스 요구를, 메모리 장치(100)에 의해, 수신하는 단계를 포함할 수 있다.
단계(1780)는 보유된 데이터를 메모리 셀 그룹으로 복원하는 단계를 포함한다. 예를 들어, 단계(1780)에서 보유 된 데이터를 메모리 셀 그룹으로 복원하는 단계는 도 2의 메모리 셀 그룹(21)의 보유된 데이터를 메모리 셀 그룹(21)으로 복원하는 단계를 포함하며, 이는 워드 라인 i에 연결된 메모리 셀의 보유된 데이터를 메모리 셀로 복원시키는 역할을 한다.
일부 실시예들에서, 단계(1780)에서 메모리 셀 그룹에 보유된 데이터를 복원하는 단계는 래치들에 보유된 데이터를 복원하기 전에 감지 증폭기들에 래치된 보유된 데이터를 복원하는 단계를 포함할 수 있다. 특히, 단계(1780)에서 메모리 셀 그룹에 보유된 데이터를 복원하는 단계는 도 7에 도시된 바와 같이 래치(540)에서 보유된 데이터를 복원하기 전에 감지 증폭기(330)에서 보유된 데이터를 복원하는 단계를 포함한다. 일부 실시예들에서, 래치들이 직렬로 함께 연결된 경우, 단계(1780)에서 보유된 데이터를 메모리 셀 그룹으로 순차적으로 복원하는 단계는, 감지 증폭기 또는 메모리 셀들에 근접한 제1 래치에 보유된 데이터를 복원하는 단계를 포함한다. 보다 상세하게는, 단계(1780)에서 보유된 데이터를 메모리 셀 그룹에 복원하는 단계는 도 9에 도시된 바와 같이 래치(880)에서 보유된 데이터를 복원하기 전에 래치(840)에서 보유된 데이터를 복원하는 단계를 포함한다.
단계(1790)는 DPD 모드를 종료하도록 메모리 장치를 제어하는 단계를 포함한다. 예를 들어, 단계(1790)에서 DPD 모드를 종료하도록 메모리 장치를 제어하는 단계는 DPD 모드를 종료하도록 메모리 장치(1620)를 제어하는 단계를 포함한다. 메모리 장치(1620)는 그것이 DPD 모드를 빠져 나온 후에 데이터 액세스를 허용할 수 있다. 예를 들어, 단계(1790)에서 DPD 모드를 종료하도록 메모리 장치를 제어하는 단계는 DPD 모드를 종료하도록 메모리 장치(100)를 제어하는 단계를 포함한다. 메모리 장치(100)는 DPD 모드를 빠져 나온 후에 데이터 액세스를 허용할 수 있다.
DPD 모드에서 데이터를 보유하는 개시된 메모리 장치 및 방법에 대해 다양한 수정 및 변형이 이루어질 수 있음은 당업자에게 명백할 것이다. DPD 모드에서 데이터를 유지하는 방법 및 개시된 메모리 장치의 명세서 및 실시를 고려함으로써, 당업자에게는 다른 실시예들이 명백해질 것이다. 명세서 및 예들은 단지 예시적인 것으로 간주되어야 하며, 진정한 범위는 다음의 청구범위 및 그 등가물에 의해 지시되는 것으로 의도된다.

Claims (20)

  1. 메모리 장치에 있어서,
    복수의 비트 라인들 및 복수의 워드 라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 복수의 비트 라인들에 연결된 복수의 감지 증폭기 회로들로서, 각각의 감지 증폭기 회로는 감지 증폭기를 포함하고 그에 연결된 2개의 비트 라인들 사이의 전압차를 감지 및 증폭하도록 구성된, 복수의 감지 증폭기 회로들;
    상기 메모리 셀들의 어드레스를 수신 및 디코딩하여 상기 비트 라인들 및 상기 워드 라인들 중 대응하는 것들을 인에이블하는 어드레스 디코더;
    상기 메모리 셀들의 데이터 리프레시를 제어하는 리프레시 제어기; 및
    DPD(deep power down) 모드를 포함하는 상이한 동작 모드들에서 동작하는 메모리 장치를 제어하는 모드 제어기를 포함하고,
    상기 모드 제어기는 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로들에 의해 감지되는 메모리 셀 그룹의 데이터를 제어하여, 상기 메모리 장치가 DPD 모드로 진입할 때 대응하는 감지 증폭기 회로들에 래치되는, 메모리 장치.
  2. 청구항 1에 있어서,
    상기 모드 제어기는, 상기 메모리 셀 그룹의 데이터가 상기 비트 라인들을 통해 그에 연결된 대응하는 감지 증폭기들에서 래치되도록, 상기 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로들을 제어하는, 메모리 장치.
  3. 청구항 1에 있어서,
    상기 복수의 감지 증폭기 회로들은,
    상기 메모리 셀 그룹이 연결되는 비트 라인들 중 대응하는 비트 라인들에 연결되는 복수의 래치 스위치들; 및
    상기 복수의 래치 스위치들을 통해 상기 메모리 셀 그룹이 연결된 비트 라인들로 결힙되는 복수의 래치들을 포함하고,
    각각의 감지 증폭기 회로는 래치 스위치들 중 하나 및 래치들 중 하나를 포함하고,
    각각의 래치 스위치는 그에 연결된 래치에서 데이터 래칭을 가능하게 하고,
    상기 모드 제어기는 상기 메모리 셀 그룹의 데이터가 상기 비트 라인들을 통해 상기 복수의 래치들에 래치되도록 상기 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로를 제어하는, 메모리 장치.
  4. 청구항 3에 있어서,
    상기 메모리 셀 그룹은 제1 메모리 셀 그룹이고,
    제2 메모리 셀 그룹은 상기 제1 메모리 셀 그룹이 연결되는 상기 비트 라인들에 연결되고,
    상기 모드 제어기는 상기 메모리 장치가 상기 DPD 모드로 진입할 때 상기 제2 메모리 셀 그룹의 데이터가 상기 비트 라인들을 통해 그에 연결된 대응하는 감지 증폭기들에 래치되도록 상기 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로를 제어하는, 메모리 장치.
  5. 청구항 3에 있어서,
    상기 복수의 래치 스위치들 및 상기 복수의 래치들은 제1 래치 스위치들 및 제1 래치들이며,
    상기 메모리 셀 그룹은 제1 메모리 셀 그룹이고,
    제2 메모리 셀 그룹은 상기 제1 메모리 셀 그룹이 연결되는 비트 라인들에 연결되며,
    상기 복수의 감지 증폭기 회로들은,
    상기 제1 메모리 셀 그룹이 연결되는 비트 라인들에 연결되는 복수의 제2 래치 스위치들; 및
    상기 복수의 제2 래치 스위치들을 통해 상기 제1 메모리 셀 그룹이 연결된 비트 라인들에 연결되는 복수의 제2 래치들을 포함하고,
    각각의 제2 래치 스위치는 그에 연결된 제2 래치에서의 데이터 래칭을 가능하게 하고,
    상기 모드 제어기는 상기 메모리 장치가 상기 DPD 모드로 진입할 때 상기 제2 메모리 셀 그룹의 데이터가 상기 복수의 제2 래치들에 래치되도록 상기 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로들을 제어하는, 메모리 장치.
  6. 청구항 5에 있어서,
    제3 메모리 셀 그룹은 상기 제1 메모리 셀 그룹이 연결되는 비트 라인들에 연결되고,
    상기 모드 제어 회로는 상기 메모리 장치가 상기 DPD 모드로 진입할 때 상기 제3 메모리 셀 그룹의 데이터가 상기 비트 라인들을 통해 그에 연결된 대응하는 감지 증폭기들에 래치되도록 상기 감지 증폭기 회로들 중 대응하는 감지 증폭기 회로들을 제어하는, 메모리 장치.
  7. 청구항 5에 있어서,
    상기 복수의 제2 래치들은 상기 복수의 제1 래치 스위치들 및 상기 복수의 제2 래치 스위치들을 통해 상기 제1 메모리 셀 그룹이 연결된 비트 라인들에 연결되고,
    상기 제1 래치 스위치들 중 하나와 상기 제2 래치 스위치들 중 하나의 조합 각각은 그에 연결된 상기 제2 래치에서 데이터의 래칭을 가능하게 하는, 메모리 장치.
  8. 청구항 2에 있어서,
    상기 모드 제어기는 DPD 모드에서 온이 되는 감지 증폭기들의 전력 공급을 제어하고,
    상기 모드 제어기는 DPD 모드에서 상기 메모리 어레이, 상기 어드레스 디코더, 및 상기 리프레시 제어기 중 적어도 하나의 전력 공급이 오프 되도록 제어하며,
    상기 모드 제어기는 DPD 모드에서 상기 감지 증폭기들의 전력 공급을 다른 동작들 모드 중 적어도 하나의 전압보다 낮은 전압으로 제어하는, 메모리 장치.
  9. 청구항 3에 있어서,
    상기 모드 제어기는 DPD 모드에서 온이 되는 래치들의 전력 공급을 제어하고,
    상기 모드 제어기는 DPD 모드에서 상기 메모리 어레이, 상기 어드레스 디코더, 및 상기 리프레시 제어기 중 적어도 하나의 전력 공급이 오프 되도록 제어하며,
    상기 모드 제어기는 DPD 모드에서 상기 래치들의 전력 공급을 다른 동작들 모드 중 적어도 하나의 전압보다 낮은 전압으로 제어하는, 메모리 장치.
  10. 청구항 4에 있어서,
    상기 모드 제어기는 DPD 모드에서 온이 되는 감지 증폭기들 및 래치들의 전력 공급을 제어하고,
    상기 모드 제어기는 DPD 모드에서 상기 메모리 어레이, 상기 어드레스 디코더, 및 상기 리프레시 제어기 중 적어도 하나의 전력 공급이 오프 되도록 제어하며,
    상기 모드 제어기는 DPD 모드에서 상기 감지 증폭기들 및 상기 래치들의 전력 공급을 다른 동작 모드들 중 적어도 하나에서의 상기 메모리 어레이, 상기 어드레스 디코더, 및 상기 리프레시 제어기 중 적어도 하나의 전압보다 낮은 전압으로 제어하는, 메모리 장치.
  11. 청구항 1에 있어서,
    상기 복수의 워드 라인들에 연결된 복수의 선택 회로들을 더 포함하고,
    상기 복수의 선택 회로들은 상기 메모리 장치가 DPD 모드로 진입할 때 데이터가 래치되는 메모리 셀 그룹의 선택을 가능하게 하는, 메모리 장치.
  12. 메모리 어레이를 포함하는 메모리 장치의 동작 방법으로서,
    DPD(deep power down) 모드로 진입하기 위한 신호를 수신하는 단계;
    DPD 모드로 들어가도록 메모리 장치를 제어하는 단계;
    상기 메모리 장치가 상기 DPD 모드에 진입할 때, 상기 메모리 어레이의 메모리 셀 그룹의 데이터를 상기 메모리 장치에서의 래칭에 의해 보유하는 단계;
    상기 DPD 모드를 종료하기 위한 신호를 수신하는 단계;
    보유된 데이터를 상기 메모리 셀 그룹으로 복원하는 단계; 및
    상기 메모리 장치를 제어하여 상기 DPD 모드를 종료하고, 상기 메모리 장치를 상기 DPD 모드 이외의 다른 동작 모드에서 동작하도록 제어하는 단계를 더 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 메모리 셀 그룹의 데이터를 보유하는 단계는 상기 메모리 장치의 비트 라인들을 통해 그에 연결된 감지 증폭기들에 상기 데이터를 래치하는 단계를 포함하는, 방법.
  14. 청구항 12에 있어서,
    상기 메모리 셀 그룹의 데이터를 보유하는 단계는 상기 메모리 장치의 비트 라인들을 통해 그에 연결된 복수의 래치들에 상기 메모리 셀 그룹의 상기 데이터를 래치하는 단계를 포함하는, 방법.
  15. 청구항 12에 있어서,
    상기 메모리 셀 그룹은 제1 메모리 셀 그룹이고,
    상기 방법은, 상기 제1 메모리 셀 그룹이 연결되는 상기 비트 라인들에 연결된 제2 메모리 셀 그룹의 데이터를 보유하는 단계를 더 포함하고,
    상기 제1 메모리 셀 그룹의 데이터를 보유하는 단계는, 상기 메모리 장치의 비트 라인들을 통해 그에 연결된 복수의 래치들에서 제1 메모리 셀 그룹의 데이터를 래칭하는 단계를 포함하고,
    상기 제2 메모리 셀 그룹의 데이터를 보유하는 단계는, 상기 메모리 장치의 비트 라인들을 통해 그에 연결된 감지 증폭기들에서 제2 메모리 셀 그룹의 데이터를 래칭하는 단계를 포함하는, 방법.
  16. 청구항 13에 있어서,
    DPD 모드에서 온이 되는 감지 증폭기들의 전력 공급을 제어하는 단계; 및
    상기 DPD 모드에서 상기 메모리 장치 내 메모리 셀들, 어드레스 디코더, 및 리프레시 제어기 중 적어도 하나의 전력 공급을 오프로 제어하는 단계를 포함하는, 방법.
  17. 청구항 13에 있어서,
    DPD 모드에서 온이 되는 래치들의 전력 공급을 제어하는 단계; 및
    상기 DPD 모드에서 메모리 어레이, 감지 증폭기들, 어드레스 디코더, 및 리프레시 제어기 중 적어도 하나의 전력 공급을 오프로 제어하는 단계를 포함하는, 방법.
  18. 청구항 16에 있어서,
    상기 DPD 모드에서 감지 증폭기들의 전력 공급을 다른 동작 모드들 중 적어도 하나에서의 전압보다 낮은 전압으로 제어하는 단계를 더 포함하는, 방법.
  19. 청구항 17에 있어서,
    상기 DPD 모드에서 메모리 어레이, 감지 증폭기들, 어드레스 디코더, 및 리프레시 제어기 중 적어도 하나의 전압보다 낮은 전압으로 상기 래치들의 전력 공급을 제어하는 단계를 더 포함하는, 방법.
  20. 청구항 17에 있어서,
    상기 메모리 셀 그룹의 데이터를 유지하기 전에 DPD 모드에서 데이터가 보유되는 메모리 셀 그룹을 선택하는 단계;
    상기 메모리 셀 그룹의 데이터를 보유하는 단계는 상기 선택된 메모리 셀 그룹의 데이터를 보유하는 단계를 포함하는, 방법.
KR1020180004472A 2017-01-25 2018-01-12 메모리 장치 및 그 동작 방법 KR102092742B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/415,489 US9978435B1 (en) 2017-01-25 2017-01-25 Memory device and operation methods thereof
US15/415,489 2017-01-25

Publications (2)

Publication Number Publication Date
KR20180087840A true KR20180087840A (ko) 2018-08-02
KR102092742B1 KR102092742B1 (ko) 2020-03-25

Family

ID=60972146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180004472A KR102092742B1 (ko) 2017-01-25 2018-01-12 메모리 장치 및 그 동작 방법

Country Status (7)

Country Link
US (1) US9978435B1 (ko)
EP (1) EP3355308B1 (ko)
JP (1) JP6803863B2 (ko)
KR (1) KR102092742B1 (ko)
CN (1) CN108346445B (ko)
ES (1) ES2770608T3 (ko)
TW (1) TWI635506B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113096717B (zh) * 2020-01-08 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种熔丝存储单元、存储阵列以及存储阵列的工作方法
US11081149B1 (en) * 2020-03-31 2021-08-03 Winbond Electronics Corp. Memory device for artificial intelligence operation
CN115808964A (zh) * 2021-09-14 2023-03-17 西安格易安创集成电路有限公司 存储器、存储器控制方法和系统
US11984153B2 (en) 2022-06-30 2024-05-14 Winbond Electronics Corp. Memory device
TWI812578B (zh) * 2023-03-17 2023-08-11 華邦電子股份有限公司 記憶體晶片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008544A1 (en) * 2002-07-15 2004-01-15 Fujitsu Limited Semiconductor memory
US20060291311A1 (en) * 2005-06-10 2006-12-28 Samsung Electronics Co., Ltd. Memory device for retaining data during power-down mode and method of operating the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122989B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体記憶装置
US5121358A (en) * 1990-09-26 1992-06-09 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with power-on reset controlled latched row line repeaters
JP2564046B2 (ja) * 1991-02-13 1996-12-18 株式会社東芝 半導体記憶装置
US5508968A (en) 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
JP4258878B2 (ja) * 1999-03-08 2009-04-30 カシオ計算機株式会社 楽音制御装置及び楽音制御方法
US6236605B1 (en) * 1999-03-26 2001-05-22 Fujitsu Limited Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier
JP2002063788A (ja) * 2000-08-21 2002-02-28 Fujitsu Ltd 半導体記憶装置
JP4212780B2 (ja) * 2001-02-09 2009-01-21 三菱電機株式会社 熱交換器用伝熱管、その作製方法、熱交換器及びそれを用いた冷凍空調装置
JP2002260383A (ja) 2001-03-05 2002-09-13 Sharp Corp 半導体記憶装置
JP2003347431A (ja) * 2002-05-29 2003-12-05 Fujitsu Ltd 半導体記憶装置
JP2004199842A (ja) 2002-12-20 2004-07-15 Nec Micro Systems Ltd 半導体記憶装置及びその制御方法
US7248522B2 (en) * 2003-09-04 2007-07-24 United Memories, Inc. Sense amplifier power-gating technique for integrated circuit memory devices and those devices incorporating embedded dynamic random access memory (DRAM)
KR100540484B1 (ko) * 2003-10-31 2006-01-10 주식회사 하이닉스반도체 라이트회복시간이 줄어든 메모리 장치
KR100695524B1 (ko) * 2004-05-06 2007-03-15 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동방법
US7031219B2 (en) * 2004-06-04 2006-04-18 Etron Technology, Inc. Internal power management scheme for a memory chip in deep power down mode
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
KR100753048B1 (ko) * 2005-09-05 2007-08-30 주식회사 하이닉스반도체 반도체 메모리 장치의 주변영역 전압 발생 장치
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
JP4470184B2 (ja) * 2006-11-13 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
JP4723679B2 (ja) * 2009-01-14 2011-07-13 エルピーダメモリ株式会社 半導体記憶装置、メモリシステム、及び半導体記憶装置のリフレッシュ制御方法
US8553472B2 (en) * 2011-12-05 2013-10-08 Apple Inc. Memory with a shared I/O including an output data latch having an integrated clamp
US9037890B2 (en) * 2012-07-26 2015-05-19 Artemis Acquisition Llc Ultra-deep power-down mode for memory devices
EP3311384B1 (en) * 2015-06-19 2023-02-08 Adesto Technologies Corporation Ultra-deep power down mode control in a memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008544A1 (en) * 2002-07-15 2004-01-15 Fujitsu Limited Semiconductor memory
US20060291311A1 (en) * 2005-06-10 2006-12-28 Samsung Electronics Co., Ltd. Memory device for retaining data during power-down mode and method of operating the same

Also Published As

Publication number Publication date
EP3355308A1 (en) 2018-08-01
JP2018125058A (ja) 2018-08-09
CN108346445A (zh) 2018-07-31
CN108346445B (zh) 2022-04-19
JP6803863B2 (ja) 2020-12-23
TW201828292A (zh) 2018-08-01
TWI635506B (zh) 2018-09-11
US9978435B1 (en) 2018-05-22
KR102092742B1 (ko) 2020-03-25
ES2770608T3 (es) 2020-07-02
EP3355308B1 (en) 2019-12-04

Similar Documents

Publication Publication Date Title
KR102092742B1 (ko) 메모리 장치 및 그 동작 방법
US9299417B2 (en) DRAM security erase
KR100271626B1 (ko) 비트라인 센스앰프의 오버드라이빙방법
US10102900B2 (en) Memory device with separate read active signal and write active signal having different activation periods used for word line selection during read and write operation
US6631092B2 (en) Semiconductor memory device capable of imposing large stress on transistor
JP3933769B2 (ja) 半導体記憶装置
US6829154B1 (en) Layout of ferroelectric memory device
KR100566165B1 (ko) 비데이터 액세스 시의 저소비 전력화를 도모한 반도체기억 장치
US20170169879A1 (en) Semiconductor devices and semiconductor systems including the same
KR19980085565A (ko) 반도체 메모리
US11651815B2 (en) Apparatuses, systems, and methods for system on chip replacement mode
US8045357B2 (en) Semiconductor memory device
US10490236B2 (en) Semiconductor memory device with sense amplifier that is selectively disabled
US10475486B2 (en) Electronic devices
US20080080284A1 (en) Method and apparatus for refreshing memory cells of a memory
US7961537B2 (en) Semiconductor integrated circuit
US6240026B1 (en) Bit line sense circuit and method for dynamic random access memories
US5831911A (en) Semiconductor memory device for reducing a static current
JP2007250060A (ja) 半導体記憶装置
JP2003007094A (ja) 半導体記憶装置
JP2002260383A (ja) 半導体記憶装置
KR100454258B1 (ko) 향상된 프리차지 타임을 가지기 위한 메모리 장치
KR101763254B1 (ko) Ｄｒａｍ 보안 소거
JP2000149551A (ja) 半導体記憶装置
JP2001014849A (ja) 同期型メモリの書込み動作マスク方法及びその装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant