JP2000149551A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 昇圧電圧に起因するリーク電流の削減を図っ
たＤＲＡＭを提供する。 【解決手段】 メモリセルアレイ１と、メモリセルの読
み出しデータの増幅及び書き込みデータの保持を行うセ
ンスアンプ回路２と、メモリセルアレイ１のワード線を
選択するロウデコーダを含むワード線選択駆動回路５
と、メモリセルアレイ１のビット線を選択するカラムデ
コーダ６とを備え、ワード線選択駆動回路５は、ロウデ
コーダのワード線ドライバに昇圧されたワード線駆動電
圧を供給するワード線ドライバ選択回路を有し、ワード
線ドライバ選択回路は、メモリセルアレイが活性化され
てメモリセルのデータ読み出しが完了した時点でメモリ
セルアレイ及び活性化されているセンスアンプ回路領域
へのワード線駆動電圧の供給を停止し、メモリセルアレ
イがプリチャージ状態に入る時に再度ワード線駆動電圧
を供給する制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミック型
半導体記憶装置（ＤＲＡＭ）に係り、特にＤＲＡＭ活性
化時のロウデコーダ或いはセンスアンプ回路等のワード
線駆動電圧による消費電流低減を考慮した低消費電力型
超高密度ＤＲＡＭに関する。

【０００２】

【従来の技術】近年、１トランジスタ／１キャパシタ型
のメモリセル構造を持つダイナミック型半導体記憶装置
（ＤＲＡＭ）は、メモリセルの改良や微細加工技術、回
路設計技術の進歩により、高集積化及び微細化が進んで
いる。この様なＤＲＡＭの高集積化に伴い、低消費電力
化の要求は厳しくなっている。低消費電力化を考える際
の重要なポイントの一つとして、ワード線の選択駆動等
の制御を行うロウデコーダ及びロウデコーダを含むワー
ド線制御系のワード線駆動電圧Ｖpp系のリーク電流があ
る。これは、ワード線駆動電圧Ｖppとして、電源電圧Ｖ
CCより昇圧された電圧が用いられること、ワード線の選
択駆動回路部がＤＲＡＭチップの中の大きな面積を占め
ること、等の理由で問題になる。

【０００３】昇圧されたワード線駆動電圧Vppを用いる
のは、セルトランジスタとしてＮＭＯＳトランジスタを
用いた場合に、“Ｈ”レベルのデータ書き込みを確実に
行うためには、“Ｈ”レベル電圧よりセルトランジスタ
のしきい値分以上高いゲート電圧を必要とするためであ
る。即ち、“Ｈ”レベル電圧をＶblh、セルトランジス
タのしきい値をＶthとして、昇圧電圧Ｖppとしては、Ｖ
pp＝Ｖblh＋Ｖth以上が必要になる。この昇圧電圧Ｖpp
はチップ内部で発生させる。

【０００４】ワード線選択駆動回路部でのリークの問題
は、具体的に説明すると次の通りである。まず、ワード
線にはそれぞれ、ワード線ドライバが設けられて、ロウ
デコーダにより選択されたワード線に対して、ワード線
ドライバを介して昇圧されたワード駆動電圧Ｖppが供給
される。ワード線ドライバは、例えばＣＭＯＳインバー
タ構成を持つ。このＣＭＯＳインバータ構成のＰＭＯＳ
トランジスタのソースは、ワード線駆動電圧Ｖppが与え
られる端子であり、ゲートはＶpp−ＶSSの振幅を持つロ
ウデコーダ出力により駆動される。

【０００５】このとき、ロウデコーダにより選択された
ワード線のドライバのみ、ＰＭＯＳトランジスタがオン
となって、ワード線駆動電圧Ｖppがワード線に伝達され
る。非選択のワード線については、ワード線ドライバの
ＰＭＯＳトランジスタがオフを保ち、ワード線駆動電圧
Ｖppはワード線に伝達されない。この様に非選択のワー
ド線ドライバのＰＭＯＳトランジスタは、ソースに駆動
電圧Ｖppが与えられた状態でオフを保つから、ここでの
リーク電流が無視できなくなる。特に、セルアレイが活
性化される時間が長く、またリーク特性のよくないＰＭ
ＯＳトランジスタが含まれている場合には、大きな消費
電力が発生することになる。

【０００６】ＤＲＡＭの多バンク化により活性化される
メモリセルアレイが増えると、一層無駄な消費電力が多
くなる。具体的に例えば、５１２ロウ×２０４８カラム
の１Ｍビットセルアレイ６４個から構成され、これが１
６のバンクとして扱われる６４ＭビットＤＲＡＭを例に
とると、同時に活性化されるセルアレイのワード線数、
従ってワード線ドライバの数は、５１２×４＝２０４８
にもなる。

【０００７】また、同様に、ＤＲＡＭセルアレイが活性
化されたとき、ワード線昇圧電圧Ｖppが与えられる回路
には、センスアンプ領域に配置されるセルアレイ選択ト
ランジスタ（ＭＵＸ）がある。即ち通常のフォールデッ
ドビット線構造のセルアレイは、間にセンスアンプを挟
んで配列され、センスアンプは両側のセルアレイで共有
される。この共有センスアンプ方式の場合、センスアン
プとセルアレイの間の接続、非接続を行うためにセルア
レイ選択トランジスタが用いられる。

【０００８】このセルアレイ選択トランジスタのゲート
には、スタンバイ状態で電源ＶCC又は昇圧電圧Ｖppが与
えられ、セルアレイのビット線とセンスアンプのノード
を同電位に保つ。セルアレイが選択された場合、選択さ
れたセルアレイ側のセルアレイ選択トランジスタのゲー
トには、昇圧電圧Ｖppが与えられ、非選択側のセルアレ
イ側のセルアレイ選択トランジスタのゲートはＶSSに落
とされる。

【０００９】セルアレイ選択時に、セルアレイ選択トラ
ンジスタのゲート電圧に昇圧電圧Ｖppを与えるのは、セ
ルトランジスタの駆動の場合と同様に、転送される電圧
のしきい値による電圧降下を防止するためである。しか
し、ビット線イコライズの時間を短縮する目的でしきい
値を低くしたイコライズ回路を用いた場合のイコライズ
回路のリークや、ワード線とビット線の間に弱いリーク
がある場合、セルアレイ選択トランジスタのゲートに昇
圧電圧Ｖppを用いることによる消費電力の増大がやはり
無視できなくなる。

【００１０】

【発明が解決しようとする課題】以上のように、昇圧電
圧を用いてワード線駆動やセルアレイ選択トランジスタ
の駆動を行うＤＲＡＭにおいては、セルアレイの活性化
の時間が長くなり、またセルアレイ容量が大きくなるに
つれて、リーク電流による消費電力増大が問題になる。

【００１１】この発明は、上記事情を考慮してなされた
もので、ワード線駆動やセルアレイ選択トランジスタの
駆動に用いられる昇圧電圧に起因するリーク電流の削減
を可能としたＤＲＡＭを提供することを目的としてい
る。

【００１２】

【課題を解決するための手段】この発明は、ダイナミッ
ク型メモリセルがマトリクス配列されたメモリセルアレ
イと、このメモリセルアレイのビット線に接続されてメ
モリセルの読み出しデータの増幅及び書き込みデータの
保持を行うセンスアンプ回路と、前記メモリセルアレイ
のワード線に選択的にワード線駆動電圧を供給するため
の、各ワード線毎に設けられたワード線ドライバを含む
ロウデコーダと、前記メモリセルアレイのビット線を選
択するカラムデコーダと、アドレスにより選択されて前
記ロウデコーダのワード線ドライバに前記ワード線駆動
電圧を供給するためのワード線ドライバ選択回路とを備
えた半導体記憶装置において、前記メモリセルアレイが
活性化されてメモリセルのデータ読み出しが完了した時
点で、前記メモリセルアレイ及び活性化されているセン
スアンプ回路領域への前記ワード線駆動電圧の供給が停
止され、前記メモリセルアレイがプリチャージ状態に入
る時に再度前記ワード線駆動電圧が供給されるようにし
たことを特徴とする。

【００１３】この発明に係る半導体記憶装置はまた、そ
れぞれにダイナミック型メモリセルがマトリクス配列さ
れた複数のサブセルアレイと、各サブセルアレイの間に
隣接するサブセルアレイで共有されるように配置され
て、メモリセルの読み出しデータの増幅及び書き込みデ
ータの保持を行うセンスアンプ回路と、各センスアンプ
回路のセンスノードとサブセルアレイのビット線の間の
接続と切り離しを行うためのＮＭＯＳトランジスタによ
り構成されたセルアレイ選択回路と、前記各サブセルア
レイのワード線に選択的にワード線駆動電圧を供給する
ための、各ワード線毎に設けられたワード線ドライバを
含むロウデコーダと、前記メモリセルアレイのビット線
を選択するカラムデコーダと、前記セルアレイ選択回路
のＮＭＯＳトランジスタを選択的に電源電圧でオン駆動
すると共に、前記センスアンプ回路に保持されたデータ
を選択されたサブセルアレイのビット線に転送する期間
のみ電源電圧より昇圧された電圧でオン駆動する制御回
路と、を有することを特徴とする。

【００１４】この発明に係る半導体記憶装置は更に、そ
れぞれにダイナミック型メモリセルがマトリクス配列さ
れた複数のサブセルアレイと、各サブセルアレイの間に
隣接するサブセルアレイで共有されるように配置され
て、メモリセルの読み出しデータの増幅及び書き込みデ
ータの保持を行うセンスアンプ回路と、各センスアンプ
回路のセンスノードとサブセルアレイの間の接続と切り
離しを行うためのＮＭＯＳトランジスタにより構成され
たセルアレイ選択回路と、前記各サブセルアレイのワー
ド線に選択的にワード線駆動電圧を供給するための、各
ワード線毎に設けられたワード線ドライバを含むロウデ
コーダと、前記各サブセルアレイのビット線を選択する
カラムデコーダと、アドレスにより選択されて前記ロウ
デコーダのワード線ドライバに前記ワード線駆動電圧を
供給するすると共に、前記サブセルアレイが活性化され
てメモリセルのデータ読み出しが完了した時点で前記サ
ブセルアレイ及び活性化されているセンスアンプ回路領
域への前記ワード線駆動電圧の供給を停止し、前記サブ
セルアレイがプリチャージ状態に入る時に再度前記ワー
ド線駆動電圧を供給するようにしたワード線ドライバ選
択回路と、前記セルアレイ選択回路のＮＭＯＳトランジ
スタを選択的に電源電圧でオン駆動すると共に、前記セ
ンスアンプ回路に保持されたデータを選択されたサブセ
ルアレイのビット線に転送する期間のみ電源電圧より昇
圧された電圧でオン駆動する制御回路と、を有すること
を特徴とする。

【００１５】この発明によると、ワード線ドライバにつ
いて、メモリセルからのデータ読み出し及びメモリセル
へのデータ書き込みに必要とされる時間帯を除いて、ワ
ード線駆動端子を駆動電圧供給端子から切り離してフロ
ーティング状態にする制御を行うことにより、オン状態
のワード線ドライバにおいて無駄なリーク電流を抑制す
ることが可能になる。更にこの発明によると、セルアレ
イ選択回路のＮＭＯＳトランジスタ制御を、センスアン
プデータをサブセルアレイのビット線に転送するに必要
な時間帯のみ昇圧された駆動電圧で駆動するような制御
を行うことにより、メモリセルに書き込まれる“Ｈ”レ
ベルの低下を防止しながら、無駄なリーク電流を抑制す
ることが可能になる。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００１７】実施の形態１ 図１はこの発明を適用したＤＲＡＭのブロック構成を示
す。ＤＲＡＭは、ダイナミック型メモリセルを配列した
メモリセルアレイ１、メモリセルの読み出しデータを増
幅し書き込みデータを保持するセンスアンプ回路２、メ
モリセルアレイ１のワード線の選択駆動を行うロウデコ
ーダを含むワード線選択駆動回路５、メモリセルアレイ
１のビット線選択を行うカラムデコーダ６を有し、更に
他の制御回路やＤＣ電圧発生回路等を有する。

【００１８】センスアンプ回路２とデータ入出力回路４
の間のデータ転送は、データコントロール回路３により
制御される。外部から供給されるアドレスＡＤＤはアド
レスバッファ７に取り込まれて、カラムデコーダ６及び
ワード線選択駆動回路５に送られる。クロックバッファ
８は外部から供給される制御信号ＣＬＫを取り込み、制
御信号発生回路９は取り込まれた制御信号に基づいてロ
ウ系活性化信号ＲＯＷＡＣＴ、センスアンプ活性化信号
ＳＡＰ，ｂＳＡＮその他の各種制御信号を発生する。

【００１９】図２は、メモリセルアレイ１とその周辺の
具体構成を示している。メモリセルアレイ１は共有セン
スアンプ方式を採用しており、複数のサブセルアレイ１
１（１１ａ，１１ｂ，…）がその両側にセンスアンプ２
１（２１ａ，２１ｂ，…）を配置して配列される。各サ
ブセルアレイ１１は、図示のようにワード線ＷＬとビッ
ト線対ＢＬ，ｂＢＬが交差して配設され、それらの交差
部にダイナミック型メモリセルＭＣが配置される。各サ
プセルアレイ１１のワード線端部に、ワード線の選択及
び駆動を行うロウデコーダ５１（５１ａ，５１ｂ，…）
が配置され、各ロウデコーダ５１Ｋ領域に隣接してロウ
デコーダ５１のワード線ドライバを選択するドライバ選
択回路５２（５２ａ，５２ｂ，…）が配置される。図１
に示すワード線選択駆動回路は、図２におけるロウデコ
ーダ５１と、ドライバ選択回路５２を含むものである。

【００２０】ロウデコーダ５１には、図示しない昇圧回
路から発生される昇圧電圧Ｖppがワード線駆動電圧とし
て供給される。またドライバ選択回路５２には、昇圧電
圧Ｖppと共に、制御信号発生回路９から発生されるロウ
系活性化信号ＲＯＷＡＣＴが供給される。

【００２１】図３は、サブセルアレイ１１の間のセンス
アンプ回路領域２１の構成例を示す。図３に示すよう
に、センスアンプ回路領域２１には、センスアンプ３０
の他、ビット線イコライズ回路３１ａ，３１ｂ、カラム
選択回路３３が配置され、またセンスアンプ回路領域２
１を両側のサブセルアレイと選択的に接続、非接続とす
るためのセルアレイ選択回路３２ａ，３２ｂが配置され
ている。

【００２２】ビット線イコライズ回路３１ａ，３１ｂ
は、相補ビット線対の間に接続されてゲートがイコライ
ズ信号ＥＱＬＬ，ＥＱＬＲにより制御されるイコライズ
用ＮＭＯＳトランジスタＱＮ３１と、同じくゲートがイ
コライズ信号ＥＱＬＬ，ＥＱＬＲにより駆動されて、ビ
ット線プリチャージ電圧ＶＢＬＥＱが与えられるプリチ
ャージ用ＮＭＯＳトランジスタＱＮ３２，ＱＮ３３によ
り構成されている。センスアンプ３０は、ＰＭＯＳトラ
ンジスタＱＰ３１，ＱＰ３２の対によるＰＭＯＳセンス
アンプと、ＮＭＯＳトランジスタＱＮ３８，ＱＮ３９の
対によるＮＭＯＳセンスアンプとから構成されている。

【００２３】カラム選択回路３３は、カラム選択信号Ｃ
ＳＬにより選択されて、ビット線ＢＬ，ｂＢＬをデータ
線ＤＱ，ｂＤＱに接続するためのＮＭＯＳトランジスタ
ＱＮ３６，ＱＮ３７により構成されている。セルアレイ
選択回路３２ａ，３２ｂは、サブセルアレイ１１のビッ
ト線対とセンスアンプ２１のセンスノードの間に介在さ
れ、それぞれ制御信号ＭＵＸＬ，ＭＵＸＲによりゲート
が駆動されるＮＭＯＳトランジスタＱＮ３４，ＱＮ３５
により構成されている。

【００２４】図４は、図２に示す各ロウデコーダ５１の
構成例を示している。ロウデコーダ５１は、図示のよう
に、アドレスデコーダ５１１と、このデコーダ５１１に
より選択される複数のワード線ドライバ５１２とから構
成される。この図において、アドレスデコード部５１１
の１組に対して、ワード線ドライバ５１２が４セットに
なっているのは、主に設計上の都合であり、この関係に
制限はない。

【００２５】アドレスデコーダ５１１は、ロウアドレス
が入る所定個数（図の例では３個）直列接続されたＮＭ
ＯＳトランジスタＱＮ１〜ＱＮ３と、この直列回路をワ
ード線駆動電圧Ｖppが供給される端子（以下、Ｖpp端子
という）の間に設けられたＰＭＯＳトランジスタＱＰ１
とからなるＮＡＮＤゲートを主体とする。ＰＭＯＳトラ
ンジスタＱＰ１のゲートは、プリチャージ期間に“Ｌ”
となる制御信号ｂＰＲＣＨにより制御される。

【００２６】ＮＡＮＤゲート出力ノードＮ１は、ＰＭＯ
ＳトランジスタＱＰ３とＮＭＯＳトランジスタＱＮ４か
らなる初段インバータＩ１１及び、ＰＭＯＳトランジス
タＱＰ４とＮＭＯＳトランジスタＱＮ５からなる２段目
インバータＩ１２を介して、複数のワード線ドライバ５
１２の共通制御ノードＮ２につながる。これらのインバ
ータＩ１１，Ｉ１２のＰＭＯＳトランジスタのソースも
Ｖpp端子に接続されている。初段インバータＩ１１のＰ
ＭＯＳトランジスタＱＰ３に併設されたＰＭＯＳトラン
ジスタＱＰ２は、ノードＮ１のプルアップ用である。

【００２７】各ワード線ドライバ５１２は、共通制御ノ
ードＮ２により駆動されるＣＭＯＳインバータ構成のＰ
ＭＯＳトランジスタＱＰ５とＮＭＯＳトランジスタＱＮ
６を有する。ＰＭＯＳトランジスタＱＰ５はドレインが
ワード線ＷＬに接続され、ソースは、ドライバ選択回路
５２により選択的にワード線駆動電圧Ｖppが与えられる
ワード線駆動端子ＷＤＲＶｉに接続されている。ＮＭＯ
ＳトランジスタＱＮ６は、ドレインがワード線ＷＬに接
続され、ソースは接地電位ＶSSに接続されている。ＮＭ
ＯＳトランジスタＱＮ７は、アドレスデコーダにより選
択されたワード線ドライバのうち、ＷＤＲＶｉが低レベ
ルになっている非選択ワード線ＷＬをＶssに接地するた
めのもので、ＷＤＲＶｉの逆相信号であるＷＲＳＴｉに
より制御される。

【００２８】ワード線ドライバ選択回路５２は、ロウデ
コーダ５１によって選択されるワード線ドライバの中か
ら一つのドライバを選択するものである。言い換えれ
ば、図４に示す複数のワード線ドライバ５１２のワード
線駆動端子ＷＤＲＶｉのうち、選択された一つにのみワ
ード線駆動電圧Ｖppを供給する働きをする。ワード線ド
ライバ選択回路５２は、例えば図５に示すように、ワー
ド線活性化信号ＷＬＥＮＢが入力されるＣＭＯＳインバ
ータ列Ｉ２１〜Ｉ２４を主体として構成され、４段目イ
ンバータＩ２４の出力ノードがワード線駆動端子ＷＤＲ
Ｖｉに接続されている。ワード線活性化信号ＷＬＥＮＢ
は、ロウ系活性化信号ＲＯＷＡＣＴに同期して、ワード
線活性化信号発生回路５２１により発生されるものであ
る。

【００２９】初段インバータＩ２１のＮＭＯＳトランジ
スタＱＮ５１のソース側には、ワード線ドライバ選択ア
ドレスＸａｄｄが入るＮＭＯＳトランジスタＱＮ５５が
設けられている。ワード線ドライバ選択アドレスＸａｄ
ｄは例えば、図４に示す４組のワード線ドライバの中の
一つを選択するアドレスである。初段から３段目までイ
ンバータＩ２１〜Ｉ２３のＰＭＯＳトランジスタＱＰ５
１，ＱＰ５２，ＱＰ５３のソースは直接Ｖpp端子に接続
されているが、４段目インバータＩ２４のＰＭＯＳトラ
ンジスタＱＰ５４は、更に選択用のＰＭＯＳトランジス
タＱＰ５５を介してＶpp端子に接続されている。

【００３０】この実施の形態では、ワード線駆動端子Ｗ
ＤＲＶｉにつながる出力段インバータＩ２４のＶpp端子
側の選択用ＰＭＯＳトランジスタＱＰ５５のゲートは、
ワード線ＷＬが活性化されている期間の中で更に駆動端
子ＷＤＲＶｉをフローティングにする制御を行う。この
ために、ＰＭＯＳトランジスタＱＰ５５を、ワード線駆
動信号ｂＷＬＯＮにより制御するようにしている。この
ワード線駆動信号ｂＷＬＯＮは、ロウ系活性化信号ＲＯ
ＷＡＣＴに同期してワード線駆動信号発生回路５２２に
より発生されるもので、後に詳細を説明するが、ロウ系
が活性化されている期間の中の所定期間“Ｈ”となる信
号である。

【００３１】従ってこのドライバ選択回路５２は、基本
的には、ワード線活性化信号ＷＬＥＮＢが“Ｈ”であ
り、且つワード線ドライバ選択アドレスＸａｄｄが
“Ｈ”である場合に、ワード線駆動端子ＷＤＲＶｉが
“Ｈ”レベル＝Ｖppとなり得る活性状態に設定される
が、更にその活性状態の中でワード線駆動信号ｂＷＬＯ
Ｎが“Ｌ”である期間のみ、ＰＭＯＳトランジスタＱＰ
５５がオンになって、Ｖpp端子がワード線駆動端子ＷＤ
ＲＶｉに接続されることになる。

【００３２】ワード線駆動信号発生回路５２２から発生
されるワード線駆動信号ｂＷＬＯＮは、選択されたメモ
リセルのデータがビット線に読み出される期間、及び読
み出されたデータがメモリセルに再書き込みされる期間
に“Ｌ”となるように制御される。この実施の形態に関
係するロウ系信号の動作波形を図９に示す。ワード線ド
ライバ選択アドレスＸａｄｄが“Ｈ”の期間にロウ系活
性化信号ＲＯＷＡＣＴが“Ｈ”になり、この活性化信号
ＲＯＷＡＣＴの立ち上がりと同期して、ワード線活性化
信号ＷＬＥＮＢが“Ｈ”になる。ワード線活性化信号Ｗ
ＬＥＮＢは、ロウ系活性化信号ＲＯＷＡＣＴが“Ｌ”に
なった後も所定期間“Ｈ”を保つ。ワード線駆動信号ｂ
ＷＬＯＮは、ロウ系活性化信号ＲＯＷＡＣＴの立ち上が
りに同期して一定期間Ｔ１の間“Ｌ”となる。この期間
Ｔ１は、選択メモリセルのデータをビット線に読み出す
に必要な時間に設定される。

【００３３】そして、ワード線駆動信号ｂＷＬＯＮが
“Ｌ”になることにより、図５に示すドライバ選択回路
５２の出力段インバータＩ２４のＶpp端子側のＰＭＯＳ
トランジスタＱＰ５５がオンになって、ワード線駆動端
子ＷＤＲＶｉがＶppに充電される。その後、ワード線駆
動信号ｂＷＬＯＮが“Ｈ”になると、ワード線駆動端子
ＷＤＲＶｉは、Ｖppを保ってフローティングとなり、同
時にワード線ＷＬｉもフローティングになる。この間、
センスアンプが活性化されて、ビット線に読み出された
データが増幅されラッチされる。

【００３４】ロウ系活性化信号ＲＯＷＡＣＴが“Ｌ”に
低下するのと同期して、ワード線駆動信号ｂＷＬＯＮは
再度“Ｌ”になる。ロウ系活性化信号ＲＯＷＡＣＴが
“Ｌ”に低下した後、ワード線駆動信号ｂＷＬＯＮが
“Ｌ”になる期間Ｔ２は、読み出されたデータをメモリ
セルに再書き込みするに必要な時間に設定される。これ
により、ワード線駆動端子ＷＤＲＶｉは再度Ｖppに充電
され、これがワード線ＷＬｉに与えられて、メモリセル
への再書き込みが確実に行われることになる。

【００３５】その後は、ビット線プリチャージサイクル
に入る。即ちワード線活性化信号ＷＬＥＮＢは、データ
再書き込みに必要な時間を経過した後“Ｌ”になり、そ
の後アドレス信号Ｘａｄｄが“Ｌ”になる。ワード線が
“Ｌ”になった後、センスアンプは非活性化され、その
後イコライズ回路３１ａ，３１ｂが活性になって、ビッ
ト線のイコライズ／プリチャージが行われる。

【００３６】以上のようなワード線駆動信号ｂＷＬＯＮ
を発生させるワード線駆動信号発生回路５２２は、例え
ば図６に示すように、ロウ系活性化信号ＲＯＷＡＣＴの
立ち上がり及び立ち下がりの両エッジを検出するエッジ
検出回路により構成される。即ち、ＮＡＮＤゲートＧ１
により、ロウ系活性化信号ＲＯＷＡＣＴと、これを反転
して一定時間遅延させるインバータチェーンτ１の出力
との一致検出を行うことにより、立ち上がりエッジに一
定時間幅のパルスが得られる。ロウ系活性化信号ＲＯＷ
ＡＣＴをインバータＩ０により反転した信号について同
様に、ＮＡＮＤゲートＧ２により、インバータチェーン
τ２の出力との一致検出を行うことによって、立ち下が
りエッジが検出される。これらのＮＡＮＤゲートＧ１，
Ｇ２の出力の反転出力をＯＲゲートＧ３を通すことによ
り、図９に示した、ロウ系活性化信号ＲＯＷＡＣＴの両
エッジで“Ｌ”となるワード線駆動信号ｂＷＬＯＮが得
られる。

【００３７】以上のようにこの実施の形態によれば、図
４に示すノードＮ２により共通駆動されて同時に選択状
態になる複数のワード線ドライバ５１２のうち更に図５
に示すワード線ドライバ選択アドレスＸａｄｄにより選
択された一つのワード線ドライバについてのみ、ＰＭＯ
ＳトランジスタＱＰ５４がオンになって昇圧された駆動
電圧Ｖppがワード線駆動端子ＷＤＲＶに供給される。

【００３８】この実施の形態では、選択されて“Ｈ”レ
ベルに昇圧されるべきワード線ＷＬに対応するワード線
駆動端子ＷＤＲＶが、メモリセルからビット線にデータ
読み出しを行うに必要な期間と、その後再書き込みを行
うに必要な期間についてのみ実際に昇圧駆動電圧Ｖppを
与え、その間の期間は、フローティングに保つようにし
ている。これにより、選択されているワード線駆動端子
ＷＤＲＶにリークパスがある場合の無駄なリークを抑制
することができる。フローティングにしたワード線の電
位がリークにより多少低下したとしても、センスアンプ
にラッチされたデータを再書き込みする際に再度ワード
線に昇圧駆動電圧Ｖppを与えることにより、書き込みレ
ベルの低下は防止される。

【００３９】実施の形態２ 実施の形態２では、上述した実施の形態１でのワード線
制御と同時に、或いはこれとは独立に、図３に示すセル
アレイ選択回路３１ａ，３１ｂの制御端子ＭＵＸＬ，Ｍ
ＵＸＲについて、必要な期間のみ昇圧駆動電圧Ｖppが与
えられるような制御を行う。

【００４０】図７及び図８は、この実施の形態２におけ
る、セルアレイ選択回路３２ａ，３２ｂの制御を行う制
御回路７１ａ，７１ｂの構成を示している。ＲＯＷＡＣ
ＴＲ，ＲＯＷＡＣＴＬは、図１０に示すように、先に示
したワード線活性化信号ＷＬＥＮＢと同様にロウ系活性
化信号ＲＯＷＡＣＴに基づいて発生される信号である。

【００４１】制御回路７１ａ，７１ｂは、これらの信号
ＲＯＷＡＣＴＲ，ＲＯＷＡＣＴＬにより制御される同様
の構成を有し、電源ＶCCを制御端子ＭＵＸＬ，ＭＵＸＲ
に供給するためのインバータＩ７１ａ，Ｉ７１ｂと、昇
圧電圧Ｖppと電源ＶCCを切り替えて制御端子ＭＵＸＬ，
ＭＵＸＲに供給するためのインバータＩ７２ａ，Ｉ７２
１ｂ及びＰＭＯＳトランジスタＱＰ７４を有する。イン
バータＩ７２ａ，Ｉ７２ｂは、図１０に示すようにロウ
系活性化信号ＲＯＷＡＣＴの立ち下がりエッジに発生さ
れる制御信号ＢＳＴにより活性，非活性が制御される。
制御信号ＢＳＴは、制御端子ＭＵＸＲ又はＭＵＸＬを電
圧Ｖppまで昇圧する期間を決定する。

【００４２】制御端子ＭＵＸＬ側の制御回路７１ａで
は、インバータＩ７２ａは、信号ＢＳＴによりゲートが
共通駆動されるＰＭＯＳトランジスタＱＰ７２とＮＭＯ
ＳトランジスタＱＮ７１、及び信号ＲＯＷＡＣＴＬによ
りゲートが共通駆動されるＰＭＯＳトランジスタＱＰ７
１とＮＭＯＳトランジスタＱＮ７２をＶpp端子と接地端
子の間に直列接続して構成されている。インバータＩ７
１ａは、電源ＶCCにより駆動されるもので、信号ＲＯＷ
ＡＣＴＲによりゲートが共通駆動されるＰＭＯＳトラン
ジスタＱＰ７３とＮＭＯＳトランジスタＱＮ７４を主体
とする。電源ＶCCとＰＭＯＳトランジスタＱＰ７３の間
には、ゲートがインバータＩ７２ａの出力により駆動さ
れるＮＭＯＳトランジスタＱＮ７３が挿入されている。
インバータＩ７１ａの出力が制御端子ＭＵＸＬに接続さ
れる。この制御端子とＶpp端子の間に更に、インバータ
Ｉ７２ａの出力により制御されるＰＭＯＳトランジスタ
ＱＰ７４が設けられている。

【００４３】制御端子ＭＵＸＲ側の制御回路７１ｂは、
基本的に制御回路７１ａと同様の構成のインバータＩ７
１ｂとＩ７２ｂを持つ。インバータＩ７１ｂには信号Ｒ
ＯＷＡＣＴＬが入り、インバータＩ７２ｂには信号ＲＯ
ＷＡＣＴＲとＢＳＴが入る。インバータＩ７２ｂの出力
により制御されるＰＭＯＳトランジスタＱＰ７４を持つ
ことも、制御回路７１ａと同様である。

【００４４】制御端子ＭＵＸＬ側の制御回路７１ａで
は、信号ＲＯＷＡＣＴＬと信号ＢＳＴが同時に“Ｈ”で
ある時に、インバータＩ７２ａの出力が“Ｌ”となり、
それ以外は“Ｈ”（＝Ｖpp）出力を出す。また信号ＲＯ
ＷＡＣＴＲが“Ｈ”であり、且つインバータＩ７２ａの
出力が“Ｈ”である時に、インバータＩ７１ａではＰＭ
ＯＳトランジスタＱＰ７３及びＮＭＯＳトランジスタＱ
Ｎ７３がオンになって、制御端子ＭＵＸＬにＶCCが与え
られる。信号ＲＯＷＡＣＴＲが“Ｈ”であり、且つイン
バータＩ７２ａの出力が“Ｌ”になると、インバータＩ
７１ａのＮＭＯＳトランジスタＱＮ７３がオフ、ＰＭＯ
ＳトランジスタＱＰ７４がオンになり、制御端子ＭＵＸ
Ｌに昇圧電圧Ｖppが与えられる。

【００４５】制御端子ＭＵＸＲ側の制御回路７１ｂでは
同様に、信号ＲＯＷＡＣＴＲと信号ＢＳＴが同時に
“Ｈ”である時に、インバータＩ７２ｂの出力が“Ｌ”
となり、それ以外は“Ｈ”（＝Ｖpp）出力を出す。また
信号ＲＯＷＡＣＴＬが“Ｈ”であり、且つインバータＩ
７２ｂの出力が“Ｈ”である時に、インバータＩ７１ｂ
ではＰＭＯＳトランジスタＱＰ７３及びＮＭＯＳトラン
ジスタＱＮ７３がオンになって、制御端子ＭＵＸＲにＶ
CCが与えられる。信号ＲＯＷＡＣＴＬが“Ｈ”であり、
且つインバータＩ７ｂａの出力が“Ｌ”になると、イン
バータＩ７１ｂのＮＭＯＳトランジスタＱＮ７３がオ
フ、ＰＭＯＳトランジスタＱＰ７４がオンになり、制御
端子ＭＵＸＲに昇圧電圧Ｖppが与えられる。

【００４６】より具体的に、制御回路７１ａ，７１ｂに
よる制御端子ＭＵＸＲ，ＭＵＸＬの制御例を、図１０を
参照して説明する。図１０に示すように、ロウ系活性化
信号ＲＯＷＡＣＴが立ち上がる前のスタンバイ状態で
は、制御信号ＲＯＷＡＣＴＲ，ＲＯＷＡＣＴＬ，ＢＳＴ
いずれも“Ｌ”である。このとき制御回路７１ａ，７１
ｂともに、インバータＩ７１ａ，Ｉ７１ｂのＰＭＯＳト
ランジスタＱＰ７３及びＮＭＯＳトランジスタＱＮ７３
がオンであり、制御端子ＭＵＸＲ，ＭＵＸＬ共に、ＶCC
である。

【００４７】ロウ系活性化信号ＲＯＷＡＣＴが立ち上が
り、制御信号ＲＯＷＡＣＴＬ＝“Ｈ”（＝ＶCC）、ＲＯ
ＷＡＣＴＲ＝“Ｌ”（＝ＶSS）になったとする。この活
性化信号ＲＯＷＡＣＴの“Ｈ”の期間、信号ＢＳＴは
“Ｌ”である。このとき、制御回路７１ａでは、インバ
ータＩ７２ａの出力はフローティングになるが、インバ
ータＩ７１ａのＮＭＯＳトランジスタＱＮ７３及びＰＭ
ＯＳトランジスタＱＰ７３が共にオンを保ち、制御端子
ＭＵＸＬはＶCCに保持される。またこのとき、制御回路
７１ｂでは、インバータＩ７１ｂのＮＭＯＳトランジス
タＱＮ７４がオンとなるから、制御端子ＭＵＸＲはＶSS
になる。この状態で、図３の左側のセルアレイ選択回路
３１ａがオン、右側のセルアレイ選択回路３１ｂがオフ
となる。

【００４８】ロウ系活性化信号ＲＯＷＡＣＴが“Ｌ”に
なって、信号ＢＳＴが“Ｈ”になると、制御回路７１ａ
側ではインバータＩ７２ａの出力が“Ｌ”になる。これ
により、インバータＩ７１ａのＮＭＯＳトランジスタＱ
Ｎ７３がオフ、代わってＰＭＯＳトランジスタＱＰ７４
がオンになり、制御端子ＭＵＸＬはＶCCからＶppまで昇
圧される。このとき、制御回路７１ｂ側では、インバー
タＩ７１ｂのＮＭＯＳトランジスタＱＮ７４がオン状態
を保持するため、制御端子ＭＵＸＲはＶSSに保持され
る。

【００４９】図１０に示した信号ＢＳＴが“Ｈ”になる
タイミングは、図９で説明したロウ系活性化信号ＲＯＷ
ＡＣＴが“Ｌ”となった後のデータ再書き込みタイミン
グに相当する。即ちこの図７及び図８の制御回路７１
ａ，７１ｂによるセルアレイ選択回路３２ａ，３２ｂの
制御は、選択されたセルアレイに対するデータの再書き
込みを行う期間のみ、選択トランジスタＱＮ３４，ＱＮ
３５のゲートに昇圧電圧Ｖppを与えるというものであ
る。

【００５０】この様にこの実施の形態では、センスアン
プの保持データを選択セルアレイのビット線に転送する
際にのみ、その転送を行う選択トランジスタのゲートに
昇圧電圧Ｖppを与えるという制御を行っている。これに
より、選択トランジスタでのデータ転送に際して、その
しきい値による電圧降下を防止して、書き込みデータの
“Ｈ”レベルを確保しながら、イコライズ回路やセルア
レイ等でのリークの影響を抑制することができる。更
に、ビット線データのセンス時、セルアレイ選択回路３
２ａ，３２ｂは、ＶCCで駆動された状態にあるから、デ
ータセンス時にも昇圧電圧Ｖppでセルアレイ選択回路を
駆動する場合と異なり、センスアンプとビット線の間の
電気的接続が不十分の状態に保たれる。この結果、セン
スアンプによるデータラッチは高速になる。

【００５１】

【発明の効果】以上述べたようにこの発明によれば、ワ
ード線駆動やセルアレイ選択トランジスタの駆動に用い
られる昇圧電圧に起因するリーク電流の削減を図ったＤ
ＲＡＭを提供することができる。

【図面の簡単な説明】

【図１】この発明を適用したＤＲＡＭのブロック構成を
示す。

【図２】同ＤＲＡＭのメモリセルアレイとロウデコーダ
系の構成を示す。

【図３】同ＤＲＡＭのセルアレイ間のセンスアンプ回路
領域の具体構成を示す。

【図４】図２におけるロウデコーダ／ワード線ドライバ
の具体構成を示す。

【図５】図２におけるワード線ドライバ選択回路の具体
構成を示す。

【図６】図５におけるワード線駆動信号発生回路の具体
構成を示す。

【図７】図３の左側セルアレイ選択回路の制御回路を示
す。

【図８】図３の右側セルアレイ選択回路の制御回路を示
す。

【図９】ワード線駆動端子制御の動作波形を示す。

【図１０】セルアレイ選択回路の制御端子の制御動作波
形を示す。

【符号の説明】

１…メモリセルアレイ、２…センスアンプ回路、３…デ
ータコントロール回路、４…データバッファ、５…ワー
ド線駆動回路、６…カラムデコーダ、７…アドレスバッ
ファ、８…クロックバッファ、１１…サブセルアレイ、
２１…センスアンプ回路領域、５１…ロウデコーダ、５
２…ワード線ドライバ選択回路、５１１…アドレスデコ
ーダ、５１２…ワード線ドライバ、５２１…ワード線活
性化信号発生回路、５２２…ワード線駆動信号発生回
路、７１ａ，７１ｂ…制御回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ダイナミック型メモリセルがマトリクス
   配列されたメモリセルアレイと、 このメモリセルアレイのビット線に接続されてメモリセ
   ルの読み出しデータの増幅及び書き込みデータの保持を
   行うセンスアンプ回路と、 前記メモリセルアレイのワード線に選択的にワード線駆
   動電圧を供給するための、各ワード線毎に設けられたワ
   ード線ドライバを含むロウデコーダと、 前記メモリセルアレイのビット線を選択するカラムデコ
   ーダと、 アドレスにより選択されて前記ロウデコーダのワード線
   ドライバに前記ワード線駆動電圧を供給するためのワー
   ド線ドライバ選択回路とを備えた半導体記憶装置におい
   て、 前記メモリセルアレイが活性化されてメモリセルのデー
   タ読み出しが完了した時点で、前記メモリセルアレイ及
   び活性化されているセンスアンプ回路領域への前記ワー
   ド線駆動電圧の供給が停止され、前記メモリセルアレイ
   がプリチャージ状態に入る時に再度前記ワード線駆動電
   圧が供給されるようにしたことを特徴とする半導体記憶
   装置。
2. 【請求項２】 前記ワード線ドライバ選択回路は、前記
   メモリセルアレイが活性化され、メモリセルのデータ読
   み出しが完了した時点で、前記ワード線ドライバへの前
   記ワード線駆動電圧の供給を停止し、前記メモリセルア
   レイがプリチャージ状態に入るときに再度前記ワード線
   駆動電圧を供給することを特徴とする請求項１記載の半
   導体記憶装置。
3. 【請求項３】 それぞれにダイナミック型メモリセルが
   マトリクス配列された複数のサブセルアレイと、 各サブセルアレイの間に隣接するサブセルアレイで共有
   されるように配置されて、メモリセルの読み出しデータ
   の増幅及び書き込みデータの保持を行うセンスアンプ回
   路と、 各センスアンプ回路のセンスノードとサブセルアレイの
   ビット線の間の接続と切り離しを行うためのＮＭＯＳト
   ランジスタにより構成されたセルアレイ選択回路と、 前記各サブセルアレイのワード線に選択的にワード線駆
   動電圧を供給するための、各ワード線毎に設けられたワ
   ード線ドライバを含むロウデコーダと、 前記メモリセルアレイのビット線を選択するカラムデコ
   ーダと、 前記セルアレイ選択回路のＮＭＯＳトランジスタを選択
   的に電源電圧でオン駆動すると共に、前記センスアンプ
   回路に保持されたデータを選択されたサブセルアレイの
   ビット線に転送する期間のみ電源電圧より昇圧された電
   圧でオン駆動する制御回路と、を有することを特徴とす
   る半導体記憶装置。
4. 【請求項４】 それぞれにダイナミック型メモリセルが
   マトリクス配列された複数のサブセルアレイと、 各サブセルアレイの間に隣接するサブセルアレイで共有
   されるように配置されて、メモリセルの読み出しデータ
   の増幅及び書き込みデータの保持を行うセンスアンプ回
   路と、 各センスアンプ回路のセンスノードとサブセルアレイの
   間の接続と切り離しを行うためのＮＭＯＳトランジスタ
   により構成されたセルアレイ選択回路と、 前記各サブセルアレイのワード線に選択的にワード線駆
   動電圧を供給するための、各ワード線毎に設けられたワ
   ード線ドライバを含むロウデコーダと、 前記各サブセルアレイのビット線を選択するカラムデコ
   ーダと、 アドレスにより選択されて前記ロウデコーダのワード線
   ドライバに前記ワード線駆動電圧を供給するすると共
   に、前記サブセルアレイが活性化されてメモリセルのデ
   ータ読み出しが完了した時点で前記サブセルアレイ及び
   活性化されているセンスアンプ回路領域への前記ワード
   線駆動電圧の供給を停止し、前記サブセルアレイがプリ
   チャージ状態に入る時に再度前記ワード線駆動電圧を供
   給するようにしたワード線ドライバ選択回路と、 前記セルアレイ選択回路のＮＭＯＳトランジスタを選択
   的に電源電圧でオン駆動すると共に、前記センスアンプ
   回路に保持されたデータを選択されたサブセルアレイの
   ビット線に転送する期間のみ電源電圧より昇圧された電
   圧でオン駆動する制御回路と、を有することを特徴とす
   る半導体記憶装置。