JP2005353145A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、ビット線とトンネル磁気抵抗素子の一端が接続され、もう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続された前記メモリセルと、高抵抗の状態と低抵抗状態のセルを書き込みによってリファレンス電流を生成させる前記リファレンスセルと、通常動作と試験モードとを切り替える切り替えスイッチとを備え、前記通常動作時でリファレンス線は正規メモリセルのソース線側に接続され、ダミービット線と切り離され、試験モードにおいてはリファレンス電流源に接続されることにより構成する。
【選択図】 図5
Description
ここでは、磁気メモリのメモリ構成を例にとって説明する。図1は、本発明の実施の形態に従うMRAMデバイス1の全体構成を示すブロック図である。
実施の形態2を図6に示す。実施の形態1においてはいつのブロックで2本のWLを用いて隣接するBLペアからデータとリファレンス電流を取り出した。本実施例では、異なる2つのブロックからデータBLとリファレンスBLを選択し、読み出し回路へ入力していることが第1の実施例とは異なる点である。
実施の形態3を図7に示す。通常動作では、いずれかのワード線WLとダミーワード線(DWL)を同時に活性化し、ノーマルセルと複数のリファレンスセルにより発生する平均電流とを比較することで読み出しを行う。図8にこのノーマル動作の信号表を示す。
実施の形態4を図11に示す。本実施例はリファレンスセルをノーマルワード線の端にリファレンスビット線を配置し、コラム方向にリファレンスセルを配置したダミーコラム配置である。図12に示すように通常動作(Test=L)では、ワード線(WL0)とコラム選択線(CSL0)を活性化することで、読み出すセルを選択しそれぞれのセンスアンプの一方の入力にビット線電流を入力する。リファレンス側にはリファレンスビット線(RBL)と各ワード線の端に接続されたリファレンスセルの電流が入力される。RBL0はRDB2にRBL1はRDB3に接続される。
Claims (8)
- 複数のビット線と、複数のワード線と、前記ビット線と前記ワード線の交点に配置される抵抗性メモリセルと、ダミーワード線に接続されるリファレンスセルとを備える抵抗性メモリセルを用いたメモリアレイを含む半導体記憶装置において、
前記ビット線とトンネル磁気抵抗素子の一端が接続され、もう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続された前記メモリセルと、
高抵抗の状態と低抵抗状態のセルを書き込みによってリファレンス電流を生成させる前記リファレンスセルと、
通常動作と試験モードとを切り替える切り替えスイッチとを備え、
前記通常動作時でリファレンス線は正規メモリセルのソース線側に接続され、ダミービット線と切り離され、試験モードにおいてはリファレンス電流源に接続されることを特徴とする半導体記憶装置。 - 前記抵抗性メモリセルが磁気抵抗素子であることを特徴とする請求項1記載の半導体記憶装置。
- 前記抵抗性メモリセルがカルコゲナイド材料の相変化素子であることを特徴とする請求項1記載の半導体記憶装置。
- 前記メモリアレイは、前記ビット線と前記ワード線の交点の一つおきにメモリセルが配置される交互セル配置で、ビット線ペアの一方が選択された時には、もう一方にリファレンスセルが接続されるのを特徴とする請求項1記載の半導体記憶装置。
- 前記メモリアレイは、前記ビット線と前記ワード線のすべての交点に配置されるセル配置で、読み出しにおいて選択されるワード線・ビット線とリファレンスワード線・ビット線は異なるメモリアレイブロックであることを特徴とする請求項1記載の半導体記憶装置。
- 複数のビット線と、複数のワード線と、前記ビット線と前記ワード線の交点に配置される抵抗性メモリセルとを備える抵抗性メモリセルを用いたメモリアレイを含む半導体記憶装置において、
前記ビット線とトンネル磁気抵抗素子の一端が接続され、もう一端はアクセストランジスタのドレインに接続され、前記アクセストランジスタのゲートにワード線が接続され、前記アクセストランジスタのソースにソース線が接続された前記メモリセルと、
コラム選択回路を挟んでグローバルビット線に接続され、2本の前記グローバルビット線が読み出し回路に接続され、その一方のグローバルビット線は正規メモリセルが選択されたビット線と接続され、もう一方のグローバルビット線はリファレンスセルが選択された複数のビット線に接続される前記ビット線と、
高抵抗の状態と低抵抗状態のセルを書き込みによってリファレンス電流を生成させ、これらの複数のセル電流の合成によりリファレンス電流を生成する前記リファレンスセルと、
通常動作と試験モードとを切り替える切り替えスイッチとを備え、
前記通常動作時ではダミービット線とグローバルビット線が切り離され、試験モードにおいてはダミービット線とグローバルビット線が接続されることを特徴とする半導体記憶装置。 - 前記ダミービット線が試験用のリファレンス電流源に接続されることを特徴とする請求項6記載の半導体記憶装置。
- 前記ダミービット線がボンデイグバッドに接続されることを特徴とする請求項6又は7記載の半導体記憶装置。
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