JP2009211792A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】たとえば、テストモードにおいて、センスアンプSAの相補の入力ノードの一方には、ゲート端子に電圧VCLMPが印加される読み出し電圧制御用のn型MOSFET10aを介して、アドレス信号に応じて複数のメモリセルMCの内から選択される1つのメモリセルMCが接続される。また、コントローラ12の制御により、センスアンプSAの相補の入力ノードの他方には、ゲート端子に電圧VREFが印加される参照電圧制御用のn型MOSFET10bおよびスイッチ回路11を介して、基準電圧端子(VSS)が接続される構成となっている。
【選択図】 図3
Description
図1は、本発明の第1の実施形態にしたがった半導体記憶装置の構成例を示すものである。なお、本実施形態では、メモリセルとして機能する磁気抵抗効果(MR)素子のテスト回路を備えた、抵抗変化メモリとしての磁気ランダムアクセスメモリ(MRAM)を例に、その主要部について説明する。
図7は、本発明の第2の実施形態にしたがった半導体記憶装置の構成例を示すものである。本実施形態では、メモリセルおよび参照セルとして機能する磁気抵抗効果(MR)素子のテスト回路を備えた、抵抗変化メモリとしての磁気ランダムアクセスメモリ(MRAM)を例に、その主要部について説明する。なお、第1の実施形態と同一部分には同一符号を付して、詳しい説明は割愛する。
Claims (5)
- 第1ノードと第2ノードとに流れる電流の大きさを比較するセンスアンプと、
前記第1ノードにドレイン端子が接続される第1MOSFETと、
前記第2ノードにドレイン端子が接続される第2MOSFETと、
前記第1MOSFETのソース端子に接続されるメモリセルと、
参照セルと、
通常動作時には前記第2MOSFETのソース端子と前記参照セルとを接続し、テスト動作時には前記第2MOSFETのソース端子と基準電圧端子とを接続する接続制御回路と
を具備したことを特徴とする半導体記憶装置。 - 第1ノードと第2ノードとに流れる電流の大きさを比較するセンスアンプと、
前記第1ノードにドレイン端子が接続される第1MOSFETと、
前記第2ノードにドレイン端子が接続される第2MOSFETと、
前記第2MOSFETのソース端子に接続される参照セルと、
メモリセルと、
通常動作時には前記第1MOSFETのソース端子と前記メモリセルとを接続し、テスト動作時には前記第1MOSFETのソース端子と基準電圧端子とを接続する接続制御回路と
を具備したことを特徴とする半導体記憶装置。 - 第1ノードと第2ノードとに流れる電流の大きさを比較するセンスアンプと、
前記第1ノードにドレイン端子が接続される第1MOSFETと、
前記第2ノードにドレイン端子が接続される第2MOSFETと、
メモリセルと、
参照セルと、
通常動作時に、前記第1MOSFETのソース端子と前記メモリセルとを接続し、前記第2MOSFETのソース端子と前記参照セルとを接続する接続制御回路と
を具備し、
前記接続制御回路は、
テスト動作時には、前記第1MOSFETのソース端子と前記メモリセルとを接続し、前記第2MOSFETのソース端子と基準電圧端子とを接続する、もしくは、前記第2MOSFETのソース端子と前記参照セルとを接続し、前記第1MOSFETのソース端子と基準電圧端子とを接続することを特徴とする半導体記憶装置。 - 前記接続制御回路は、
前記第2MOSFETのソース端子に接続されるスイッチ回路と、
前記スイッチ回路の一方の接点に接続された前記参照セルと他方の接点に接続された前記基準電圧端子とを、前記通常動作時と前記テスト動作時とで切り換え制御する制御回路と
を有することを特徴とする請求項1または請求項3に記載の半導体記憶装置。 - 前記接続制御回路は、
前記第1MOSFETのソース端子に接続されるスイッチ回路と、
前記スイッチ回路の一方の接点に接続された前記メモリセルと他方の接点に接続された前記基準電圧端子とを、前記通常動作時と前記テスト動作時とで切り換え制御する制御回路と
を有することを特徴とする請求項2または請求項3に記載の半導体記憶装置。
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