JPH07153287A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07153287A JPH07153287A JP30246293A JP30246293A JPH07153287A JP H07153287 A JPH07153287 A JP H07153287A JP 30246293 A JP30246293 A JP 30246293A JP 30246293 A JP30246293 A JP 30246293A JP H07153287 A JPH07153287 A JP H07153287A
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Abstract
(57)【要約】
【目的】チップ内部でダミーセルのしきい値を検出する
ことができる不揮発性半導体記憶装置を提供すること。 【構成】本発明の不揮発性半導体記憶装置は、不揮発性
メモリセルＭ1 がスイッチ手段Ｑ1 を介して接続された
ビット線ＢＬと、ダミーセルＭ2 が接続されたダミービ
ット線ＤＢＬと、第１の負荷回路１と、第２の負荷回路
２と、ビット線ＢＬの電位とダミービット線ＤＢＬの電
位とを比較するセンスアンプ５と、制御信号により動作
する定電流回路９とを具備し、ダミーセルのしきい値調
整時に、スイッチング手段Ｑ1 はオフし、定電流回路９
が動作することを特徴とする。
ことができる不揮発性半導体記憶装置を提供すること。 【構成】本発明の不揮発性半導体記憶装置は、不揮発性
メモリセルＭ1 がスイッチ手段Ｑ1 を介して接続された
ビット線ＢＬと、ダミーセルＭ2 が接続されたダミービ
ット線ＤＢＬと、第１の負荷回路１と、第２の負荷回路
２と、ビット線ＢＬの電位とダミービット線ＤＢＬの電
位とを比較するセンスアンプ５と、制御信号により動作
する定電流回路９とを具備し、ダミーセルのしきい値調
整時に、スイッチング手段Ｑ1 はオフし、定電流回路９
が動作することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関する。特に、ＮＯＲ型の不揮発性半導体記憶装置の
ダミーセルのしきい値調整を容易にした読み出し系の制
御回路に関する。
に関する。特に、ＮＯＲ型の不揮発性半導体記憶装置の
ダミーセルのしきい値調整を容易にした読み出し系の制
御回路に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置は［図
８］に示す構成をしている。すなわち、浮遊ゲートを有
し、制御ゲートがワード線ＷＬに接続されたＭＯＳトラ
ンジスタからなるメモリセルＭ11は、カラム選択線ＣＳ
Ｌ1 、ＣＳＬ2 により制御されるカラムゲートトランジ
スタＱ11、Ｑ12からなるスイッチ手段を介してビット線
ＢＬに接続されている。メモリセルＭ11と同様に浮遊ゲ
ートを有するＭＯＳトランジスタからなるダミーセルＭ
12はトランジスタＱ13を介してダミービット線ＤＢＬに
接続されている。ビット線ＢＬと電源電位との間には第
１の負荷回路である抵抗素子１０１及びクランプ回路１
０３が接続されており、ダミービット線ＤＢＬと電源電
位との間には第２の負荷回路である抵抗素子１０２及び
クランプ回路１０４が接続されている。このクランプ回
路１０３、１０４の出力に、ビット線ＢＬ及びダミービ
ット線ＤＢＬの電位を比較するセンスアンプ１０５が接
続されており、比較結果をＤout として出力する。ま
た、ダミービット線ＤＢＬはトランジスタＱ14を介して
テストパッド１０６に接続され、このトランジスタＱ14
はテスト信号ＴＥＳＴによって制御される。
８］に示す構成をしている。すなわち、浮遊ゲートを有
し、制御ゲートがワード線ＷＬに接続されたＭＯＳトラ
ンジスタからなるメモリセルＭ11は、カラム選択線ＣＳ
Ｌ1 、ＣＳＬ2 により制御されるカラムゲートトランジ
スタＱ11、Ｑ12からなるスイッチ手段を介してビット線
ＢＬに接続されている。メモリセルＭ11と同様に浮遊ゲ
ートを有するＭＯＳトランジスタからなるダミーセルＭ
12はトランジスタＱ13を介してダミービット線ＤＢＬに
接続されている。ビット線ＢＬと電源電位との間には第
１の負荷回路である抵抗素子１０１及びクランプ回路１
０３が接続されており、ダミービット線ＤＢＬと電源電
位との間には第２の負荷回路である抵抗素子１０２及び
クランプ回路１０４が接続されている。このクランプ回
路１０３、１０４の出力に、ビット線ＢＬ及びダミービ
ット線ＤＢＬの電位を比較するセンスアンプ１０５が接
続されており、比較結果をＤout として出力する。ま
た、ダミービット線ＤＢＬはトランジスタＱ14を介して
テストパッド１０６に接続され、このトランジスタＱ14
はテスト信号ＴＥＳＴによって制御される。
【０００３】［図８］に示した不揮発性半導体記憶装置
の読み出し動作は、負荷回路１０１、クランプ回路１０
３、カラムゲートトランジスタＱ11及びメモリセルＭ11
の抵抗分割により設定されるビット線ＢＬの電位と、負
荷回路１０１、クランプ回路１０４、トランジスタＱ13
及びダミーセルＭ12の抵抗分割により設定されるダミー
ビット線ＤＢＬの電位とをセンスアンプにより比較する
ことで行う。読み出しデータはＤout として出力され
る。
の読み出し動作は、負荷回路１０１、クランプ回路１０
３、カラムゲートトランジスタＱ11及びメモリセルＭ11
の抵抗分割により設定されるビット線ＢＬの電位と、負
荷回路１０１、クランプ回路１０４、トランジスタＱ13
及びダミーセルＭ12の抵抗分割により設定されるダミー
ビット線ＤＢＬの電位とをセンスアンプにより比較する
ことで行う。読み出しデータはＤout として出力され
る。
【０００４】このように、読み出し動作の際はＤＢＬの
電位は参照電位として作用し、この参照電位はダミーセ
ルＭ12のコンダクタンスによって変化させることができ
る。また、適切な読み出しを行うためには、ダミーセル
Ｍ12のしきい値Ｖthを適切な値に調整することが必要に
なる。このしきい値調整は図示しないが、以下のように
行う。すなわち、初めにダミーセルＭ12に書き込み動作
を行い、続いて、消去動作及びベリファイ読み出し動作
を順に繰り返す。ベリファイ読み出し動作の結果、しき
い値Ｖthが所定電位に到達したら次回以降の消去動作を
停止する。続いて、ダミーセルのしきい値調整に必要な
ベリファイ読み出し動作につき説明を加える。
電位は参照電位として作用し、この参照電位はダミーセ
ルＭ12のコンダクタンスによって変化させることができ
る。また、適切な読み出しを行うためには、ダミーセル
Ｍ12のしきい値Ｖthを適切な値に調整することが必要に
なる。このしきい値調整は図示しないが、以下のように
行う。すなわち、初めにダミーセルＭ12に書き込み動作
を行い、続いて、消去動作及びベリファイ読み出し動作
を順に繰り返す。ベリファイ読み出し動作の結果、しき
い値Ｖthが所定電位に到達したら次回以降の消去動作を
停止する。続いて、ダミーセルのしきい値調整に必要な
ベリファイ読み出し動作につき説明を加える。
【０００５】［図９］はダミーセルのしきい値調整時の
ベリファイ読み出しを説明する図である。ずなわち、テ
ストパッド１０６にはテスター装置１０７のプローブ針
１０８が接触されている。テスター装置１０７内は、プ
ローブ針１０８と接地電位との間に直列に接続された電
流計１０９及び定電圧源１１０からなる。
ベリファイ読み出しを説明する図である。ずなわち、テ
ストパッド１０６にはテスター装置１０７のプローブ針
１０８が接触されている。テスター装置１０７内は、プ
ローブ針１０８と接地電位との間に直列に接続された電
流計１０９及び定電圧源１１０からなる。
【０００６】ベリファイ読み出し動作は、ＴＥＳＴ信号
を“Ｈ”レベルにすることによりトランジスタＱ14を導
通させ、定電流源１１０、電流計１０９、プローブ針１
０８、テストパッド１０６、トランジスタＱ14、トラン
ジスタＱ13、ダミーセルＭ12からなる電流経路に流れる
電流を電流計１０９によって検出することにより行う。
を“Ｈ”レベルにすることによりトランジスタＱ14を導
通させ、定電流源１１０、電流計１０９、プローブ針１
０８、テストパッド１０６、トランジスタＱ14、トラン
ジスタＱ13、ダミーセルＭ12からなる電流経路に流れる
電流を電流計１０９によって検出することにより行う。
【０００７】このように、従来の不揮発性半導体記憶装
置のダミーセルのしきい値調整は、ダミービット線電位
を検出するためのテストパッド１０６を介して外部テス
ター装置用いるため、しきい値の調整時間が非常に長く
なるという問題点があった。しかし、しきい値調整時間
を短縮するために、これをチップ内で行うよう構成する
と、ダミーセルの専用の読み出し回路を新たに設ける必
要がある。このためには別のセンスアンプ及びダミーセ
ルを設け、これをダミーセル専用の読み出し回路として
用いることが提案されているが、チップ面積の増大につ
ながり現実的ではない。
置のダミーセルのしきい値調整は、ダミービット線電位
を検出するためのテストパッド１０６を介して外部テス
ター装置用いるため、しきい値の調整時間が非常に長く
なるという問題点があった。しかし、しきい値調整時間
を短縮するために、これをチップ内で行うよう構成する
と、ダミーセルの専用の読み出し回路を新たに設ける必
要がある。このためには別のセンスアンプ及びダミーセ
ルを設け、これをダミーセル専用の読み出し回路として
用いることが提案されているが、チップ面積の増大につ
ながり現実的ではない。
【０００８】
【発明が解決しようとする課題】上述したように、従来
はチップ外部にダミービット線の電位を引き出し、外部
のテスター装置を用いて、ダミーセルのしきい値調整を
行っていたため、このしきい値調整に非常に時間がかか
るという問題点があった。本発明は、このような欠点を
除去し、チップ内部でダミーセルのしきい値を検出する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。
はチップ外部にダミービット線の電位を引き出し、外部
のテスター装置を用いて、ダミーセルのしきい値調整を
行っていたため、このしきい値調整に非常に時間がかか
るという問題点があった。本発明は、このような欠点を
除去し、チップ内部でダミーセルのしきい値を検出する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、不揮発性メモリセルがスイッチ手段を
介して接続されたビット線と、電荷蓄積層を有するＭＯ
Ｓトランジスタから成るダミーセルが接続されたダミー
ビット線と、ビット線と所定電位との間に接続された第
１の負荷回路と、ダミービット線と所定電位との間に接
続された第２の負荷回路と、ビット線の電位とダミービ
ット線の電位とを比較するセンスアンプと、ビット線の
スイッチ手段とセンスアンプとの間に接続された制御信
号により動作する定電流回路とを具備し、ダミーセルの
しきい値調整時に、スイッチング手段はオフし、定電流
回路が動作することを特徴とする不揮発性半導体記憶装
置を提供する。
に、本発明では、不揮発性メモリセルがスイッチ手段を
介して接続されたビット線と、電荷蓄積層を有するＭＯ
Ｓトランジスタから成るダミーセルが接続されたダミー
ビット線と、ビット線と所定電位との間に接続された第
１の負荷回路と、ダミービット線と所定電位との間に接
続された第２の負荷回路と、ビット線の電位とダミービ
ット線の電位とを比較するセンスアンプと、ビット線の
スイッチ手段とセンスアンプとの間に接続された制御信
号により動作する定電流回路とを具備し、ダミーセルの
しきい値調整時に、スイッチング手段はオフし、定電流
回路が動作することを特徴とする不揮発性半導体記憶装
置を提供する。
【００１０】
【作用】本発明で提供する手段を用いると、ダミーセル
のしきい値調整時にはスイッチング手段はオフし、不揮
発性メモリセルがビット線から切り放され、定電流回路
が動作することによりビット線電位の放電を行う。この
結果、ビット線には負荷回路と定電流回路とにより一定
電位が出力され、これをダミーセルのしきい値調整時の
参照電位として用いることができる。従って、ダミーセ
ルのベリファイ読み出し動作の読み出し結果は、チップ
外のテスター装置ではなく、センスアンプのデータ出力
として得ることができる。これで、チップ内部でダミー
セルのしきい値を検出することが可能になる。
のしきい値調整時にはスイッチング手段はオフし、不揮
発性メモリセルがビット線から切り放され、定電流回路
が動作することによりビット線電位の放電を行う。この
結果、ビット線には負荷回路と定電流回路とにより一定
電位が出力され、これをダミーセルのしきい値調整時の
参照電位として用いることができる。従って、ダミーセ
ルのベリファイ読み出し動作の読み出し結果は、チップ
外のテスター装置ではなく、センスアンプのデータ出力
として得ることができる。これで、チップ内部でダミー
セルのしきい値を検出することが可能になる。
【００１１】
【実施例】本発明の実施例を［図１］〜［図７］を用い
て説明する。本発明の不揮発性半導体装置は［図１］に
示す構成をしている。すなわち、浮遊ゲートを有し制御
ゲートがワード線ＷＬに接続されたＭＯＳトランジスタ
からなるメモリセルＭ1 は、カラム選択線ＣＳＬ1 、Ｃ
ＳＬ2 により制御されるカラムゲートトランジスタＱ1
、Ｑ2 からなるスイッチ手段を介してビット線ＢＬに
接続されている。メモリセルＭ1 と同様に浮遊ゲートを
有するＭＯＳトランジスタからなるダミーセルＭ2 はト
ランジスタＱ3 を介してダミービット線ＤＢＬに接続さ
れている。ビット線ＢＬと電源電位との間には第１の負
荷回路である抵抗素子１及びクランプ回路３が接続され
ており、ダミービット線ＤＢＬと電源電位との間には第
２の負荷回路である抵抗素子２及びクランプ回路４が接
続されている。このクランプ回路３、４の出力に、ビッ
ト線ＢＬ及びダミービット線ＤＢＬの電位を比較するセ
ンスアンプ５が接続されており、両電位の大小の比較結
果をＤout として出力する。ダミービット線ＤＢＬには
Ｐチャネルの書き込みトランジスタＱ4 が接続され、書
き込みトランジスタＱ4 の他端はダミーセルＭ2 への書
き込み動作時及び消去動作時には昇圧電位Ｖppとなる昇
圧電源端子５に接続されており、書き込みトランジスタ
Ｑ4 のゲートは信号φ1 により制御される昇圧回路６の
出力端に接続されている。ダミーセルＭ2 及びトランジ
スタＱ3 のゲートは共に、信号φ2 により制御される昇
圧回路７の出力端に接続されている。ダミーセルＭ2 の
ソース端は信号φ3 により制御される昇圧回路８の出力
端に接続されている。ビット線ＢＬには信号φ4 により
制御される定電流回路９が接続されており、カラム選択
線ＣＳＬ1 、ＣＳＬ2 は信号φ4 により制御されるカラ
ムデコード回路により駆動される。後述するように、ダ
ミーセルＭ2 のしきい値調整動作時のベリファイ読み出
し時には信号φ4 により定電流回路９が活性化されビッ
ト線より電流を流し、同時に信号φ4 によりカラムデコ
ード回路は非活性化され、カラム選択線ＣＳＬはいずれ
も駆動されない。また、制御回路１１はダミーセルのし
きい値調整時に信号φ1 、φ2 、φ3 及びφ4 を後述す
るタイミングで出力する。
て説明する。本発明の不揮発性半導体装置は［図１］に
示す構成をしている。すなわち、浮遊ゲートを有し制御
ゲートがワード線ＷＬに接続されたＭＯＳトランジスタ
からなるメモリセルＭ1 は、カラム選択線ＣＳＬ1 、Ｃ
ＳＬ2 により制御されるカラムゲートトランジスタＱ1
、Ｑ2 からなるスイッチ手段を介してビット線ＢＬに
接続されている。メモリセルＭ1 と同様に浮遊ゲートを
有するＭＯＳトランジスタからなるダミーセルＭ2 はト
ランジスタＱ3 を介してダミービット線ＤＢＬに接続さ
れている。ビット線ＢＬと電源電位との間には第１の負
荷回路である抵抗素子１及びクランプ回路３が接続され
ており、ダミービット線ＤＢＬと電源電位との間には第
２の負荷回路である抵抗素子２及びクランプ回路４が接
続されている。このクランプ回路３、４の出力に、ビッ
ト線ＢＬ及びダミービット線ＤＢＬの電位を比較するセ
ンスアンプ５が接続されており、両電位の大小の比較結
果をＤout として出力する。ダミービット線ＤＢＬには
Ｐチャネルの書き込みトランジスタＱ4 が接続され、書
き込みトランジスタＱ4 の他端はダミーセルＭ2 への書
き込み動作時及び消去動作時には昇圧電位Ｖppとなる昇
圧電源端子５に接続されており、書き込みトランジスタ
Ｑ4 のゲートは信号φ1 により制御される昇圧回路６の
出力端に接続されている。ダミーセルＭ2 及びトランジ
スタＱ3 のゲートは共に、信号φ2 により制御される昇
圧回路７の出力端に接続されている。ダミーセルＭ2 の
ソース端は信号φ3 により制御される昇圧回路８の出力
端に接続されている。ビット線ＢＬには信号φ4 により
制御される定電流回路９が接続されており、カラム選択
線ＣＳＬ1 、ＣＳＬ2 は信号φ4 により制御されるカラ
ムデコード回路により駆動される。後述するように、ダ
ミーセルＭ2 のしきい値調整動作時のベリファイ読み出
し時には信号φ4 により定電流回路９が活性化されビッ
ト線より電流を流し、同時に信号φ4 によりカラムデコ
ード回路は非活性化され、カラム選択線ＣＳＬはいずれ
も駆動されない。また、制御回路１１はダミーセルのし
きい値調整時に信号φ1 、φ2 、φ3 及びφ4 を後述す
るタイミングで出力する。
【００１２】続いて、［図１］の各回路ブロック内の詳
細な説明を行う。定電流回路９は［図２］に示すように
構成されている。すなわち、電源電位と接地電位との間
に直列に接続されたＤ型トランジスタＱ91、トランジス
タＱ92、Ｑ93及びＰチャネルトランジスタＱ94と、ビッ
ト線と接地電位間に接続されたトランジスタＱ95、Ｑ96
からなる。Ｄ型トランジスタＱ91、トランジスタＱ92、
Ｑ93及びＰチャネルトランジスタＱ94はバイアス電位の
発生を行い、トランジスタＱ92、Ｑ96はビット線より電
流をリークする。さらに、この定電流回路を制御するた
め、ＮＯＲゲート９１及びインバータ９２が接続されて
おり、信号φ4 もしくは読み出し時に“Ｈ”になるＲｅ
ａｄ信号の何れかが“Ｈ”の時にこの定電流回路９はビ
ット線より一定電流をリークする。また、この何れの条
件も満たさないときはビット線を強制的に接地する。
細な説明を行う。定電流回路９は［図２］に示すように
構成されている。すなわち、電源電位と接地電位との間
に直列に接続されたＤ型トランジスタＱ91、トランジス
タＱ92、Ｑ93及びＰチャネルトランジスタＱ94と、ビッ
ト線と接地電位間に接続されたトランジスタＱ95、Ｑ96
からなる。Ｄ型トランジスタＱ91、トランジスタＱ92、
Ｑ93及びＰチャネルトランジスタＱ94はバイアス電位の
発生を行い、トランジスタＱ92、Ｑ96はビット線より電
流をリークする。さらに、この定電流回路を制御するた
め、ＮＯＲゲート９１及びインバータ９２が接続されて
おり、信号φ4 もしくは読み出し時に“Ｈ”になるＲｅ
ａｄ信号の何れかが“Ｈ”の時にこの定電流回路９はビ
ット線より一定電流をリークする。また、この何れの条
件も満たさないときはビット線を強制的に接地する。
【００１３】クランプ回路３、４は［図３］に示すよう
に構成されている。すなわち、電源電位と接地電位との
間に直列に接続されたＤ型トランジスタＱ31、トランジ
スタＱ32、Ｑ33と、ビット線ＢＬ（ＤＢＬ）と電源電位
との間に接続されたトランジスタＱ34と、ビット線ＢＬ
（ＤＢＬ）とセンスアンプ５との間に接続されたトラン
ジスタＱ35とからなる。Ｄ型トランジスタＱ31、とトラ
ンジスタＱ32、Ｑ33はビット線バイアス電位を発生し、
このバイアス電位によりトランジスタＱ34と、トランジ
スタＱ35とは駆動される。これらクランプ回路は読み出
し時にビット線電位を１Ｖ程度の低電圧に設定する回路
である。
に構成されている。すなわち、電源電位と接地電位との
間に直列に接続されたＤ型トランジスタＱ31、トランジ
スタＱ32、Ｑ33と、ビット線ＢＬ（ＤＢＬ）と電源電位
との間に接続されたトランジスタＱ34と、ビット線ＢＬ
（ＤＢＬ）とセンスアンプ５との間に接続されたトラン
ジスタＱ35とからなる。Ｄ型トランジスタＱ31、とトラ
ンジスタＱ32、Ｑ33はビット線バイアス電位を発生し、
このバイアス電位によりトランジスタＱ34と、トランジ
スタＱ35とは駆動される。これらクランプ回路は読み出
し時にビット線電位を１Ｖ程度の低電圧に設定する回路
である。
【００１４】センスアンプ回路５は［図４］に示すよう
に構成されている。すなわち、ビット線ＢＬに接続され
たＰチャネルトランジスタＱ51と、ダミービット線ＤＢ
Ｌに接続されたＰチャネルトランジスタＱ52と、トラン
ジスタＱ53、Ｑ54とからなるカレントミラー型負荷回路
とからなる。負荷回路とＰチャネルトランジスタＱ51と
の接続端よりビット線ＢＬとダミービット線ＤＢＬとの
電位の比較結果Ｄoutが出力される。
に構成されている。すなわち、ビット線ＢＬに接続され
たＰチャネルトランジスタＱ51と、ダミービット線ＤＢ
Ｌに接続されたＰチャネルトランジスタＱ52と、トラン
ジスタＱ53、Ｑ54とからなるカレントミラー型負荷回路
とからなる。負荷回路とＰチャネルトランジスタＱ51と
の接続端よりビット線ＢＬとダミービット線ＤＢＬとの
電位の比較結果Ｄoutが出力される。
【００１５】カラムデコード回路１０は［図５］に示す
ように構成されている。すなわち、カラムアドレスをデ
コードするＡＮＤゲート７２、７３と、これらＡＮＤゲ
ート７２、７３の出力に接続された昇圧回路７４、７５
とからなる。カラム選択線ＣＳＬはこれら昇圧回路７
４、７５の出力に接続されている。さらに、信号φ4 は
インバータ７１により反転させられ、各ＡＮＤゲート７
２、７３に入力される。このような構成により、信号φ
4 が“Ｈ”の時は各ＡＮＤゲート７２、７３の出力は
“Ｌ”レベルとなり、その結果、カラム選択線ＣＳＬは
いずれも選択されない。
ように構成されている。すなわち、カラムアドレスをデ
コードするＡＮＤゲート７２、７３と、これらＡＮＤゲ
ート７２、７３の出力に接続された昇圧回路７４、７５
とからなる。カラム選択線ＣＳＬはこれら昇圧回路７
４、７５の出力に接続されている。さらに、信号φ4 は
インバータ７１により反転させられ、各ＡＮＤゲート７
２、７３に入力される。このような構成により、信号φ
4 が“Ｈ”の時は各ＡＮＤゲート７２、７３の出力は
“Ｌ”レベルとなり、その結果、カラム選択線ＣＳＬは
いずれも選択されない。
【００１６】昇圧回路６、７、８、７４、７５は［図
６］に示すように構成されている。すなわち、ソースが
書き込み動作時及び消去動作時には昇圧電位Ｖppとなる
昇圧電源端子５に接続され、ゲート及びドレインがそれ
ぞれ交差接続されたＰチャネルトランジスタＱ61、Ｑ62
と、各ＰチャネルトランジスタＱ61、Ｑ62のドレインに
それぞれ接続されたトランジスタＱ63、Ｑ64と、入力信
号によりこれらトランジスタを相補的に駆動するための
インバータ６１とからなる。出力信号はＰチャネルトラ
ンジスタＱ62とトランジスタＱ64の接続点より得られ
る。
６］に示すように構成されている。すなわち、ソースが
書き込み動作時及び消去動作時には昇圧電位Ｖppとなる
昇圧電源端子５に接続され、ゲート及びドレインがそれ
ぞれ交差接続されたＰチャネルトランジスタＱ61、Ｑ62
と、各ＰチャネルトランジスタＱ61、Ｑ62のドレインに
それぞれ接続されたトランジスタＱ63、Ｑ64と、入力信
号によりこれらトランジスタを相補的に駆動するための
インバータ６１とからなる。出力信号はＰチャネルトラ
ンジスタＱ62とトランジスタＱ64の接続点より得られ
る。
【００１７】以上説明した不揮発性半導体記憶装置の読
み出し動作は、負荷回路１、クランプ回路３、カラムゲ
ートトランジスタＱ1 及びメモリセルＭ1 の抵抗分割に
より設定されるビット線ＢＬの電位と、負荷回路２、ク
ランプ回路４、トランジスタＱ3 及びダミーセルＭ2 の
抵抗分割により設定されるダミービット線ＤＢＬの電位
（参照電位）とをセンスアンプにより比較することで行
う。読み出しデータはＤout として出力される。
み出し動作は、負荷回路１、クランプ回路３、カラムゲ
ートトランジスタＱ1 及びメモリセルＭ1 の抵抗分割に
より設定されるビット線ＢＬの電位と、負荷回路２、ク
ランプ回路４、トランジスタＱ3 及びダミーセルＭ2 の
抵抗分割により設定されるダミービット線ＤＢＬの電位
（参照電位）とをセンスアンプにより比較することで行
う。読み出しデータはＤout として出力される。
【００１８】上述のように、読み出し動作の際はＤＢＬ
の電位は参照電位として作用し、この参照電位はダミー
セルＭ2 のコンダクタンスによって変化させることがで
きる。既に説明したように、適切な読み出しを行うため
には、ダミーセルＭ2 のしきい値Ｖthを適切な値に調整
することが必要であり、このしきい値調整は図示しない
が、以下のように行う。すなわち、初めにダミーセルＭ
2 に書き込み動作を行い、続いて、消去動作及びベリフ
ァイ読み出し動作を順に繰り返す。ベリファイ読み出し
動作の結果、しきい値Ｖthが所定電位に到達したら次回
以降の消去動作を停止する。以下、本発明によるダミー
セルのしきい値調整動作の詳細を説明する。
の電位は参照電位として作用し、この参照電位はダミー
セルＭ2 のコンダクタンスによって変化させることがで
きる。既に説明したように、適切な読み出しを行うため
には、ダミーセルＭ2 のしきい値Ｖthを適切な値に調整
することが必要であり、このしきい値調整は図示しない
が、以下のように行う。すなわち、初めにダミーセルＭ
2 に書き込み動作を行い、続いて、消去動作及びベリフ
ァイ読み出し動作を順に繰り返す。ベリファイ読み出し
動作の結果、しきい値Ｖthが所定電位に到達したら次回
以降の消去動作を停止する。以下、本発明によるダミー
セルのしきい値調整動作の詳細を説明する。
【００１９】［図７］は制御回路１１が出力する信号の
タイムチャートを概念的に示したものである。はじめ
に、ダミーセルＭ2 に書き込み動作を行うため、φ1 が
“Ｌ”レベルに、φ2 及びφ3 が“Ｈ”レベルになる。
すると、書き込みトランジスタＱ4 がオンし、ドレイン
には昇圧電位が印加され、同時にダミーセルＭ2 のゲー
ト及びソースには接地電位が印加される。この結果、ダ
ミーセルの浮遊ゲートに電子が注入され、しきい値が上
昇する。（Program ） 続いて、φ3 が“Ｈ”レベルになり、ダミーセルＭ2 の
ソースに昇圧電位が印加され、消去動作が行われる。こ
の消去動作においてダミーセルの浮遊ゲートの蓄積電子
がソース端子に放出され、しきい値が低下する。（Eras
e 1 ） 続いて、φ2 及びφ4 が“Ｈ”レベルになり、ダミーセ
ルＭ2 の読み出し動作が行われる。すなわち、信号φ2
によりダミーセルの制御ゲートは５Ｖとなりダミーセル
が選択される。同時に信号φ4 によりカラムデコード回
路１０のカラム選択線ＣＳＬの駆動は禁止され、カラム
ゲートトランジスタであるＱ1 、Ｑ2 は全てオフする。
この結果、不揮発性メモリセルＭ1 がビット線から切り
放される。また、同時に定電流回路９が動作することに
よりビット線ＢＬの電位の放電を行う。この結果、ビッ
ト線には負荷回路１、クランプ回路３、定電流回路９と
により一定電位が出力され、これがダミーセルのしきい
値調整時の参照電位となる。ダミーセル側では負荷回路
２、クランプ回路４、トランジスタＱ3 、ダミーセルＭ
2 からなる電流経路によってダミービット線ＤＢＬには
ダミーセルＭ2 のしきい値に応じた電位が出力される。
センスアンプ５はこの両ビット線の電位を比較し、Ｄou
t として比較結果を出力する。従って、ダミーセルＭ2
に対する消去動作が充分でなく、しきい値が適切な値に
調整されていないときはＤout は“Ｈ”レベルであり、
しきい値が適切な値になるとＤout は“Ｌ”レベルとな
る。このように、ベリファイ読み出し時にセンスアンプ
の出力データＤout を検出することによりダミーセルの
しきい値の検出ができる。（Verify 1）ここでは、説明
の都合上Ｄout が“Ｈ”レベルであったと仮定し、次の
ステップに進む。
タイムチャートを概念的に示したものである。はじめ
に、ダミーセルＭ2 に書き込み動作を行うため、φ1 が
“Ｌ”レベルに、φ2 及びφ3 が“Ｈ”レベルになる。
すると、書き込みトランジスタＱ4 がオンし、ドレイン
には昇圧電位が印加され、同時にダミーセルＭ2 のゲー
ト及びソースには接地電位が印加される。この結果、ダ
ミーセルの浮遊ゲートに電子が注入され、しきい値が上
昇する。（Program ） 続いて、φ3 が“Ｈ”レベルになり、ダミーセルＭ2 の
ソースに昇圧電位が印加され、消去動作が行われる。こ
の消去動作においてダミーセルの浮遊ゲートの蓄積電子
がソース端子に放出され、しきい値が低下する。（Eras
e 1 ） 続いて、φ2 及びφ4 が“Ｈ”レベルになり、ダミーセ
ルＭ2 の読み出し動作が行われる。すなわち、信号φ2
によりダミーセルの制御ゲートは５Ｖとなりダミーセル
が選択される。同時に信号φ4 によりカラムデコード回
路１０のカラム選択線ＣＳＬの駆動は禁止され、カラム
ゲートトランジスタであるＱ1 、Ｑ2 は全てオフする。
この結果、不揮発性メモリセルＭ1 がビット線から切り
放される。また、同時に定電流回路９が動作することに
よりビット線ＢＬの電位の放電を行う。この結果、ビッ
ト線には負荷回路１、クランプ回路３、定電流回路９と
により一定電位が出力され、これがダミーセルのしきい
値調整時の参照電位となる。ダミーセル側では負荷回路
２、クランプ回路４、トランジスタＱ3 、ダミーセルＭ
2 からなる電流経路によってダミービット線ＤＢＬには
ダミーセルＭ2 のしきい値に応じた電位が出力される。
センスアンプ５はこの両ビット線の電位を比較し、Ｄou
t として比較結果を出力する。従って、ダミーセルＭ2
に対する消去動作が充分でなく、しきい値が適切な値に
調整されていないときはＤout は“Ｈ”レベルであり、
しきい値が適切な値になるとＤout は“Ｌ”レベルとな
る。このように、ベリファイ読み出し時にセンスアンプ
の出力データＤout を検出することによりダミーセルの
しきい値の検出ができる。（Verify 1）ここでは、説明
の都合上Ｄout が“Ｈ”レベルであったと仮定し、次の
ステップに進む。
【００２０】続いて、Erase 1 と同様にφ3 が“Ｈ”レ
ベルになり、ダミーセルＭ2 のソースに昇圧電位が印加
され、消去動作が行われる。この消去動作においてダミ
ーセルの浮遊ゲートの蓄積電子がソース端子に放出さ
れ、しきい値が低下する。（Erase 2 ） 続いて、Verify 1と同様にφ2 及びφ4 が“Ｈ”レベル
になり、ダミーセルＭ2 の読み出し動作が行なわれる。
（Verify 2）読み出し動作によりセンスアンプの出力デ
ータＤout が“Ｌ”になると、しきい値の調整が完了し
たことを示しているため、次回以降の消去動作を停止す
る。
ベルになり、ダミーセルＭ2 のソースに昇圧電位が印加
され、消去動作が行われる。この消去動作においてダミ
ーセルの浮遊ゲートの蓄積電子がソース端子に放出さ
れ、しきい値が低下する。（Erase 2 ） 続いて、Verify 1と同様にφ2 及びφ4 が“Ｈ”レベル
になり、ダミーセルＭ2 の読み出し動作が行なわれる。
（Verify 2）読み出し動作によりセンスアンプの出力デ
ータＤout が“Ｌ”になると、しきい値の調整が完了し
たことを示しているため、次回以降の消去動作を停止す
る。
【００２１】以上、しきい値の調整動作の詳細を説明し
た。このように、本発明によると、ダミーセルのベリフ
ァイ読み出し動作の読み出し結果は、チップ外のテスタ
ー装置ではなく、センスアンプのデータ出力として得る
ことができる。これで、チップ内部でダミーセルのしき
い値を検出することが可能になる。
た。このように、本発明によると、ダミーセルのベリフ
ァイ読み出し動作の読み出し結果は、チップ外のテスタ
ー装置ではなく、センスアンプのデータ出力として得る
ことができる。これで、チップ内部でダミーセルのしき
い値を検出することが可能になる。
【００２２】また、読み出し動作において、定電流回路
９をビット線リーク回路として用いると読み出し時の他
セルへの誤書込みが防止できる。従って、本発明の定電
流回路９は読み出し動作時に用いるビット線リーク回路
と共用することができ、チップ面積の削減にも寄与す
る。
９をビット線リーク回路として用いると読み出し時の他
セルへの誤書込みが防止できる。従って、本発明の定電
流回路９は読み出し動作時に用いるビット線リーク回路
と共用することができ、チップ面積の削減にも寄与す
る。
【００２３】また、［図１］に示したように、センスア
ンプの出力であるＤout を制御回路１１に入力してい
る。この結果、チップ外部にダミーセルのしきい値の検
出結果を出力するだけでなく、しきい値調整の全てを不
揮発性半導体記憶装置内で終了させることができる。
ンプの出力であるＤout を制御回路１１に入力してい
る。この結果、チップ外部にダミーセルのしきい値の検
出結果を出力するだけでなく、しきい値調整の全てを不
揮発性半導体記憶装置内で終了させることができる。
【００２４】
【発明の効果】以上説明したように、本発明で提供する
手段を用いると、ダミーセルのベリファイ読み出し動作
の読み出し結果を、チップ外のテスター装置ではなく、
センスアンプのデータ出力として得ることができる。従
って、チップ内部でダミーセルのしきい値を検出するこ
とが可能になる。
手段を用いると、ダミーセルのベリファイ読み出し動作
の読み出し結果を、チップ外のテスター装置ではなく、
センスアンプのデータ出力として得ることができる。従
って、チップ内部でダミーセルのしきい値を検出するこ
とが可能になる。
【図１】本発明の実施例を示した回路構成図
【図２】本発明の実施例の一部を示した回路図
【図３】本発明の実施例の一部を示した回路図
【図４】本発明の実施例の一部を示した回路図
【図５】本発明の実施例の一部を示した回路図
【図６】本発明の実施例の一部を示した回路図
【図７】本発明の実施例における制御信号波形
【図８】従来例を示した回路構成図
【図９】従来例のダミーセルのしきい値調整の説明図
１、２ 負荷回路 ３、４ クランプ回路 ４ 昇圧電源端子 ５ センスアンプ ６、７、８ 昇圧回路 ９ 定電流回路 １０ カラムデコード回路 １１ 制御回路 Ｍ メモリセル、ダミーセル Ｑ トランジスタ ＷＬ ワード線 ＢＬ ビット線 ＤＢＬ ダミービット線
Claims (3)
- 【請求項１】 不揮発性メモリセルがスイッチ手段を介
して接続されたビット線と、 電荷蓄積層を有するＭＯＳトランジスタから成るダミー
セルが接続されたダミービット線と、 前記ビット線と所定電位との間に接続された第１の負荷
回路と、 前記ダミービット線と前記所定電位との間に接続された
第２の負荷回路と、 前記ビット線の電位と前記ダミービット線の電位とを比
較するセンスアンプと、 前記ビット線の前記スイッチ手段と前記センスアンプと
の間に接続された制御信号により動作する定電流回路と
を具備し、 前記ダミーセルのしきい値調整時に、前記スイッチング
手段はオフし、前記定電流回路が動作することを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】さらに、前記定電流回路は前記不揮発性メ
モリセルよりデータを読み出す際にも動作することを特
徴とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】さらに、前記ダミービット線には前記ダミ
ーセルへ書き込みを行う書き込み回路が接続され、前記
ダミーセルにはこのダミーセルの消去を行う消去回路が
接続されていることを特徴とする請求項１記載の不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30246293A JPH07153287A (ja) | 1993-12-02 | 1993-12-02 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30246293A JPH07153287A (ja) | 1993-12-02 | 1993-12-02 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153287A true JPH07153287A (ja) | 1995-06-16 |
Family
ID=17909238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30246293A Pending JPH07153287A (ja) | 1993-12-02 | 1993-12-02 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07153287A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188585A (ja) * | 1996-12-19 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置とその定電圧発生回路 |
| US7486549B2 (en) | 2002-06-04 | 2009-02-03 | Renesas Technology Corp. | Thin film magnetic memory device having redundant configuration |
| JP2009211792A (ja) * | 2008-03-06 | 2009-09-17 | Toshiba Corp | 半導体記憶装置 |
| JP2012150870A (ja) * | 2011-01-20 | 2012-08-09 | Fujitsu Semiconductor Ltd | 半導体メモリおよび半導体メモリの製造方法 |
| US8331157B2 (en) | 2009-09-16 | 2012-12-11 | Panasonic Corporation | Semiconductor memory device |
| JP2015515711A (ja) * | 2012-03-30 | 2015-05-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）でトリミング可能なセンス増幅器 |
| JP2016177859A (ja) * | 2015-03-23 | 2016-10-06 | セイコーエプソン株式会社 | 不揮発性記憶装置、ドライバー、電気光学装置、電子機器及び不揮発性記憶装置の検査方法 |
-
1993
- 1993-12-02 JP JP30246293A patent/JPH07153287A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10188585A (ja) * | 1996-12-19 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置とその定電圧発生回路 |
| US7486549B2 (en) | 2002-06-04 | 2009-02-03 | Renesas Technology Corp. | Thin film magnetic memory device having redundant configuration |
| JP2009211792A (ja) * | 2008-03-06 | 2009-09-17 | Toshiba Corp | 半導体記憶装置 |
| US7995379B2 (en) | 2008-03-06 | 2011-08-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8331157B2 (en) | 2009-09-16 | 2012-12-11 | Panasonic Corporation | Semiconductor memory device |
| JP2012150870A (ja) * | 2011-01-20 | 2012-08-09 | Fujitsu Semiconductor Ltd | 半導体メモリおよび半導体メモリの製造方法 |
| JP2015515711A (ja) * | 2012-03-30 | 2015-05-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | オンザフライ（ｏｎ−ｔｈｅ−ｆｌｙ）でトリミング可能なセンス増幅器 |
| JP2016177859A (ja) * | 2015-03-23 | 2016-10-06 | セイコーエプソン株式会社 | 不揮発性記憶装置、ドライバー、電気光学装置、電子機器及び不揮発性記憶装置の検査方法 |
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