JP2012150870A - 半導体メモリおよび半導体メモリの製造方法 - Google Patents

Abstract

【課題】 リファレンスメモリセルの閾値電圧を設定するための試験時間を短縮する。
【解決手段】 記憶部は、リファレンスメモリセルのいずれかである選択リファレンスメモリセルを示す情報を記憶する。デコード部は、リアルメモリセルがアクセスされるときに、記憶部に記憶されている情報に応じて選択リファレンスメモリセルに対応する１つの選択信号を出力し、複数のリファレンスセルトランジスタの閾値電圧を設定するときに、複数のリファレンスメモリセルにそれぞれ対応する複数の選択信号を出力する。スイッチ回路は、選択信号をそれぞれ受けてオンし、リファレンスメモリセルのドレインをリファレンスグローバルビット線にそれぞれ接続する。制御部は、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する。
【選択図】 図１

Description

本発明は、不揮発性メモリセルを有する半導体メモリに関する。

フラッシュメモリ等の半導体メモリは、書き込み動作により不揮発性メモリセルのセルトランジスタの閾値電圧を変えることでデータを記憶する。例えば、多値のフラッシュメモリにおいて、メモリセルに記憶されている論理を判定するためのリファレンス電圧は、製造条件の変動により変化するセルトランジスタの閾値電圧の実際の特性に応じて設定される（例えば、特許文献１参照。）。リファレンス電圧は、データが書き込まれるメモリセルと同様のリファレンスメモリセルを使用して生成される（例えば、特許文献２参照。）。読み出し動作用、書き込みベリファイ動作用および消去ベリファイ動作用のリファレンスメモリセルが、リファレンスメモリセルアレイに形成されるとき、リファレンスメモリセルのリファレンスセルトランジスタは、互いに異なるワード線および互いに異なるビット線に接続される（例えば、特許文献３参照。）。

特許第４０６８８６３号 特開２００７−３５０９４号公報 特開２００７−７２８１０号公報

１つのリファレンスメモリセルを使用してリファレンス電圧が設定されるとき、半導体メモリの製造条件が変動するとリファレンスセルトランジスタを最適な閾値電圧に設定できないおそれがある。これは、１回の書き込み動作によるリファレンスセルトランジスタの閾値電圧の増加量が、半導体メモリの製造条件が変動して変化するためである。このため、リファレンスセルトランジスタを最適な閾値電圧に設定するためには、リファレンスメモリセルの書き込み動作における閾値電圧の増加量を変えながら、消去動作および書き込み動作を繰り返し実行しなくてはならない。あるいは、書き込み動作における閾値電圧の増加量を小さくして多くの回数の書き込み動作を実行しなくてはならない。この結果、リファレンスセルトランジスタの閾値電圧を設定するための試験時間は増加し、試験のアルゴリズムは複雑になる。すなわち、試験コストは増加し、半導体メモリの製造コストは増加する。

本発明の目的は、リファレンスセルトランジスタの閾値電圧を設定するための試験時間を短縮することである。

本発明の半導体メモリの一形態では、半導体メモリは、リアルセルトランジスタを含み、リアルセルトランジスタにデータを保持するリアルメモリセルと、閾値電圧が互いに異なり、コントロールゲートが共通のリファレンスワード線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルと、リファレンスメモリセルのいずれかである選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部と、リアルメモリセルがアクセスされるときに、記憶部に記憶されている情報に応じて選択リファレンスメモリセルに対応する１つの選択信号を出力し、リファレンスセルトランジスタの閾値電圧を設定するときに、複数のリファレンスメモリセルにそれぞれ対応する複数の選択信号を出力するデコード部と、リファレンスメモリセルのドレインとリファレンスグローバルビット線との間に配置され、選択信号をそれぞれ受けてオンする複数のスイッチ回路と、リアルセルトランジスタのドレインおよびリファレンスグローバルビット線に接続され、リアルメモリセルがアクセスされるときに、リアルメモリセルに流れる電流値を選択リファレンスメモリセルに流れる電流値と比較し、リアルメモリセルに保持されているデータの論理を判定する読み出し部と、リアルメモリセルおよびリファレンスメモリセルのアクセスを制御するとともに、リファレンスセルトランジスタの閾値電圧を設定するときに、リファレンスワード線およびリファレンスグローバルビット線をそれぞれ所定の電圧に設定する制御部とを有している。

本発明の半導体メモリの製造方法の一形態では、リアルセルトランジスタを含み、前記リアルセルトランジスタの閾値電圧に応じてデータを保持するリアルメモリセルと、コントロールゲートが共通のリファレンスワード線に接続され、ドレインが互いに異なるビット線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルとを含む半導体メモリを製造するときに、試験回路は、前記リファレンスワード線に書き込み電圧を与え、前記ドレインに互いに異なるパルス幅の書き込み信号を与えて、前記リファレンスセルトランジスタの閾値電圧を互いに異なる値に設定し、前記リファレンスセルトランジスタの閾値電圧を期待値とそれぞれ比較し、閾値電圧が前記期待値に設定されている前記リファレンスメモリセルの１つを、前記リアルメモリセルがアクセスされるときにリファレンス電圧を生成する選択リファレンスメモリセルとして設定する。

半導体メモリの製造条件が変動するときにも、少ない回数の書き込み動作で、リファレンスセルトランジスタを最適な閾値電圧に設定できる。この結果、リファレンスセルトランジスタの閾値電圧を設定するための試験時間を短縮でき、半導体メモリの試験コストおよび製造コストを削減できる。

一実施形態における半導体メモリの例を示している。 図１に示したリファレンスセルトランジスタのリファレンス書き込み動作における閾値電圧の変化の例を示している。 １つのリファレンスメモリセルを有する半導体メモリにおけるリファレンスセルトランジスタの閾値電圧の変化の例を示している。 別の実施形態における半導体メモリの例を示している。 図４に示したリアルメモリセルアレイおよびリファレンスメモリセルアレイのレイアウトの例を示している。 図５に示したリアルメモリセルアレイの例を示している。 図５に示したリファレンスメモリセルアレイの例を示している。 図４に示した基準電圧生成部およびセンスアンプの例を示している。 図４に示した情報記憶部の例を示している。 図４に示したリファレンスカラムデコーダの例を示している。 図４に示したリファレンスカラムデコーダの例を示している。 図４に示したリファレンスカラムデコーダの例を示している。 図４に示したリファレンスカラムデコーダの例を示している。 通常動作モードにおける書き込み動作および読み出し動作の例を示している。 通常動作モードにおける消去動作の例を示している。 通常動作モードにおける読み出し動作、書き込み動作、消去動作および各種ベリファイ動作での電圧の設定例を示している。 リアルメモリセルの閾値電圧の分布の例を示している。 試験モードにおいて、リファレンスセルトランジスタの閾値電圧を設定するときの動作の例を示している。 図１８に示したリファレンス書き込み動作の例を示している。 図１９に示したリファレンス書き込み動作中の書き込み動作において、リファレンスメモリセルに印加される電圧の例を示している。 図１９に示したリファレンス書き込み動作が完了した後におけるリファレンスメモリセルの閾値電圧の分布の例を示している。 図１８に示したリファレンス判定動作において、最適な閾値電圧を有するリファレンスメモリセルを選択するための方法を示している。 図１８に示したリファレンス判定動作における判定フローの例を示している。 図４に示した半導体メモリの製造条件が変動するときに変化するリファレンスメモリセルの閾値電圧の例を示している。 別の実施形態における基準電圧生成部の例を示している。 図２５に示した基準電圧生成部を有する半導体メモリの試験を実行する試験システムの例を示している。 別の実施形態における基準電圧生成部およびセンスアンプの例を示している。 図２７に示したセンスアンプを用いるリファレンス判定動作の判定フローの例を示している。 別の実施形態における基準電圧生成部の例を示している。 別の実施形態におけるリファレンス書き込み動作の例を示している。 別の実施形態におけるリファレンスメモリセルアレイの例を示している。 別の実施形態におけるリファレンスメモリセルアレイの例を示している。 別の実施形態におけるリファレンスメモリセルアレイの例を示している。 別の実施形態におけるリファレンス書き込み動作中の書き込み動作の例を示している。 上述した実施形態の半導体メモリが搭載されるシステムの例を示している。

以下、図面を用いて実施形態を説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、リアルメモリセルＭＣ、ｎ個のリファレンスメモリセルＲＭＣ（ＲＭＣ１、ＲＭＣ２、...、ＲＭＣｎ）、制御部ＣＮＴＵ、スイッチ部ＣＮＵ、読み出し部ＲＤＵ、デコード部ＲＹＤＥＣおよび記憶部ＭＵを有している。

リアルメモリセルＭＣは、例えば、コントロールゲートがリアルワード線ＷＬに接続され、ドレインがリアルビット線ＢＬに接続され、ソースがソース線ＳＬに接続されるリアルセルトランジスタＣＴを有し、リアルセルトランジスタＣＴの閾値電圧に応じてデータを保持する。例えば、リアルセルトランジスタＣＴは、フローティングゲートを有しており、閾値電圧は、フローティングゲートに注入される電子の量に応じて設定される。なお、半導体メモリＭＥＭが複数のリアルメモリセルＭＣを有するとき、各リアルメモリセルＭＣは、トランジスタ等のスイッチ回路を介して読み出し部ＲＤＵに接続される。

リファレンスメモリセルＲＭＣは、閾値電圧が互いに異なるリファレンスセルトランジスタＲＣＴ（ＲＣＴ１、ＲＣＴ２、...、ＲＣＴｎ）をそれぞれ有している。リファレンスセルトランジスタＲＣＴは、コントロールゲートが共通のリファレンスワード線ＲＷＬに接続され、ソースが共通のリファレンスソース線ＲＳＬに接続され、ドレインがリファレンスビット線ＲＢＬ（ＲＢＬ１、ＲＢＬ２、...、ＲＢＬｎ）にそれぞれ接続されている。

リファレンスメモリセルＲＭＣのいずれかは、リアルメモリセルＭＣがアクセスされるときに、読み出し部ＲＤＵに接続される選択リファレンスメモリセルとして動作する。この例では、丸印を付けたリファレンスメモリセルＲＭＣ１が選択リファレンスメモリセルとして動作する。例えば、リアルメモリセルＭＣは、読み出し動作、書き込み動作における書き込みベリファイ動作または消去動作における消去ベリファイ動作のいずれかにおいてアクセスされる。

読み出し動作は、リアルメモリセルＭＣに保持されているデータを読み出す動作である。書き込み動作は、リアルメモリセルＭＣを論理０に設定する動作であり、書き込み動作により、リアルセルトランジスタＣＴの閾値電圧は高くなる。消去動作は、リアルメモリセルＭＣを論理１に設定する書き込む動作であり、消去動作により、リアルセルトランジスタＣＴの閾値電圧は低くなる。書き込みベリファイ動作および消去ベリファイ動作は、リアルセルトランジスタＣＴの閾値電圧を確認する動作である。

接続部ＣＮＵは、リファレンスメモリセルＲＭＣにそれぞれ対応するｎ個のスイッチ回路ＳＷ（ＳＷ１、ＳＷ２、...、ＳＷｎ）を有している。例えば、各スイッチ回路ＳＷは、選択信号ＲＹＤ（ＲＹＤ１、ＲＹＤ２、...、ＲＹＤｎ）をゲートで受けるトランジスタを有している。スイッチ回路ＳＷ１は、選択信号ＲＹＤ１を受けているときにリファレンスセルトランジスタＲＣＴ１のドレインをリファレンスグローバルビット線ＲＧＢＬに接続する。スイッチ回路ＳＷ２は、選択信号ＲＹＤ２を受けているときにリファレンスセルトランジスタＲＣＴ２のドレインをリファレンスグローバルビット線ＲＧＢＬに接続する。スイッチ回路ＳＷｎは、選択信号ＲＹＤｎを受けているときにリファレンスセルトランジスタＲＣＴｎのドレインをリファレンスグローバルビット線ＲＧＢＬに接続する。

制御部ＣＮＴＵは、例えば、リアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣのアクセスを制御する。制御部ＣＮＴＵは、リファレンス書き込み動作を実行するときに、リファレンスワード線ＲＷＬおよびリファレンスグローバルビット線ＲＧＢＬをそれぞれ所定の電圧に設定し、リファレンスソース線ＲＳＬを接地電圧に設定する。リファレンス書き込み動作は、複数のリファレンスセルトランジスタＲＣＴの閾値電圧を高くするための動作である。リファレンスグローバルビット線ＲＧＢＬに設定された電圧は、複数のスイッチ回路ＳＷのオンにより、複数のリファレンスセルトランジスタＲＣＴのドレインに供給される。

読み出し部ＲＤＵは、リアルビット線ＢＬを介してリアルセルトランジスタＣＴのドレインに接続される入力端子と、リファレンスグローバルビット線ＲＧＢＬおよびスイッチ部ＣＮＵを介してリファレンスセルトランジスタＲＣＴのドレインに接続される入力端子とを有している。読み出し部ＲＤＵは、リアルメモリセルＭＣがアクセスされるときに、リアルメモリセルＭＣに流れる電流値を、選択リファレンスメモリセル（この例ではＲＭＣ１）に流れる電流値と比較する。そして、読み出し部ＲＤＵは、比較結果に基づいてリアルメモリセルＭＣに保持されているデータの論理を判定し、あるいはリアルセルトランジスタＣＴの閾値電圧を判定し、判定結果をデータ信号ＤＴの論理として出力する。

記憶部ＭＵは、選択リファレンスメモリセルＲＭＣ１を示す情報を記憶し、記憶している情報をデコード部ＲＹＤＯＵＴに出力する。例えば、記憶部ＭＵは、情報を記憶するために、リアルメモリセルＭＣと同様の不揮発性メモリセルを含んで形成され、あるいはヒューズ回路を含んで形成される。

デコード部ＲＹＤＥＣは、例えば、制御部ＣＮＴＵによる制御を受けて、選択信号ＲＹＤ（ＲＹＤ１、ＲＹＤ２、...、ＲＹＤｎ）の少なくともいずれかを出力する。デコード部ＲＹＤＥＣは、リアルメモリセルＭＣがアクセスされるときに、記憶部ＭＵに記憶されている情報に応じて選択リファレンスメモリセルＲＭＣ１に対応する選択信号ＲＹＤ１を出力する。また、デコード部ＲＹＤＥＣは、リファレンス書き込み動作が実行されるときに、複数のリファレンスメモリセルＲＭＣに対応する複数の選択信号ＲＹＤを出力する。

この実施形態では、制御部ＣＮＴＵおよびデコード部ＲＹＤＥＣの動作により、１回のリファレンス書き込み動作で複数のリファレンスセルトランジスタＲＣＴの閾値電圧が変更される。例えば、リファレンス書き込み動作は、試験モード中に行われる。リファレンス書き込み動作では、選択信号ＲＤＹの出力期間をそれぞれ変え、スイッチ回路ＳＷのオン期間をそれぞれ変えることで、リファレンスセルトランジスタＲＣＴのドレインに電圧が印加される期間が互いに相違される。これにより、リファレンスセルトランジスタＲＣＴの閾値電圧は互いに相違する。あるいは、選択信号ＲＤＹの出力期間を重複せずに互いにずらして設定し、リファレンスグローバルビット線ＲＧＢＬの電圧をリファレンスメモリセルＲＭＣ毎に変えることで、リファレンスセルトランジスタＲＣＴの閾値電圧は互いに相違可能である。

この後、閾値電圧が異なる複数のリファレンスメモリセルＲＭＣの中から、読み出し部ＲＤＵの動作のために最適な電流を生成可能な選択リファレンスメモリセル（この例ではＲＭＣ１）が選択される。閾値電圧が所望の値に到達していないとき、リファレンス書き込み動作が再度実行される。例えば、リファレンスセルトランジスタＲＣＴの閾値電圧の確認は、半導体メモリＭＥＭに接続される試験装置により、リファレンスグローバルビット線ＲＧＢＬの電圧または電流をモニタすることにより行われる。あるいは、半導体メモリＭＥＭの内部に、リファレンスセルトランジスタＲＣＴの閾値電圧を計測する試験回路を形成してもよい。選択リファレンスメモリセルＲＭＣ１を示す情報は、例えば、試験モード中に記憶部ＭＵに記憶される。

図２は、図１に示したリファレンスセルトランジスタＲＣＴのリファレンス書き込み動作における閾値電圧の変化の例を示している。この例では、リファレンスメモリセルＲＭＣの数は４つにしている。電流ＩＤＳは、リファレンスセルトランジスタＲＣＴのソース、ドレイン間を流れる電流を示している。値ＶＧは、リファレンスセルトランジスタＲＣＴのゲートに印加される電圧を示している。例えば、リファレンスセルトランジスタＲＣＴの閾値電圧は、電流ＩＤＳが値ＩＬより大きく値ＩＨより小さいときのリファレンスセルトランジスタＲＣＴのゲート電圧で表される。値ＶＲは、最適な閾値電圧の期待値を示している。期待値ＶＲを有するリファレンスメモリセルＲＭＣは、半導体メモリＭＥＭの試験工程において、選択リファレンスメモリセルＲＭＣとして選択される。

閾値電圧の変化の度合いは、半導体メモリＭＥＭの製造条件の変動により相違する。特性ＰＲＣｍｉｎは、閾値電圧が変化しにくい半導体メモリＭＥＭが製造されたときの例を示す。特性ＰＲＣｔｙｐは、標準の半導体メモリＭＥＭが製造されたときの例を示す。特性ＰＲＣｍａｘは、閾値電圧が変化しやすい半導体メモリＭＥＭが製造されたときの例を示している。括弧で示した数字は、リファレンス書き込み動作の回数を示している。

例えば、特性ＰＲＣｍｉｎは、配線の抵抗値や拡散層の抵抗値が高いとき、あるいは、リファレンスセルトランジスタＲＣＴのフローティングゲートとチャネル領域との間の絶縁膜が厚いときに発生しやすい。反対に、特性ＰＲＣｍａｘは、配線の抵抗値や拡散層の抵抗値が低いとき、あるいは、リファレンスセルトランジスタＲＣＴのフローティングゲートとチャネル領域との間の絶縁膜が薄いときに発生しやすい。

この例では、試験工程において、リファレンスセルトランジスタＲＣＴのソース、ドレイン間を流れる電流ＩＤＳが値ＩＨ、ＩＬの間にあるリファレンスメモリセルＲＭＣが、閾値電圧が最適の選択リファレンスメモリセルとして選択される。図２において、選択リファレンスメモリセルとして選択されるリファレンスメモリセルＲＭＣの特性は、太線で示している。

例えば、特性ＰＲＣｍｉｎでは、図１に示した制御部ＣＮＴＵは、５回目のリファレンス書き込み動作後のベリファイ動作において、閾値電圧が最も低いリファレンスメモリセルＲＭＣを選択リファレンスメモリセルとして選択する。特性ＰＲＣｔｙｐでは、制御部ＣＮＴＵは、３回目のリファレンス書き込み動作後のベリファイ動作において、閾値電圧が２番目に低いリファレンスメモリセルＲＭＣを選択リファレンスメモリセルとして選択する。

特性ＰＲＣｍａｘでは、制御部ＣＮＴＵは、２回目のリファレンス書き込み動作後のベリファイ動作において、閾値電圧が２番目に高いリファレンスメモリセルＲＭＣを選択リファレンスメモリセルとして選択する。そして、制御部ＣＮＴＵにより、選択リファレンスメモリセルＲＭＣを示す情報が記憶部ＭＵに書き込まれることで、半導体メモリＭＥＭが製造される。このように、図２は、半導体メモリＭＥＭの製造方法の例を示している。

この実施形態では、複数のリファレンスセルトランジスタＲＣＴの閾値電圧が少しずつずれるようにリファレンス書き込み動作が実行される。このため、１回のリファレンス書き込み動作による閾値電圧の変化量が大きいときにも、最適な閾値電圧を有するリファレンスメモリセルＲＭＣを選択できる。特に、半導体メモリＭＥＭの製造条件が変動しても、常に最適な閾値電圧を有するリファレンスメモリセルＲＭＣを選択できる。この結果、リファレンスメモリセルＲＭＣの特性不良により、半導体メモリＭＥＭの歩留が低下することを防止できる。

図３は、１つのリファレンスメモリセルＲＭＣを有する半導体メモリにおけるリファレンスセルトランジスタＲＣＴの閾値電圧の変化の例を示している。図２と同じ要素、符号については、詳細な説明は省略する。この例では、制御部ＣＮＴＵは、閾値電圧の変化率の小さい特性ＰＲＣｍｉｎでは、最適な閾値電圧を有する選択リファレンスメモリセルＲＭＣ（太線）を選択できる。一方、制御部ＣＮＴＵは、他の特性ＰＲＣｔｙｐ、ＰＲＣｍａｘでは、選択リファレンスメモリセルＲＭＣを選択できない。

例えば、特性ＰＲＣｔｙｐでは、５回目のリファレンス書き込み動作後の閾値電圧が期待値ＶＲを超えてしまう。特性ＰＲＣｍａｘでは、４回目のリファレンス書き込み動作後の閾値電圧が期待値ＶＲを超えてしまう。このため、半導体メモリＭＥＭは、不良品として扱われる。この場合、リファレンスメモリセルＲＭＣの特性不良により、半導体メモリＭＥＭの歩留は低下する。あるいは、制御部ＣＮＴＵは、消去動作を実行後、閾値電圧の変化量を小さくして、最初からリファレンス書き込み動作を実行しなくてはならない。

このように、１つのリファレンスメモリセルＲＭＣを用いて閾値電圧が設定される半導体メモリＭＥＭでは、製造条件が変動するとリファレンスセルトランジスタＲＣＴを最適な閾値電圧に設定できないおそれがある。あるいは、リファレンス書き込み動作における閾値電圧の増加量を変化させて、消去動作および書き込み動作を繰り返し実行しなくてはならない。または、リファレンス書き込み動作における閾値電圧の増加量を小さくして多くの回数の書き込み動作を実行しなくてはならない。さらに、閾値電圧の増加量を変えるときには、その情報をその後に試験される半導体メモリＭＥＭの試験条件にフィードバックする必要があり、閾値電圧の増加量の管理が必要になる。この結果、リファレンスセルトランジスタＲＣＴの閾値電圧を設定するための試験時間は増加し、試験のアルゴリズムは複雑になる。すなわち、試験コストは増加し、半導体メモリＭＥＭの製造コストは増加する。

以上、この実施形態では、複数のリファレンスメモリセルＲＭＣの閾値電圧が少しずつずらして設定されるため、１回のリファレンス書き込み動作で変化する閾値電圧の増加量を大きくできる。これにより、少ない回数のリファレンス書き込み動作でも、複数のリファレンスメモリセルＲＭＣから最適な選択リファレンスメモリセルを選択できる。すなわち、リファレンスメモリセルＲＭＣの閾値電圧を設定するために、書き込み動作、ベリファイ動作および消去動作を何度も繰り返す必要がなくなる。

この結果、リファレンスメモリセルＲＭＣの閾値電圧を設定するための試験時間を短縮でき、半導体メモリＭＥＭの試験コストおよび製造コストを削減できる。また、閾値電圧が少しずつずれたリファレンスメモリセルＲＭＣから選択リファレンスメモリセルを選択するため、試験時間が短縮されても、高い精度で選択リファレンスメモリセルの閾値電圧を設定できる。したがって、リアルメモリセルＭＣに保持されているデータの読み出しマージンやベリファイマージンが劣化することはない。

図４は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリであり、外部端子を介して電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて動作する。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。

半導体メモリＭＥＭは、ステートマシーンＳＴＭ、アドレスバッファＡＢＵＦ、データバッファＤＢＵＦ、アドレスカウンタＡＣＯＵＮＴ、電圧生成部ＶＧＥＮ、基準電圧生成部ＳＴＤＶＧＥＮ、リアルメモリセルアレイＡＲＹ、リアルロウデコーダＸＤＥＣ、リアルカラムデコーダＹＤＥＣ、リファレンスメモリセルアレイＲＡＲＹ、リファレンスカラムデコーダＲＹＤＥＣ、情報記憶部ＩＮＦＭおよびセンスアンプＳＡを有している。ステートマシーンＳＴＭは、コマンドデコーダＣＤＥＣ、試験レジスタＴＳＴＲＥＧ、ステートレジスタＳＴＲＥＧ、ステートデコーダＳＴＤＥＣ、オシレータＯＳＣおよびタイマーＴＩＭＥＲを有している。

コマンドデコーダＣＤＥＣは、クロック信号ＣＬＫに同期して複数ビットを有する制御信号ＣＮＴを受け、制御信号ＣＮＴが示す動作コマンドを認識するために制御信号ＣＮＴをデコードする。コマンドデコーダＣＤＥＣは、制御信号ＣＮＴに応じて、動作コマンド（読み出しコマンド、書き込みコマンド、消去コマンド）および試験コマンドを認識する。コマンドデコーダＣＤＥＣは、デコード結果に応じてステートレジスタＳＴＲＥＧの動作を制御するための動作制御信号を出力する。例えば、制御信号ＣＮＴは、チップイネーブル信号、ライトイネーブル信号およびアウトプットイネーブル信号を含む。

また、コマンドデコーダＣＤＥＣは、制御信号ＣＮＴが試験コマンドを示すときに、制御信号ＣＮＴとともに供給されるアドレス信号ＡＤおよびデータ信号ＤＩＮの少なくともいずれかに応じて複数の試験モードの１つを認識する。コマンドデコーダＣＤＥＣは、認識した試験モードに応じてステートレジスタＳＴＲＥＧおよび試験レジスタＴＳＴＲＥＧに試験制御信号を出力する。ステートマシーンＳＴＭは、試験モードが認識されてから試験モードが終了するまで試験回路として動作する。そして、試験モード中に、半導体メモリＭＥＭのＢＩＳＴ（Built-in Self Test）が自動的に実施され、リファレンスメモリセルＲＭＣ（図７）の閾値電圧が設定される。なお、試験モードは、半導体メモリＭＥＭの試験工程において、半導体メモリＭＥＭを製造するためにエントリされる。

試験レジスタＴＳＴＲＥＧは、コマンドデコーダＣＤＥＣからの試験制御信号に応じて値が設定される複数ビットの記憶部（例えば、ラッチ回路）を有している。試験レジスタＴＳＴＲＥＧは、試験モード中に、記憶部に保持されている論理値に対応する論理を有する電圧調整信号ＶＡＤＪおよびタイミング調整信号ＴＡＤＪを出力する。なお、電圧の調整およびタイミングの調整が不要なときには、試験レジスタＴＳＴＲＥＧは形成されなくてもよい。

ステートレジスタＳＴＲＥＧは、コマンドデコーダＣＤＥＣにより認識される動作コマンドおよび試験コマンドに対応して、半導体メモリＭＥＭのアクセス動作および試験動作を実行するためのパラメータをそれぞれ記憶している。ステートレジスタＳＴＲＥＧは、コマンドデコーダＣＤＥＣからの動作制御信号または試験制御信号に対応するパラメータをステートデコーダＳＴＤＥＣに出力する。

ステートデコーダＳＴＤＥＣは、例えば、リアルメモリセルＭＣ（図６）およびリファレンスメモリセルＲＭＣ（図７）のアクセスを制御する制御部として動作する。また、ステートデコーダＳＴＤＥＣは、試験モード中に、リファレンスセルトランジスタＲＣＴの閾値電圧を設定するときに、図７に示すリファレンスワード線ＲＷＬおよびリファレンスグローバルビット線ＲＧＢＬをそれぞれ所定の電圧に設定する制御部として動作する。ステートデコーダＳＴＤＥＣは、ステートレジスタＳＴＲＥＧからのパラメータに応じて、複数のタイミング信号および複数の制御信号を出力する。タイミング信号は、センスアンプイネーブル信号ＥＮＳＡ、ＥＮＳＡＢ、ＥＮ、電圧イネーブル信号ＥＮＶ、複数のデコードイネーブル信号ＥＮＤＥＣおよびスタート信号ＳＴＡ等を含む。

センスアンプイネーブル信号ＥＮＳＡ、ＥＮＳＡＢ、ＥＮは、センスアンプＳＡの動作タイミングを決めるために生成される。電圧イネーブル信号ＥＮＶは、電圧生成部ＶＧＥＮの動作タイミングを決めるために生成される。複数のデコードイネーブル信号ＥＮＤＥＣは、リアルロウデコーダＸＤＥＣ、リアルカラムデコーダＹＤＥＣ、リファレンスカラムデコーダＲＹＤＥＣ、情報記憶部ＩＮＦＭおよびアドレスカウンタＡＣＯＵＮＴ等の動作タイミングを決めるためにそれぞれ生成される。スタート信号ＳＴＡは、タイマーＴＩＭＥＲの動作を開始するために生成される。

ステートデコーダＳＴＤＥＣから出力される制御信号は、電圧設定信号Ｖ１、Ｖ２、ＶＳＥＴおよびカウンタ信号ＣＯＵＮＴ等を含む。電圧設定信号Ｖ１、Ｖ２は、基準電圧生成部ＳＴＤＶＧＥＮが生成する基準電圧ＶＸＲＥＦの値を決めるために生成される。電圧設定信号ＶＳＥＴは、電圧生成部ＶＧＥＮが生成する電圧値を決めるために生成される。カウンタ信号ＣＯＵＮＴは、タイマーＴＩＭＥＲの動作時間を決めるために生成される。

オシレータＯＳＣは、クロック信号ＣＬＫとは独立な周波数をもった内部クロック信号ＩＣＬＫを生成する。タイマーＴＩＭＥＲは、スタート信号ＳＴＡに応答して内部クロック信号ＩＣＬＫのパルスをカウントするカウンタを有している。タイマーＴＩＭＥＲは、カウンタ値がカウンタ信号ＣＯＵＮＴを示す値に到達したときに終了信号ＥＮＤを出力し、カウンタをリセットする。試験モード中、タイマーＴＩＭＥＲは、計測時間を調整するために、タイミング調整信号ＴＡＤＪの論理に応じて、カウンタ値の初期値を増減可能である。なお、タイミング調整信号ＴＡＤＪは、内部クロック信号ＩＣＬＫの周波数を変更するために、オシレータＯＳＣに供給されてもよい。

アドレスバッファＡＢＵＦは、読み出し動作時、書き込み動作時および消去動作時に、クロック信号ＣＬＫに同期してアドレス信号ＡＤを受け、受けたアドレス信号ＡＤをアドレスカウンタＡＣＯＵＮＴに出力する。また、アドレスバッファＡＢＵＦは、半導体メモリＭＥＭの試験が実行されるときに、受けたアドレス信号ＡＤをコマンドデコーダＣＤＥＣに出力する。

アドレスカウンタＡＣＯＵＮＴは、読み出し動作時および書き込み動作に、アドレスバッファＡＢＵＦから供給されるアドレス信号ＡＤを、リアルロウデコーダＸＤＥＣ、リアルカラムデコーダＹＤＥＣおよびリファレンスカラムデコーダＲＹＤＥＣに出力する。アドレスカウンタＡＣＯＵＮＴは、消去動作時に、ステートデコーダＳＴＤＥＣからの制御信号に応答して動作する。具体的には、アドレスカウンタＡＣＯＵＮＴは、アドレスバッファＡＢＵＦから供給されるアドレス信号ＡＤに基づいて、セクタ等の１つの消去単位である所定のメモリ領域を示すアドレス信号を順に生成する。

データバッファＤＢＵＦは、読み出し動作時に、センスアンプＳＡから出力される読み出しデータＤＯＵＴをデータ端子Ｉ／Ｏに出力する。例えば、データ端子Ｉ／Ｏは３２ビットである。なお、ベリファイ動作時にセンスアンプＳＡから出力される読み出しデータＤＯＵＴは、ステートレジスタＳＴＲＥＧに供給される。ベリファイ動作は、書き込み動作および消去動作において、メモリセルのセルトランジスタの閾値電圧が正しい値に設定されたか否かを確認するために実行される。後述するように、ベリファイ動作は、書き込みベリファイ動作ＰＧＭＶ、消去ベリファイ動作ＥＲＳＶ、書き戻しベリファイ動作ＲＥＰＧＭＶ、プリ書き込みベリファイ動作ＰＰＧＭＶのいずれかである。

また、データバッファＤＢＵＦは、メモリセルアレイＡＲＹに形成されるリアルメモリセルＭＣに論理０を書き込む書き込み動作時に、データ端子Ｉ／Ｏに供給される書き込みデータ信号をデータ信号ＤＩＮとして出力する。なお、上述したように、データバッファＤＢＵＦは、半導体メモリＭＥＭの試験時に、試験モードを認識するためにデータ信号を受ける。

電圧生成部ＶＧＥＮは、高電圧および負電圧を生成する複数のポンプ回路を有している。生成される高電圧は、図５に示すワード線ドライバＷＬＤＲＶ、リファレンスワード線ドライバＲＷＬＤＲＶ、情報記憶部ＩＮＦＭ、リアルカラムデコーダＹＤＥＣおよびリファレンスカラムデコーダＲＹＤＥＣに供給される。生成される負電圧は、ワード線ドライバＷＬＤＲＶ、リファレンスワード線ドライバＲＷＬＤＲＶおよび情報記憶部ＩＮＦＭに供給される。電圧生成部ＶＧＥＮは、ステートデコーダＳＴＤＥＣからの電圧設定信号ＶＳＥＴに応じて、生成する電圧の値を決める。なお、試験モード中、電圧生成部ＶＧＥＮが生成する電圧の値は、電圧調整信号ＶＡＤＪに応じて微調整可能である。

基準電圧生成部ＳＴＤＶＧＥＮは、試験モード中に動作し、リファレンスメモリセルＲＭＣのセルトランジスタの閾値電圧を確認するために使用される基準電圧ＶＸＲＥＦを生成する。基準電圧ＶＸＲＥＦの値は、電圧設定信号Ｖ１を受けるときと、電圧設定信号Ｖ２を受けるときとで異なる。

リアルメモリセルアレイＡＲＹは、半導体メモリＭＥＭが搭載されるシステムＳＹＳ（図３５）で使用するデータおよびプログラムの少なくともいずれかを記憶する複数の不揮発性のリアルメモリセルＭＣ（図６）を有している。リファレンスメモリセルアレイＲＡＲＹは、リアルメモリセルＭＣが記憶しているデータの論理を判定するときにアクセスされる複数の不揮発性のリファレンスメモリセルＲＭＣ（図７）を有している。リアルメモリセルアレイＡＲＹ、リファレンスメモリセルアレイＲＡＲＹ、リアルロウデコーダＸＤＥＣ、リアルカラムデコーダＹＤＥＣ、リファレンスカラムデコーダＲＹＤＥＣの例は、図５から図７に示す。

情報記憶部ＩＮＦＭは、複数の不揮発性の選択メモリセルＳＭＣ（図９）を有している。情報記憶部ＩＮＦＭは、選択メモリセルＳＭＣに記憶されている論理を示す複数ビットのリファレンス選択情報ＲＥＦＳＥＬをリファレンスカラムデコーダＲＹＤＥＣに出力する。選択メモリセルＳＭＣに保持される論理は、試験モード中に書き込まれる。選択メモリセルＳＭＣに保持されている論理は、半導体メモリＭＥＭのパワーオン時の初期化シーケンスにおいて読み出され、リファレンス選択情報ＲＥＦＳＥＬとして出力される。情報記憶部ＩＮＦＭの例は、図９に示す。例えば、情報記憶部ＩＮＦＭは、リファレンスメモリセルＲＭＣのいずれかである選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部として動作する。

センスアンプＳＡは、通常動作モード中に、グローバルビット線ＧＢＬからリアルメモリセルＭＣに流れる電流を、リファレンスグローバルビット線ＲＧＢＬからリファレンスメモリセルＲＭＣに流れる電流と比較する。通常動作モードは、半導体メモリＭＥＭが搭載されるシステムがリアルメモリセルアレイＡＲＹをアクセスする動作モードである。そして、センスアンプＳＡは、例えば、リアルメモリセルＭＣに保持されている論理（閾値電圧）を判定し、読み出しデータＤＯＵＴとして出力する。実際には、図８に示すように、センスアンプＳＡは、グローバルビット線ＧＢＬを流れる電流に応じて生成される読み出し電圧ＶＲＤを、リファレンスグローバルビット線ＲＧＢＬに流れる電流に応じて生成されるリファレンス電圧ＶＲＥＦと比較する。

センスアンプＳＡは、試験動作モード中に、リファレンスグローバルビット線ＲＧＢＬからリファレンスメモリセルＲＭＣに流れる電流に応じて生成されるリファレンス電圧ＶＲＥＦを、基準電圧ＶＸＲＥＦと比較する。そして、センスアンプＳＡは、リファレンスメモリセルＲＭＣのセルトランジスタの閾値電圧を判定し、判定結果を読み出しデータＤＯＵＴとして出力する。読み出しデータＤＯＵＴは、試験モード中にステートレジスタＳＴＲＥＧに供給される。

図５は、図４に示したリアルメモリセルアレイＡＲＹおよびリファレンスメモリセルアレイＲＡＲＹのレイアウトの例を示している。リアルメモリセルアレイＡＲＹは、図５の縦方向に配列された複数のセクタＳＥＣ（ＳＥＣ０−ＳＥＣ１５）を有している。なお、セクタＳＥＣの数は、１６個に限定されない。セクタＳＥＣ０−ＳＥＣ１５は、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３１毎に、共通のリアルグローバルビット線ＧＢＬ（ＧＢＬ０−ＧＢＬ３１）を介してセンスアンプＳＡに接続されている。

リアルメモリセルアレイＡＲＹにおける図５の上側には、リアルカラムデコーダＹＤＥＣが配置されている。リアルカラムデコーダＹＤＥＣは、例えば、アドレス信号ＡＤの下位ビットであるカラムアドレス信号をデコードし、カラム選択信号ＹＤ（図７）を出力する。なお、リアルカラムデコーダＹＤＥＣは、リアルメモリセルアレイＡＲＹとセンスアンプＳＡの間に配置されてもよい。

図５の例においてリアルロウデコーダＸＤＥＣは、リアルワード線デコーダＸＤＥＣＷＬとリアルソース線デコーダＸＤＥＣＳＬを有している。リアルメモリセルアレイＡＲＹにおける図５の左側には、リアルソース線デコーダＸＤＥＣＳＬおよびリアルソース線ドライバＳＬＤＲＶが配置されている。リアルメモリセルアレイＡＲＹにおける図５の右側には、リアルワード線デコーダＸＤＥＣＷＬおよびリアルワード線ドライバＷＬＤＲＶが配置されている。リアルソース線ドライバＳＬＤＲＶおよびリアルワード線ドライバＷＬＤＲＶは、リアルソース線デコーダＸＤＥＣＳＬおよびリアルワード線デコーダＸＤＥＣＷＬによるロウアドレス信号のデコード結果にそれぞれ応じて駆動される。例えば、ロウアドレス信号は、図４に示したアドレス信号ＡＤの上位ビットである。

リファレンスメモリセルアレイＲＡＲＹは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３１毎に、リファレンスグローバルビット線ＲＧＢＬ（ＲＧＢＬ０−ＲＧＢＬ３１）を介してセンスアンプＳＡに接続されている。リファレンスメモリセルアレイＲＡＲＹにおける図５の下側には、リファレンスカラムデコーダＲＹＤＥＣが配置されている。リファレンスカラムデコーダＲＹＤＥＣは、カラムアドレス信号または情報記憶部ＩＮＦＭからのリファレンス選択情報ＲＥＦＳＥＬに応じて、リファレンスカラム選択信号ＲＹＤ（図７）を出力する。なお、リファレンスカラムデコーダＲＹＤＥＣは、リファレンスモリセルアレイＲＡＲＹとセンスアンプＳＡの間に配置されてもよい。

例えば、リファレンスカラムデコーダＲＹＤＥＣは、リアルメモリセルＭＣがアクセスされるときに、情報記憶部ＩＮＦＭに記憶されている情報に応じて選択リファレンスメモリセルＲＭＣに対応する１つのカラム選択信号ＲＹＤを出力するデコード部として動作する。また、例えば、リファレンスカラムデコーダＲＹＤＥＣは、リファレンスセルトランジスタＲＣＴの閾値電圧を設定するときに、複数のリファレンスメモリセルＲＭＣにそれぞれ対応する複数の選択信号ＲＹＤを出力するデコード部として動作する。

リファレンスメモリセルアレイＲＡＲＹにおける図５の左側には、リファレンスソース線ドライバＲＳＬＤＲＶが配置されている。リファレンスメモリセルアレイＲＡＲＹにおける図５の右側には、リファレンスワード線ドライバＲＷＬＤＲＶが配置されている。リファレンスソース線ドライバＲＳＬＤＲＶおよびリファレンスワード線ドライバＲＷＬＤＲＶは、図４に示したステートデコーダＳＴＤＥＣからの制御信号に応じて駆動される。

図５では、センスアンプＳＡは、リアルメモリセルアレイＡＲＹおよびリファレンスメモリセルアレイＲＡＲＹの間に配置され、リファレンスメモリセルアレイＲＡＲＹは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３１に対応して設けられている。すなわち、３２本のリファレンスグローバルビット線ＲＧＢＬ０−ＲＧＢＬ３２が配線されている。しかしながら、例えば、リアルメモリセルアレイＡＲＹおよびリファレンスメモリセルアレイＲＡＲＹは、図５の縦方向に互いに隣接して配置され、センスアンプＳＡは、リファレンスメモリセルアレイＲＡＲＹの下側に配置されてもよい。また、リファレンスメモリセルアレイＲＡＲＹは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３１に共通に設けられてもよい。すなわち、１本のリファレンスグローバルビット線ＲＧＢＬを３２個のセンスアンプＳＡに共通に接続してもよい。

図６は、図５に示したリアルメモリセルアレイＡＲＹの例を示している。例えば、図６は、図５に示したセクタＳＥＣの１つにおいて、１つのデータ端子Ｉ／Ｏに対応する領域を示している。リアルメモリセルアレイＡＲＹは、マトリックス状に配置される複数のリアルメモリセルＭＣ（リアルセルトランジスタＣＴ）を有している。リアルメモリセルＭＣは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートおよびコントロールゲートを有している。なお、リアルメモリセルＭＣは、フローティングゲートの代わりに、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。

図６の横方向に並ぶリアルメモリセルＭＣの列は、コントロールゲートをリアルワード線ＷＬ（ＷＬ０−ＷＬ２５５）のいずれかに接続している。図６の縦方向に並ぶリアルメモリセルＭＣの列は、ドレインをリアルビット線ＢＬ（ＢＬ０−ＢＬ１５のいずれか）に接続し、ソースを共通のソース線ＳＬに接続している。なお、リアルワード線ＷＬの数は２５６本に限定されず、リアルビット線ＢＬの数は１６本に限定されない。

リアルワード線ドライバＷＬＲＶは、リアルロウデコーダＸＤＥＣから出力されるロウデコード信号Ｘ０−Ｘ２５５に応じて、リアルワード線ＷＬ０−ＷＬ２５５を駆動する。リアルソース線ドライバＳＬＤＲＶは、リアルロウデコーダＸＤＥＣから出力されるロウデコード信号ＸＡに応じてソース線ＳＬを駆動する。ロウデコード信号ＸＡは、セクタＳＥＣを選択するためのロウアドレス信号（セクタアドレス信号）の論理を用いて生成される。

リアルビット線ＢＬ０−ＢＬ１５は、カラムスイッチＣＳＷおよびセクタスイッチＳＳＷを介してグローバルビット線ＧＢＬに接続されている。例えば、カラムスイッチＣＳＷおよびセクタスイッチＳＳＷは、ｎＭＯＳトランジスタである。カラムスイッチＣＳＷは、リアルカラムデコーダＹＤＥＣにより生成されるカラム選択信号ＹＤ（ＹＤ０−ＹＤ１５）をゲートで受けて動作する。カラム選択信号ＹＤ０−ＹＤ１５の１つは、カラムアドレス信号の論理に応じてハイレベルに設定される。カラム選択信号ＹＤ０−ＹＤ１５は、データ端子Ｉ／Ｏ０−Ｉ／Ｏ１５にそれぞれ対応する領域に共通の信号である。

セクタスイッチＳＳＷは、リアルロウデコーダＸＤＥＣにより生成されるセクタ選択信号ＳＥＣＹをゲートで受けて動作する。セクタ選択信号ＳＥＣＹは、図５に示したセクタＳＥＣ０−ＳＥＣ１５毎に生成され、ロウアドレス信号（セクタアドレス信号）の論理に応じてハイレベルに設定される。セクタ選択信号ＳＥＣＹは、データ端子Ｉ／Ｏ０−Ｉ／Ｏ１５にそれぞれ対応する領域に共通の信号である。

図７は、図５に示したリファレンスメモリセルアレイＲＡＲＹの例を示している。例えば、図７は、１つのデータ端子Ｉ／Ｏに対応する領域を示している。リファレンスメモリセルアレイＲＡＲＹは、マトリックス状に配置される複数のリファレンスメモリセルＲＭＣを有している。リファレンスメモリセルＲＭＣは、リアルメモリセルＭＣと同じ構造を有しており、リファレンスセルトランジスタＲＣＴを有している。なお、リファレンスメモリセルＲＭＣは、フローティングゲートの代わりに、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。

リファレンスメモリセルアレイＲＡＲＹの素子および配線のレイアウトは、リファレンスワード線ＲＷＬ（ＲＷＬ０−ＲＷＬ３）の数が、リアルワード線ＷＬの数より少ないことを除き、リアルメモリセルアレイＡＲＹのレイアウトを同じである。すなわち、リファレンスワード線ＲＷＬは、図７の横方向に並ぶリファレンスメモリセルＲＭＣの列毎にリファレンスセルトランジスタＲＣＴのコントロールゲートに接続されている。

図７の縦方向に並ぶリファレンスメモリセルＲＭＣは、ドレインをリファレンスビット線ＲＢＬ（ＲＢＬ０−ＲＢＬ１５のいずれか）に接続し、ソースを共通のリファレンスソース線ＲＳＬに接続している。リファレンスビット線ＲＢＬ０−ＲＢＬ１５は、リファレンスカラムスイッチＲＣＳＷおよびリファレンスセクタスイッチＲＳＳＷを介してリファレンスグローバルビット線ＲＧＢＬに接続されている。例えば、リファレンスカラムスイッチＲＣＳＷおよびリファレンスセクタスイッチＲＳＳＷは、ｎＭＯＳトランジスタである。リファレンスカラムスイッチＲＣＳＷは、各リファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５を受けてオンするスイッチ回路として動作する。

例えば、１６個のリファレンスカラムスイッチＲＣＳＷおよびリファレンスセクタスイッチＲＳＳＷは、リファレンスメモリセルＲＭＣのリファレンスセルトランジスタＲＣＴのドレインを、リファレンスグローバルビット線ＲＧＢＬに接続する接続部として動作する。なお、リファレンスセクタスイッチＲＳＳＷは形成されなくてもよい。

リファレンスカラムスイッチＲＣＳＷは、リファレンスカラムデコーダＲＹＤＥＣにより生成されるリファレンスカラム選択信号ＲＹＤ（ＲＹＤ０−ＲＹＤ１５）をゲートで受けて動作する。リファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５の１つは、図４に示した情報記憶部ＩＮＦＭから出力されるリファレンス選択情報ＲＥＦＳＥＬの論理に応じてハイレベルに設定される。

リファレンスセクタスイッチＲＳＳＷは、リファレンスメモリセルアレイＲＡＲＹがアクセスされるときに、リファレンスセクタ選択信号ＲＳＥＣＹのハイレベルをゲートで受けてオンする。リファレンスセクタ選択信号ＲＳＥＣＹは、図４に示したステートデコーダＳＴＤＥＣにより生成される。なお、リファレンスセクタ選択信号ＲＳＥＣＹは、常にハイレベルに設定されてもよい。このとき、リファレンスセクタスイッチＲＳＳＷは、ダミー素子として機能する。

この実施形態では、リファレンスビット線ＲＢＬとリファレンスグローバルビット線ＲＧＢＬとの間に配置される素子数は、リアルビット線ＢＬとリアルグローバルビット線ＧＢＬとの間に配置される素子数と同じである。これにより、リファレンスビット線ＲＢＬおよびリファレンスグローバルビット線ＲＧＢＬに接続される負荷を、リアルビット線ＢＬおよびリアルグローバルビット線ＧＢＬに接続される負荷と等しくできる。すなわち、リファレンスメモリセルＲＭＣの動作特性を、リアルメモリセルＭＣの動作特性と等しくできる。なお、リファレンスビット線ＲＢＬの負荷をリアルビット線ＢＬの負荷と等しくするために、負荷容量がリファレンスビット線ＲＢＬに接続されてもよい。

リファレンスワード線ドライバＲＷＬＲＶは、図４に示したステートデコーダＳＴＤＥＣから出力されるワード制御信号ＲＸ（ＲＸ０−ＲＸ３）に応じて、リファレンスワード線ＲＷＬ０−ＲＷＬ３を駆動する。リファレンスワード線ドライバＲＷＬＲＶは、図４に示した電圧生成部ＶＧＥＮから供給される電圧を用いてリファレンスワード線ＲＷＬ０−ＲＷＬ３を駆動する。ワード制御信号ＲＸ０は、書き戻し動作に使用するリファレンスメモリセルＲＭＣをアクセスするときに生成される。ワード制御信号ＲＸ１は、消去動作に使用するリファレンスメモリセルＲＭＣをアクセスするときに生成される。ワード制御信号ＲＸ２は、読み出し動作に使用するリファレンスメモリセルＲＭＣをアクセスするときに生成される。ワード制御信号ＲＸ３は、書き込み動作に使用するリファレンスメモリセルＲＭＣがアクセスされるときに生成される。この実施形態ではステートデコーダＳＴＤＥＣがリファレンスロウデコーダの機能を有しているが、別の実施形態として、リアルメモリセルアレイＡＲＹと同様に、リファレンスロウデコーダを設け、これにリファレンスソース線ドライバＲＳＬＤＲＶおよびリファレンスワード線ドライバＲＷＬＤＲＶを駆動させてもよい。

リファレンスソース線ドライバＲＳＬＤＲＶは、図４に示したステートデコーダＳＴＤＥＣから出力されるワード制御信号ＲＸＡに応じてソース線ＳＬを駆動する。例えば、ワード制御信号ＲＸＡは、ワード線制御信号ＲＸ０−ＲＸ３のオア論理により生成され、リファレンスメモリセルアレイＲＡＲＹがアクセスされるときに生成される。

この実施形態では、リファレンスワード線ＲＷＬ０に接続される１６個のリファレンスメモリセルＲＭＣのうち、丸印を付けたリファレンスメモリセルＲＭＣが、書き戻し動作でのベリファイ動作（書き戻しベリファイ動作）に使用される。リファレンスワード線ＲＷＬ１に接続される１６個のリファレンスメモリセルＲＭＣのうち、丸印を付けたリファレンスメモリセルＲＭＣが、消去動作でのベリファイ動作（消去ベリファイ動作）に使用される。

リファレンスワード線ＲＷＬ２に接続される１６個のリファレンスメモリセルＲＭＣのうち、丸印を付けたリファレンスメモリセルＲＭＣが読み出し動作に使用される。リファレンスワード線ＲＷＬ３に接続される１６個のリファレンスメモリセルＲＭＣのうち、丸印を付けたリファレンスメモリセルＲＭＣが書き込み動作でのベリファイ動作（書き込みベリファイ動作）に使用される。すなわち、丸印を付けたリファレンスメモリセルＲＭＣは、リアルメモリセルＭＣがアクセスされるときにセンスアンプＳＡに接続される選択リファレンスメモリセルである。丸印を付けたリファレンスメモリセルＲＭＣ以外のリファレンスメモリセルＲＭＣは、アクセスされないダミーメモリセルとして配置される。

図７の黒丸は、他の図と同様に、配線と拡散層との間のコンタクトが形成され、または配線間を接続するコンタクトが形成されることを示している。図７の白丸は、配線と拡散層との間のコンタクトまたは配線間を接続するコンタクトが形成されないことを示している。すなわち、白丸に接続されるリファレンスメモリセルＲＭＣのソースおよびドレインは、配線に接続されることなくオープン状態に設定されている。これにより、丸印を付けたリファレンスメモリセルＲＭＣがアクセスされるときに、ダミーメモリセルを介してリファレンスビット線ＲＢＬにリーク電流が流れることを防止できる。この結果、丸印で囲ったリファレンスメモリセルＲＭＣのセルトランジスタの閾値電圧を所望の値に正しく設定できる。

図８は、図４に示した基準電圧生成部ＳＴＤＶＧＥＮおよびセンスアンプＳＡの例を示している。基準電圧生成部ＳＴＤＶＧＥＮは、レジスタＲＥＧおよびデジタルアナログコンバータＤＡＣを有している。電圧設定信号Ｖ１またはＶ２は、コマンドデコーダＣＤＥＣおよびステートデコーダＳＴＤＥＣがデータ信号ＤＩＮをデコードすることによって設定される。レジスタＲＥＧは、ステートデコーダＳＴＤＥＣから供給される電圧設定信号Ｖ１またはＶ２の論理を記憶し、記憶している論理に対応するレジスタ信号ＲＥＧＩＮを出力する。

デジタルアナログコンバータＤＡＣは、レジスタ信号ＲＥＧＩＮの論理に応じて電圧を生成し、生成した電圧を基準電圧ＶＸＲＥＦとして出力する。基準電圧ＶＸＲＥＦは、リファレンスセルトランジスタＲＣＴに設定された閾値電圧を確認するために使用される。例えば、デジタルアナログコンバータＤＡＣは、内部電源線ＶＤ３と接地線ＶＳＳの間に直列に配置された複数の抵抗と、隣接する抵抗の間から生成される分圧電圧を選択するセレクタとを有している。

内部電源線ＶＤ３に供給される内部電圧ＶＤ３は、電源電圧ＶＤＤの変動に追従しない一定の電圧であり、例えば電源電圧ＶＤＤを用いて半導体メモリＭＥＭの内部で生成される一定の電圧である。あるいは、半導体メモリが多電源デバイスである場合には、電源電圧ＶＤＤとは別の電源電圧であってもよい。そして、デジタルアナログコンバータＤＡＣは、レジスタ信号ＲＥＧＩＮの論理に応じて分圧電圧のいずれか選択し、基準電圧ＶＸＲＥＦとして出力する。このように、基準電圧生成部ＳＴＤＶＧＥＮは、試験モード中に、データ信号ＤＩＮの論理に応じて基準電圧ＶＸＲＥＦを生成する。基準電圧ＶＸＲＥＦが基準電圧生成部ＳＴＤＶＧＥＮにより生成されるため、半導体メモリＭＥＭは、試験モード中に外部から基準電圧ＶＸＲＥＦを受けなくてよい。このため、半導体メモリＭＥＭ単独で、リファレンスセルトランジスタＲＣＴの閾値電圧を確認できる。すなわち、リファレンスメモリセルＲＭＣを選択するための試験を自動的に実行できる。

センスアンプＳＡは、電圧生成部ＶＧＥＮ１、ＶＧＥＮ２、スイッチＳＡＳＷおよびコンパレータＣＭＰを有している。なお、電圧生成部ＶＧＥＮ１、ＶＧＥＮ２およびスイッチＳＡＳＷは、センスアンプＳＡの外部に形成されてもよい。電圧生成部ＶＧＥＮ１は、電源線ＶＤＤとグローバルビット線ＧＢＬの間に直列に配置されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ｐＭＯＳトランジスタは、トランジスタ記号に斜線を付加している。電圧生成部ＶＧＥＮ１は、ロウレベルのセンスアンプイネーブル信号ＥＮＳＡＢおよびハイレベルのセンスアンプイネーブル信号ＥＮＳＡを受けているときに、グローバルビット線ＧＢＬに流れる電流に応じて読み出し電圧ＶＲＤを生成する。センスアンプイネーブル信号ＥＮＳＡＢ、ＥＮＳＡは、読み出し動作時およびベリファイ動作時に、図４に示したステートデコーダＳＴＤＥＣにより生成される。

電圧生成部ＶＧＥＮ２は、電圧生成部ＶＧＥＮ１と同じ回路である。電圧生成部ＶＧＥＮ２は、ロウレベルのセンスアンプイネーブル信号ＥＮＳＡＢおよびハイレベルのセンスアンプイネーブル信号ＥＮＳＡを受けているときに、リファレンスグローバルビット線ＲＧＢＬに流れる電流に応じてリファレンス電圧ＶＲＥＦを生成する。

スイッチＳＡＳＷは、リファレンス設定信号ＲＥＦＳＥＴが有効レベルのとき、基準電圧線ＶＸＲＥＦをコンパレータＣＭＰに接続し、リファレンス設定信号ＲＥＦＳＥＴが無効レベルのとき、読み出し電圧線ＶＲＤをコンパレータＣＭＰに接続する。リファレンス設定信号ＲＥＦＳＥＴは、図４に示したコマンドデコーダＣＤＥＣから出力され、リファレンスメモリセルＲＭＣの閾値電圧を設定する試験モード中に有効レベルに設定される。

例えば、スイッチＳＡＳＷは、リアルメモリセルＭＣがアクセスされるときに、リアルセルトランジスタＣＴのドレインをコンパレータＣＭＰに接続し、リファレンスセルトランジスタＲＣＴに設定された閾値電圧を確認するときに、基準電圧線ＶＸＲＥＦをコンパレータＣＭＰに接続する切り替えスイッチとして動作する。スイッチＳＡＳＷの形成により、コンパレータＣＭＰを通常動作モードと試験モードの両方で使用でき、センスアンプＳＡの回路規模を小さくできる。さらに、通常動作モードと試験モードの両方で使用するリファレンスメモリセルＲＭＣは、スイッチを介することなくコンパレータＣＭＰに直接接続されるため、スイッチの数を最小限にできる。

コンパレータＣＭＰは、イネーブル信号ＥＮが有効レベルのときに動作し、一対の入力端子で受ける電圧の差に応じて読み出しデータ線ＤＯＵＴをハイレベルまたはロウレベルに設定する。例えば、イネーブル信号ＥＮは、読み出し動作時およびベリファイ動作時に、図４に示したステートデコーダＳＴＤＥＣにより生成される。例えば、コンパレータＣＭＰは、リアルメモリセルＭＣがアクセスされるときに、リアルメモリセルＭＣに流れる電流値を選択リファレンスメモリセルＲＭＣに流れる電流値と比較し、リアルメモリセルＭＣに保持されているデータの論理を判定する読み出し部として動作する。

図８に示したセンスアンプＳＡは、図５に示したように、データ端子Ｉ／Ｏ０−Ｉ／Ｏ３１にそれぞれ対応して形成される。なお、リファレンスメモリセルアレイＲＡＲＹがデータ端子Ｉ／Ｏ０−Ｉ／Ｏ３１に共通に形成されるとき、電圧生成部ＶＧＥＮ２は、複数のセンスアンプＳＡに共通に形成される。

図９は、図４に示した情報記憶部ＩＮＦＭの例を示している。情報記憶部ＩＮＦＭは、８ビットのリファレンス選択情報ＲＥＦＳＥＬ０−ＲＥＦＳＥＬ７を出力する８つの記憶回路ＲＩＮＦ（ＲＩＮＦ０−ＲＩＮＦ７）を有している。記憶回路ＲＩＮＦ０−ＲＩＮＦ７は、互いに同じ回路であるため、記憶回路ＲＩＮＦ０について説明する。

記憶回路ＲＩＮＦ０は、電圧生成部ＶＧＥＮ３、選択メモリセルＳＭＣ、コンパレータＣＭＰおよびラッチ回路ＬＴを有している。電圧生成部ＶＧＥＮ３は、電源線ＶＤＤと選択メモリセルＳＭＣのドレインＲＩＮＦＤＲＮ０との間に直列に接続されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。また選択メモリセルＳＭＣのソースは、ソース線ＲＩＮＦＳＬに接続される。選択メモリセルＳＭＣは、リアルメモリセルおよびリファレンスメモリセルと同様にセルトランジスタＳＣＴを有しており、選択リファレンスメモリセルＲＭＣを示す情報が書き込まれる不揮発性メモリとして動作する。なお、選択メモリセルＳＭＣの代わりにヒューズが配置されてもよい。

電圧生成部ＶＧＥＮ３は、ロウレベルのイネーブル信号ＥＮＲＩＮＦＢおよびハイレベルのイネーブル信号ＥＮＲＩＮＦを受けているときに、選択メモリセルＳＭＣのドレインＲＩＮＦＤＲＮ０からソース線ＲＩＮＦＳＬに流れる電流に応じて読み出し電圧ＶＲＩＮＦを生成する。このとき、セルトランジスタＳＣＴのコントロールゲートに接続されるワード線ＲＩＮＦＷＬは、リアルメモリセルＭＣの読み出し動作時のリアルワード線ＷＬと同じ電圧に設定される。読み出し電圧ＶＲＩＮＦは、セルトランジスタＳＣＴにデータが書き込まれ（論理０）、閾値電圧が高いときに高くなり、セルトランジスタＳＣＴからデータが消去され（論理１）、閾値電圧が低いときに低くなる。

イネーブル信号ＥＮＲＩＮＦＢ、ＥＮＲＩＮＦは、半導体メモリＭＥＭに電源電圧ＶＤＤの供給が開始されるときに、すなわち、パワーオン時に、図４に示したステートデコーダＳＴＤＥＣにより生成される。なお、イネーブル信号ＥＮＲＩＮＦＢ、ＥＮＲＩＮＦは、半導体メモリＭＥＭに形成されるパワーオンリセット回路により生成されてもよい。

コンパレータＣＭＰは、イネーブル信号ＥＮＲＩＮＦがハイレベルの期間に動作する。コンパレータＣＭＰは、読み出し電圧ＶＲＩＮＦが基準電圧ＶＲＥＦＩＮＦより高いときにロウレベルを出力し、読み出し電圧ＶＲＩＮＦが基準電圧ＶＲＥＦＩＮＦより低いときにハイレベルを出力する。基準電圧ＶＲＥＦＩＮＦは、論理０が書き込まれたセルトランジスタＳＣＴにより生成される読み出し電圧ＶＲＩＮＦと、論理１に消去されたセルトランジスタＳＣＴにより生成される読み出し電圧ＶＲＩＮＦの中間の値に設定される。例えば、基準電圧ＶＲＥＦＩＮＦは、図４に示した電圧生成部ＶＧＥＮにより生成される。例えば、電圧生成部ＶＧＥＮ３およびコンパレータＣＭＰは、半導体メモリＭＥＭのパワーオンに応答して、選択メモリセルＳＭＣから情報を読み出す読み出し回路として動作する。

ラッチ回路ＬＴは、イネーブル信号ＥＮＲＩＮＦの立ち下がりエッジに同期してコンパレータＣＭＰから出力される論理レベルをラッチし、リファレンス選択情報ＲＥＦＳＥＬ０として出力する。リファレンス選択情報ＲＥＦＳＥＬ０は、セルトランジスタＳＣＴにデータが書き込まれているとき（論理０）、ロウレベルに設定され、セルトランジスタＳＣＴからデータが消去されているとき（論理１）、ハイレベルに設定される。他のリファレンス選択情報ＲＥＦＳＥＬ１−７のレベルも同様に設定される。

セルトランジスタＳＣＴのデータは、他のメモリセルＭＣ、ＲＭＣと同様に、ワード線ＲＩＮＦＷＬおよびドレインＲＩＮＦＤＲＮがハイレベルに設定され、ソース線ＲＩＮＦＳＬがロウレベルに設定されるときにプログラムされる。他のメモリセルＭＣ、ＲＭＣと同様に、ワード線ＲＩＮＦＷＬが負電圧に設定され、基板がハイレベルに設定され、ドレインＲＩＮＦＤＲＮおよびソース線ＲＩＮＦＳＬがフローティング状態に設定されるときに、セルトランジスタＳＣＴのデータは消去される。セルトランジスタＳＣＴは、試験モード中に、試験結果に応じてプログラム状態（論理０）または消去状態（論理１）に設定される。ドレインＲＩＮＦＤＲＮ（ＲＩＮＦＤＲＮ０−ＲＩＮＦＤＲＮ７）、ワード線ＲＩＮＦＷＬ、ソース線ＲＩＮＦＳＬおよび基板の電圧は、図４に示したステートデコーダＳＴＤＥＣにより生成される。

この実施形態では、選択リファレンスメモリセルＲＭＣを示す情報が、製造工程において不揮発性の選択メモリセルＳＭＣに予め記憶される。選択リファレンスメモリセルＲＭＣを示すリファレンス選択情報ＲＥＦＳＥＬ０−７の論理は、半導体メモリＭＥＭのパワーオン時に決定され、パワーオン中に維持される。リファレンスメモリセルＲＭＣがアクセスされる毎に、リファレンス選択情報ＲＥＦＳＥＬ０−７の論理を生成する必要はない。したがって、リファレンスメモリセルＲＭＣのアクセス制御を簡易にでき、消費電力を小さくできる。

図１０から図１３は、図４に示したリファレンスカラムデコーダＲＹＤＥＣの例を示している。図１０は、書き戻しベリファイ動作ＲＥＰＧＭＶで使用するリファレンスメモリセルＲＭＣを選択するためのリファレンスカラム選択信号ＲＹＤ０、ＲＹＤ４、ＲＹＤ８、ＲＹＤ１２を生成するための論理を示している。すなわち、図１０の回路は、図７に示したリファレンスワード線ＲＷＬ０に接続されるリファレンスメモリセルＲＭＣがアクセスされるときに使用される。図１１は、消去ベリファイ動作ＥＲＳＶで使用するリファレンスメモリセルＲＭＣを選択するためのリファレンスカラム選択信号ＲＹＤ１、ＲＹＤ５、ＲＹＤ９、ＲＹＤ１３を生成するための論理を示している。すなわち、図１１の回路は、図７に示したリファレンスワード線ＲＷＬ１に接続されるリファレンスメモリセルＲＭＣがアクセスされるときに使用される。

図１２は、読み出し動作ＲＤで使用するリファレンスメモリセルＲＭＣを選択するためのリファレンスカラム選択信号ＲＹＤ２、ＲＹＤ６、ＲＹＤ１０、ＲＹＤ１４を生成するための論理を示している。すなわち、図１２の回路は、図７に示したリファレンスワード線ＲＷＬ２に接続されるリファレンスメモリセルＲＭＣがアクセスされるときに使用される。図１３は、書き込みベリファイ動作ＰＧＭＶで使用するリファレンスメモリセルＲＭＣを選択するためのリファレンスカラム選択信号ＲＹＤ３、ＲＹＤ７、ＲＹＤ１１、ＲＹＤ１５を生成するための論理を示している。すなわち、図１３の回路は、図７に示したリファレンスワード線ＲＷＬ３に接続されるリファレンスメモリセルＲＭＣがアクセスされるときに使用される。

図１０おいて、最終段であるオア回路ＯＲの入力に接続されるＮＡＮＤゲートＮ１は、通常動作モードにおける書き戻しベリファイ動作ＲＥＰＧＭＶ時に図８に示したリファレンス電圧ＶＲＥＦを生成するために使用される。ステートデコーダＳＴＤＥＣは、書き戻しベリファイ動作ＲＥＰＧＭＶ時に、ハイレベルのリファレンスイネーブル信号ＥＮＲＥＦおよびハイレベルの書き戻しベリファイ信号ＲＥＰＧＭＶＳを出力する。

通常動作モードでは、情報記憶部ＩＮＦＭから最適な閾値電圧を有するリファレンスメモリセルＲＭＣを示すリファレンス選択情報ＲＥＦＳＥＬ０−ＲＥＦＳＥＬ７が出力される。例えば、リファレンスカラム選択信号ＲＹＤ０に対応するリファレンスメモリセルＲＭＣの閾値電圧が最適なとき、図１０において、論理”００”を有するリファレンス選択情報ＲＥＦＳＥＬ０−１が出力される。そして、リファレンスカラム選択信号ＲＹＤ０に対応するＮＡＮＤゲートＮ１が有効になり、リファレンスカラム選択信号ＲＹＤ１−ＲＹＤ３に対応するＮＡＮＤゲートＮ１は無効になる。リファレンスイネーブル信号ＥＮＲＥＦおよび書き戻しベリファイ信号ＰＲＥＰＧＭＶがハイレベルに活性化されるため、リファレンスカラム選択信号ＲＹＤ０はハイレベルに活性化される。これにより、リファレンスカラム選択信号ＲＹＤ０に対応するリファレンスメモリセルＲＭＣにセル電流が流れ、セル電流に応じて生成されるリファレンス電圧ＶＲＥＦを用いて書き戻しベリファイ動作が実行される。

図１１おいて、最終段であるオア回路ＯＲの入力に接続されるＮＡＮＤゲートＮ１は、通常動作モードにおける消去ベリファイ動作ＥＲＳＶ時にリファレンス電圧ＶＲＥＦを生成するために使用される。ステートデコーダＳＴＤＥＣは、消去ベリファイ動作ＥＲＳＶ時に、ハイレベルのリファレンスイネーブル信号ＥＮＲＥＦおよびハイレベルの消去ベリファイ信号ＥＲＳＶＳを出力する。

図１０と同様に、例えば、リファレンスカラム選択信号ＲＹＤ１に対応するリファレンスメモリセルＲＭＣの閾値電圧が最適なとき、図１１において、論理”００”を有するリファレンス選択情報ＲＥＦＳＥＬ２−３が出力される。そして、リファレンスカラム選択信号ＲＹＤ１に対応するリファレンスメモリセルＲＭＣに流れるセル電流に応じて、消去ベリファイ動作が実行される。

図１２おいて、最終段であるオア回路ＯＲの入力に接続されるＮＡＮＤゲートＮ１は、通常動作モードにおける読み出し動作ＲＤ時にリファレンス電圧ＶＲＥＦを生成するために使用される。ステートデコーダＳＴＤＥＣは、読み出し動作ＲＤ時に、ハイレベルのリファレンスイネーブル信号ＥＮＲＥＦおよびハイレベルの読み出し信号ＲＤＳを出力する。

図１０と同様に、例えば、リファレンスカラム選択信号ＲＹＤ２に対応するリファレンスメモリセルＲＭＣの閾値電圧が最適なとき、図１２において、論理”００”を有するリファレンス選択情報ＲＥＦＳＥＬ４−５が出力される。そして、リファレンスカラム選択信号ＲＹＤ２に対応するリファレンスメモリセルＲＭＣに流れるセル電流に応じて、読み出し動作が実行される。

図１３おいて、最終段であるオア回路ＯＲの入力に接続されるＮＡＮＤゲートＮ１は、通常動作モードにおける書き込みベリファイ動作ＰＧＭＶ時にリファレンス電圧ＶＲＥＦを生成するために使用される。ステートデコーダＳＴＤＥＣは、書き込みベリファイ動作ＰＧＭＶ時に、ハイレベルのリファレンスイネーブル信号ＥＮＲＥＦおよびハイレベルの書き込みベリファイ信号ＰＧＭＶＳを出力する。

図１０と同様に、例えば、リファレンスカラム選択信号ＲＹＤ３に対応するリファレンスメモリセルＲＭＣの閾値電圧が最適なとき、図１３において、論理”００”を有するリファレンス選択情報ＲＥＦＳＥＬ４−５が出力される。そして、リファレンスカラム選択信号ＲＹＤ３に対応するリファレンスメモリセルＲＭＣに流れるセル電流に応じて、書き込みベリファイ動作が実行される。

図１０から図１３において、最終段であるオア回路ＯＲの入力に接続されるＮＡＮＤゲートＮ２は、試験モードにおいて、リファレンス書き込み動作を実行するために使用される。リファレンス書き込み動作では、図１０から図１３に示すワード線制御信号ＲＸ０−ＲＸ３のいずれかと、リファレンス書き込み信号ＲＰＧＭがハイレベルに活性化され、パルス幅が互いに異なるパルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄが、ステートデコーダＳＴＤＥＣにより生成される。これにより、図１０から図１３の各々に示す４つのリファレンスカラム選択信号ＲＹＤ（例えば、図１０のＲＹＤ０、ＲＹＤ４、ＲＹＤ８、ＲＹＤ１２）が、互いに異なる期間ハイレベルに活性化される。

例えば、図１０では、図７のリファレンスワード線ＲＷＬ０に接続され、丸印を付けた４つのリファレンスメモリセルＲＭＣが同時にプログラムされ、互いに異なる閾値電圧に設定される。この後、リファレンス判定動作ＲＥＦＪＤＧ（図１８）において、最適な閾値電圧を有するリファレンスメモリセルＲＭＣが判定される。そして、判定結果に応じて、最適な閾値電圧を有するリファレンスメモリセルＲＭＣを示す情報が情報記憶部ＩＮＦＭに書き込まれる。

最終段であるオア回路ＯＲの入力に接続されるＮＡＮＤゲートＮ３は、試験モードにおいて、リファレンスメモリセルＲＭＣのベリファイ動作を実行するために使用される。試験モード中のベリファイ動作は、リファレンスメモリセルＲＭＣの閾値電圧を確認する動作であり、書き込みベリファイ動作、消去ベリファイ動作およびリファレンスメモリセルＲＭＣの閾値電圧を確認するためのリファレンス判定動作ＲＥＦＪＤＧを含む。

あるいは、ＮＡＮＤゲートＮ３は、試験モードにおいて、リファレンスメモリセルＲＭＣのソース、ドレイン間を流れる電流であるセル電流の測定動作で使用される。以降の説明では、ＮＡＮＤゲートＮ３が使用される試験モードを試験ベリファイモードとも称する。

試験ベリファイモードにおいて、図１０から図１３に示すリファレンスベリファイ信号ＲＥＦＶＦＹ（ＲＥＦＶＦＹ０−ＲＥＦＶＦＹ３）のいずれかは、リファレンスメモリセルＲＭＣのベリファイ動作が実行されるときにハイレベルに活性化される。試験ベリファイモードにおいて、図１０から図１３に示す測定信号ＲＥＦＭＥＡＳ０−ＲＥＦＭＥＡＳ３のいずれかは、リファレンスメモリセルＲＭＣのセル電流が測定されるときにハイレベルに活性化される。

リファレンスベリファイ信号ＲＥＦＶＦＹ０−ＲＥＦＶＦＹ３および測定信号ＲＥＦＭＥＡＳ０−ＲＥＦＭＥＡＳ３は、カラムアドレス信号の最下位の２ビットＣＡＤ１−ＣＡＤ０の論理を含んでいる。４ビットのカラムアドレス信号ＣＡＤ３−ＣＡＤ０は、図７に示したリファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５の１つをハイレベルに活性化するために、図４に示したステートデコーダＳＴＤＥＣにより生成される。カラムアドレス信号ＣＡＤ３−ＣＡＤ０の値（２進数で”００００”−”１１１１”）は、活性化されるリファレンスカラム選択信号ＲＹＤの番号を示す。すなわち、リファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５の１つがハイレベルに活性化され、リファレンスメモリセルＲＭＣの１つのベリファイ動作が実行される。

図１０から図１３に示したＮＡＮＤゲートＮ１は、センスアンプＳＡのコンパレータＣＭＰが動作するときに、リファレンスカラムスイッチＲＣＳＷのいずれかをオンさせるために、情報記憶部ＩＮＦＭに記憶されている情報に応じてリファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５の１つを活性化するための第１選択信号を出力する第１デコーダとして動作する。図１０から図１３に示したＮＡＮＤゲートＮ２は、リファレンスセルトランジスタＲＣＴの閾値電圧を設定するときに、複数のリファレンスカラムスイッチＲＣＳＷをオンさせるために、パルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄに応じてパルス幅が互いに異なる複数の第２選択信号を出力する第２デコーダとして動作する。

図１０から図１３に示したＮＡＮＤゲートＮ３は、リファレンスセルトランジスタＲＣＴに設定された閾値電圧を確認するときに、複数のリファレンスカラムスイッチＲＣＳＷのいずれかをオンさせるため、リファレンスメモリセルＲＭＣを示すカラムアドレス信号に応じてリファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５の１つを活性化するための第３選択信号の１つを出力する第３デコーダとして動作する。このように、デコード動作を実行するＮＡＮＤゲートＮ１、Ｎ２、Ｎ３を動作の種類毎に形成することで、リファレンスカラムデコーダＲＹＤＥＣの論理を分かりやすく形成でき、論理設計を容易にできる。

図１４は、通常動作モードにおける書き込み動作および読み出し動作の例を示している。図１４に示す動作は、図４に示したステートマシーンＳＴＭにより実行される。

ステートマシーンＳＴＭは、スタンバイ状態ＳＴＢＹ中に書き込みコマンドＰＧＭＣを受けると、アドレス信号ＡＤにより指定されたリアルメモリセルＭＣ（書き込みメモリセルＭＣ）の書き込みベリファイ動作ＰＧＭＶを実行する。書き込みベリファイ動作ＰＧＭＶは、図７に示したリファレンスワード線ＲＷＬ３に接続された選択リファレンスメモリセルＲＭＣを用いて実行される。

ステートマシーンＳＴＭは、書き込みメモリセルＭＣの閾値電圧が所定値より低いとき（Ｆａｉｌ）、書き込み動作ＰＧＭを実行する。そして、書き込みメモリセルＭＣの閾値電圧が所定値を超えるまで書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭが繰り返される。ステートマシーンＳＴＭは、書き込みメモリセルＭＣの閾値電圧が所定値を超えたとき（Ｐａｓｓ）、スタンバイ状態ＳＴＢＹに戻る。すなわち、書き込み動作ＰＧＭが完了する。

ステートマシーンＳＴＭは、スタンバイ状態ＳＴＢＹ中に読み出しコマンドＲＤＣを受けると、アドレス信号ＡＤにより指定されたリアルメモリセルＭＣ（読み出しメモリセルＭＣ）の読み出し動作ＲＤを実行する。読み出し動作ＲＤでは、図７に示したリファレンスワード線ＲＷＬ２に接続された選択リファレンスメモリセルＲＭＣを用いて、読み出しメモリセルＭＣに保持されているデータの論理が判定される。判定された論理は、データ信号線ＤＯＵＴを介してデータ端子Ｉ／Ｏに出力される。ステートマシーンＳＴＭは、読み出し動作ＲＤの完了後、スタンバイ状態ＳＴＢＹに戻る。

図１５は、通常動作モードにおける消去動作の例を示している。図１５に示す動作は、図４に示したステートマシーンＳＴＭにより実行される。消去動作ＥＲＳは、図５に示したセクタＳＥＣ単位で実行される。

ステートマシーンＳＴＭは、スタンバイ状態ＳＴＢＹ中に消去コマンドＥＲＳＣを受けると、プリ書き込みベリファイ動作ＰＰＧＭＶを実行する。プリ書き込みベリファイ動作ＰＰＧＭＶは、書き込みベリファイ動作ＰＧＭＶの一種であり、図７に示したリファレンスワード線ＲＷＬ３に接続された選択リファレンスメモリセルＲＭＣを用いて実行される。

ステートマシーンＳＴＭは、プリ書き込みベリファイ動作ＰＰＧＭＶにおいて、リアルメモリセルＭＣの閾値電圧が所定値より低いとき（Ｆａｉｌ）、書き込み動作ＰＧＭを実行する。プリ書き込みベリファイ動作ＰＰＧＭＶは、アドレス信号ＡＤを順次更新しながら、セクタＳＥＣ内の全てのリアルメモリセルＭＣで実行される。

これにより、セクタＳＥＣ内の全てのリアルメモリセルＭＣは、書き込み状態（論理０）に設定される。全てのリアルメモリセルＭＣが書き込み状態に設定された後、消去動作を実行されることで、消去状態のリアルメモリセルＲＭＣの閾値電圧がばらつくことを防止できる。

セクタＳＥＣにおける全てのリアルメモリセルＭＣのプリ書き込みベリファイ動作ＰＰＧＭＶが完了すると（Ｐａｓｓ）、消去ベリファイ動作ＥＲＳＶが実行される。消去ベリファイ動作ＥＲＳＶは、アドレス信号ＡＤを順次更新しながら、セクタＳＥＣ内の全てのリアルメモリセルＭＣで実行される。消去ベリファイ動作ＥＲＳＶは、図７に示したリファレンスワード線ＲＷＬ１に接続された選択リファレンスメモリセルＲＭＣを用いて実行される。

ステートマシーンＳＴＭは、消去ベリファイ動作ＥＲＳＶにおいて、セクタ内のリアルメモリセルＭＣの少なくともいずれかの閾値電圧が所定値より高いとき（Ｆａｉｌ）、消去動作ＥＲＳを実行する。ステートマシーンＳＴＭは、セクタＳＥＣにおける全てのリアルメモリセルＭＣの閾値電圧が所定値より低くなったとき（Ｐａｓｓ）、書き戻しベリファイ動作ＲＥＰＧＭＶを実行する。書き戻しベリファイ動作ＲＥＰＧＭＶは、図７に示したリファレンスワード線ＲＷＬ０に接続された選択リファレンスメモリセルＲＭＣを用いて実行される。

ステートマシーンＳＴＭは、書き戻しベリファイ動作ＲＥＰＧＭＶにおいて、例えばリアルメモリセルＭＣの閾値電圧が負のとき（Ｆａｉｌ）、閾値電圧を正にするために書き戻し動作ＲＥＰＧＭを実行する。書き戻しベリファイ動作ＲＥＰＧＭＶは、アドレス信号ＡＤを順次更新しながら、セクタＳＥＣ内の全てのリアルメモリセルＭＣで実行される。ステートマシーンＳＴＭは、セクタＳＥＣ内の全てのリアルメモリセルＭＣの閾値電圧が正の消去状態になったとき（Ｐａｓｓ）、スタンバイ状態ＳＴＢＹに戻る。

図１６は、通常動作モードにおける読み出し動作、書き込み動作、消去動作および各種ベリファイ動作での電圧の設定例を示している。選択ラインは、読み出し動作または書き込み動作が実行されるリアルメモリセルＭＣに接続されるリアルワード線ＷＬ（選択ワード線ＷＬ）およびリアルビット線ＢＬ（選択ビット線ＢＬ）である。非選択ラインは、その他のリアルワード線ＷＬ（非選択ワード線ＷＬ）とその他のリアルビット線ＢＬ（非選択ビット線ＢＬ）である。読み出し動作および書き込み動作において、セクタＳＥＣ毎に共通のソース線ＳＬおよびｐ形ウエル領域ＰＷは０Ｖに設定される。ｐ形ウエル領域ＰＷは、リアルセルトランジスタＣＴのバックゲートである。

読み出し動作では、選択ワード線ＷＬは読み出し電圧ＶＧ２に設定される。選択ビット線ＢＬは、選択ワード線ＷＬに読み出し電圧ＶＧ２が供給される前に、例えば０．６Ｖにプリチャージされる。非選択ワード線ＷＬおよび非選択ビット線ＢＬは、例えば０Ｖに設定される。書き込み動作では、選択ワード線ＷＬは、例えば８Ｖに設定され、選択ビット線ＢＬは、例えば５Ｖに設定される。非選択ワード線ＷＬおよび非選択ビット線ＢＬは、例えば０Ｖに設定される。

消去動作では、セクタＳＥＣ内の全てのリアルワード線ＷＬは、例えば−９Ｖに設定される。セクタＳＥＣ内の全てのリアルビット線ＢＬおよびソース線ＳＬは、例えばフローティング状態ＦＬＴに設定される。ｐ形ウエル領域ＰＷは、例えば９Ｖに設定される。なお、消去動作が実行されるセクタＳＥＣ以外のセクタＳＥＣでは、リアルワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬおよびｐ形ウエル領域は、例えば０Ｖに設定される。

書き戻しベリファイ動作ＲＥＰＧＭＶ、消去ベリファイ動作ＥＲＳＶ、書き込みベリファイ動作ＰＧＭＶおよびプリ書き込みベリファイ動作ＰＰＧＭＶでは、選択ワード線ＷＬの電圧が、読み出し動作の値と異なる。電圧ＶＧ０、ＶＧ１、ＶＧ２、ＶＧ３は、この順で大きくなる。特に限定されないが、例えば、電圧ＶＧ０、ＶＧ１、ＶＧ２、ＶＧ３は、１．８Ｖ、４Ｖ、５Ｖ、６Ｖである。その他の電圧は、読み出し動作と同じである。

図１７は、リアルメモリセルＭＣの閾値電圧の分布の例を示している。リアルメモリセルＭＣの閾値電圧は、リアルセルトランジスタＣＴのコントロールゲートにゲート電圧ＶＧを与えるときに、リアルメモリセルＭＣのセル電流の値が、リファレンスメモリセルＲＭＣのセル電流の値より大きいか否かにより判定される。セル電流は、セルトランジスタのソース、ドレイン間に流れる電流である。

図１５に示した書き戻しベリファイ動作ＲＥＰＧＭＶは、ゲート電圧ＶＧをＶＧ０に設定して実行され、消去ベリファイ動作ＥＲＳＶは、ゲート電圧ＶＧをＶＧ１に設定して実行される。これにより、消去状態（論理１）のリアルメモリセルＭＣの閾値電圧は、値ＶＧ０と値ＶＧ１の間に分布する。図１４に示した書き込みベリファイ動作ＰＧＭＶおよび図１５に示したプリ書き込みベリファイ動作ＰＰＧＭＶは、ゲート電圧ＶＧをＶ３に設定して実行される。これにより、書き込み状態（論理０）のリアルメモリセルＭＣの閾値電圧は、値ＶＧ３より大きい範囲に分布する。

読み出し動作では、リアルメモリセルＭＣに保持されている論理は、リアルメモリセルＭＣの閾値電圧が値ＶＧ２より大きいか否かにより判定される。具体的には、リアルセルトランジスタＣＴのコントロールゲートにゲート電圧ＶＧ２が与えられ、リアルメモリセルＭＣに流れるセル電流とリファレンスメモリセルＲＭＣに流れるセル電流とが比較される。リアルメモリセルＭＣのセル電流の値がリファレンスメモリセルＲＭＣのセル電流の値より大きいとき、リアルメモリセルＭＣに論理１（消去状態）が保持されていると判定される。リアルメモリセルＭＣのセル電流の値がリファレンスメモリセルＲＭＣのセル電流の値より小さいとき、リアルメモリセルＭＣに論理０（書き込み状態）が保持されていると判定される。

実際の読み出し動作では、図８に示した電圧生成部ＶＧＥＮ１は、リアルメモリセルＭＣを流れるセル電流に応じて読み出し電圧ＶＲＤを生成する。図８に示した電圧生成部ＶＧＥＮ２は、リファレンスメモリセルＲＭＣに流れるセル電流に応じてリファレンス電圧ＶＲＥＦを生成する。そして、読み出し電圧ＶＲＤがリファレンス電圧ＶＲＥＦと比較されることで、リアルメモリセルＭＣに保持されている論理が判定される。

図１８は、試験モードにおいて、リファレンスセルトランジスタＲＣＴの閾値電圧を設定するときの動作の例を示している。図１８に示す動作は、半導体メモリＭＥＭの製造方法の一部を示しており、図４に示したステートマシーンＳＴＭにより実行される。ステートマシーンＳＴＭは、スタンバイ状態ＳＴＢＹ中にリファレンス設定コマンドＲＥＦＳＣを受けると、動作モードを通常動作モードから試験モード（リファレンス設定モード）に移行する。なお、ステートマシーンＳＴＭは、試験モードへのエントリコマンドを受け試験モードにエントリした後、リファレンス設定コマンドＲＥＦＳＣを受けてもよい。

リファレンス設定モードでは、ステートマシーンＳＴＭは、まずリファレンスメモリセルアレイＲＡＲＹの消去動作ＥＲＳ（ＲＡＲＹ）を実行する。消去動作ＥＲＳ（ＲＡＲＹ）では、まず、図７に丸印を付けたリファレンスメモリセルＲＭＣの消去ベリファイ動作ＥＲＳＶが実行される。ステートマシーンＳＴＭは、消去ベリファイ動作ＥＲＳＶにおいて、丸印を付けたリファレンスメモリセルＲＭＣの少なくともいずれかの閾値電圧が所定値より高いとき（Ｆａｉｌ）、消去動作ＥＲＳを実行する。

消去動作ＥＲＳは、１つのｐ形ウエル領域ＰＷ内に形成されるリファレンスメモリセルアレイＲＡＲＹ内の全てのリファレンスメモリセルＲＭＣについて一括して実行される。ステートマシーンＳＴＭは、丸印を付けたリファレンスメモリセルＲＭＣの閾値電圧が所定値より低くなったとき（Ｐａｓｓ）、リファレンス書き込み動作ＲＥＦＰＧＭを実行する。

なお、リファレンス設定モードの動作は、半導体メモリＭＥＭのウエハ製造工程が完了した後に、試験工程（製造工程の１つ）で実行される。すなわち、図１８の処理は、製造方法の一部を示している。ウエハ製造工程が完了した半導体メモリＭＥＭでは、全てのリファレンスセルトランジスタＲＣＴの閾値電圧は、消去状態と書き込み状態との間のニュートラルの状態に設定されている。このため、閾値電圧をプログラム状態に揃えるためのプリ書き込みベリファイ動作ＰＰＧＭＶおよび書き込み動作ＰＧＭは、消去ベリファイ動作ＥＲＳＶ前に不要である。

リファレンス書き込み動作ＲＥＦＰＧＭでは、図７に丸印で示した複数のリファレンスメモリセルＲＭＣの書き込み動作が、リファレンスワード線ＲＷＬ毎に実行される。この後、ステートマシーンＳＴＭは、リファレンス判定動作ＲＥＦＪＤＧを実行する。リファレンス判定動作ＲＥＦＪＤＧでは、リファレンスメモリセルＲＭＣの閾値電圧がリファレンスワード線ＲＷＬ毎に測定され、最適な閾値電圧を有するリファレンスメモリセルＲＭＣが決定される。リファレンス書き込み動作ＲＥＦＰＧＭの例は、図１９および図２０に示す。リファレンス判定動作ＲＥＦＪＤＧの例は、図２１から図２３に示す。

リファレンス判定動作ＲＥＦＪＤＧの後、ステートマシーンＳＴＭは、情報記憶部ＩＮＦＭの消去動作ＥＲＳ（ＩＮＦＭ）を実行する。ステートマシーンＳＴＭは、消去ベリファイ動作ＥＲＳＶにおいて、記憶回路ＲＩＮＦ０−ＲＩＮＦ７のセルトランジスタＳＣＴの閾値電圧を順に確認する。ステートマシーンＳＴＭは８つのセルトランジスタＳＣＴの少なくともいずれかの閾値電圧が所定値より高いとき（Ｆａｉｌ）、消去動作ＥＲＳを実行する。８つのセルトランジスタＳＣＴは、共通のｐ形ウエル領域ＰＷ内に形成されるため、データは同時に消去される。

ステートマシーンＳＴＭは、８つのセルトランジスタＳＣＴの閾値電圧が所定値より低くなったとき（Ｐａｓｓ）、情報記憶部ＩＮＦＭの書き込み動作ＰＧＭ（ＩＮＦＭ）を実行する。書き込み動作ＰＧＭ（ＩＮＦＭ）では、記憶回路ＲＩＮＦ０−ＲＩＮＦ７の各セルトランジスタＳＣＴについて、書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭとが実行される。

書き込み動作ＰＧＭ（ＩＮＦＭ）では、リファレンス判定動作ＲＥＦＪＤＧで決定した最適な閾値電圧を有する選択リファレンスメモリセルＲＭＣの位置を示す情報が、リファレンスワード線ＲＷＬ０−ＲＷＬ３毎に、情報記憶部ＩＮＦＭに書き込まれる。ステートマシーンＳＴＭは、書き込み動作ＰＧＭ（ＩＮＦＭ）を完了した後、リファレンス設定モードからスタンバイ状態ＳＴＢＹに戻る。

図１９は、図１８に示したリファレンス書き込み動作ＲＥＦＰＧＭの例を示している。図１９に示す動作は、図４に示したステートマシーンＳＴＭにより実行される。まず、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ０に接続された書き戻しベリファイ動作用の４つのリファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）について、書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭを実行する。次に、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ１に接続された消去ベリファイ動作用の４つのリファレンスメモリセルＲＭＣ（ＥＲＳＶ）について、書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭを実行する。

次に、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ２に接続された読み出し動作用の４つのリファレンスメモリセルＲＭＣ（ＲＤ）について、書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭを実行する。最後に、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ３に接続された書き込みベリファイ動作用の４つのリファレンスメモリセルＲＭＣ（ＰＧＭＶ）について、書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭを実行する。なお、４種類の書き込みベリファイ動作ＰＧＭＶと書き込み動作ＰＧＭを実行する順序は、図１９に示した以外の順序で実行されてもよい。

例えば、図１９に示した４つの書き込みベリファイ動作ＰＧＭＶにおけるリファレンスワード線ＲＷＬの電圧およびリファレンスビット線ＲＢＬのプリチャージ電圧は、図１６に示した通常動作時と同じである。すなわち、リファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）に接続されるリファレンスワード線ＲＷＬ０の電圧はＶ０に設定される。リファレンスメモリセルＲＭＣ（ＥＲＳＶ）に接続されるリファレンスワード線ＲＷＬ１の電圧はＶ１に設定される。リファレンスメモリセルＲＭＣ（ＲＤ）に接続されるリファレンスワード線ＲＷＬ２の電圧はＶ２に設定される。リファレンスメモリセルＲＭＣ（ＰＧＭＶ）に接続されるリファレンスワード線ＲＷＬ３の電圧はＶ３に設定される。リファレンスビット線ＲＢＬ０−ＲＢＬ１５のプリチャージ電圧は、例えば、０．６Ｖである。

書き込みベリファイ動作ＰＧＭＶは、図８に示したコンパレータＣＭＰにより、リファレンス電圧ＶＲＥＦを基準電圧ＶＸＲＥＦと比較することで実行される。例えば、リファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）の書き込みベリファイ動作ＰＧＭＶは、リファレンスビット線ＲＢＬ０、ＲＢＬ４、ＲＢＬ８、ＲＢＬ１２に接続されたリファレンスメモリセルＲＭＣ（ＲＥＰＧＭ）から順に実行される。

ステートマシーンＳＴＭは、各書き込みベリファイ動作ＰＧＭＶにおいて、リファレンスメモリセルＲＭＣの少なくとも１つが論理１から論理０に変化していることを検出したとき（Ｐａｓｓ）、書き込みベリファイ動作ＰＧＭＶを終了する。ステートマシーンＳＴＭは、各書き込みベリファイ動作ＰＧＭＶにおいて、共通のリファレンスワード線ＲＷＬに接続される４つのリファレンスメモリセルＲＭＣが論理１のとき（Ｆａｉｌ）、書き込み動作ＰＧＭを実行する。このとき、書き込み動作ＰＧＭは、４つのリファレンスメモリセルＲＭＣに対して同時に実行される。

なお、各書き込みベリファイ動作ＰＧＭＶは、最も番号の小さいリファレンスビット線ＲＢＬに接続されたリファレンスメモリセルＲＭＣのみで実行されてもよい。これは、図２０に示すように、番号の小さいリファレンスビット線ＲＢＬは、パルス幅が最も大きく、閾値電圧の増加量が最も大きいためである。閾値電圧の増加量が大きいリファレンスメモリセルＲＭＣの状態は、論理１から論理０に変化しやすい。

図２０は、図１９に示したリファレンス書き込み動作ＲＥＦＰＧＭ中の書き込み動作ＰＧＭにおいて、リファレンスメモリセルＲＭＣに印加される電圧の例を示している。図２０に示す動作は、半導体メモリＭＥＭの製造方法の一部を示している。符号ｉは、リファレンスワード線ＲＷＬ０−ＲＷＬ３の番号を示している。

書き込み動作ＰＧＭでは、リファレンスソース線ＲＳＬは０Ｖに設定される。例えば、書き戻しベリファイ動作用の４つのリファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）の書き込み動作ＰＧＭでは、リファレンスワード線ＲＷＬ０は書き込み電圧ＷＶＧ０に設定され、リファレンスビット線ＲＢＬ０、ＲＢＬ４、ＲＢＬ８、ＲＢＬ１２は、書き込み電圧ＶＤＳ０に設定される。これにより、書き込み電圧ＶＤＳ０が、リファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）のソース、ドレイン間に印加され、書き込み動作ＰＧＭが実行される。特に限定されないが、例えば、書き込み電圧ＷＶＧ０、ＷＶＧ１、ＷＶＧ２、ＷＶＧ３は、それぞれ４Ｖ、６．５Ｖ、７．３Ｖ、８Ｖであり、書き込み電圧ＶＤＳ０、ＶＤＳ１、ＶＤＳ２、ＶＤＳ３は、それぞれ４Ｖ、４．８Ｖ、４．８Ｖ、５Ｖである。

ここで、図７に示したリファレンスカラムスイッチＲＣＳＷをオンするリファレンスカラム選択信号ＲＹＤ０、ＲＹＤ４、ＲＹＤ８、ＲＹＤ１２のハイレベルの期間は、図１０から図１３に示したパルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄのパルス幅ＰＷａ、ＰＷｂ、ＰＷｃ、ＰＷｄに応じて設定される。ハイレベルのリファレンスカラム選択信号ＲＹＤに応答して、対応するリファレンスカラムスイッチＲＣＳＷがオンする。そして、リファレンスカラムスイッチＲＣＳＷがオンしている間、リファレンスビット線ＲＢＬ０、ＲＢＬ４、ＲＢＬ８、ＲＢＬ１２が書き込み電圧ＶＤＳ０に設定される。すなわち、リファレンスビット線ＲＢＬ０、ＲＢＬ４、ＲＢＬ８、ＲＢＬ１２に供給される書き込み信号ＶＤＳ０のハイレベルの期間は、リファレンスカラム選択信号ＲＹＤ０、ＲＹＤ４、ＲＹＤ８、ＲＹＤ１２のハイレベルの期間に等しい。例えば、パルス幅ＰＷ０、ＰＷ１、ＰＷ２、ＰＷ３は、２．０μｓ、１．６μｓ、１．２μｓ、０．８μｓである。図２０に示すように、パルスが互いに重複し、パルス幅が互いに異なるリファレンスカラム選択信号ＲＹＤを生成することにより、複数のリファレンスメモリセルＲＭＣに書き込み動作を同時に実行できる。これにより、リファレンス書き込み動作の時間を短縮でき、試験時間を短縮でき、製造コストを削減できる。

図２１は、図１９に示したリファレンス書き込み動作ＲＥＦＰＧＭが完了した後におけるリファレンスメモリセルＲＭＣの閾値電圧の分布の例を示している。図２１の上側は、図１７と同様に、消去状態（論理１）と書き込み状態（論理０）におけるリアルメモリセルＭＣの閾値電圧の分布を示している。例えば、リファレンスメモリセルＲＭＣの閾値電圧は、セル電流ＩＤＳが値ＩＬと値ＩＨの間にあるときのコントロールゲートの電圧ＶＧで表される。

リファレンス書き込み動作ＲＥＦＰＧＭにより、リファレンスワード線ＲＷＬ０に接続される書き戻しベリファイ動作ＲＥＰＧＭＶ用の４つのリファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）の閾値電圧は、値ＶＧ０付近に分布する。同様に、リファレンスワード線ＲＷＬ１に接続される消去ベリファイ動作ＥＲＳＶ用の４つのリファレンスメモリセルＲＭＣ（ＥＲＳＶ）の閾値電圧は、値ＶＧ１付近に分布する。リファレンスワード線ＲＷＬ２に接続される読み出し動作ＲＤ用の４つのリファレンスメモリセルＲＭＣ（ＲＤ）の閾値電圧は、値ＶＧ２付近に分布する。リファレンスワード線ＲＷＬ３に接続される書き込みベリファイ動作ＰＧＭＶ用の４つのリファレンスメモリセルＲＭＣ（ＰＧＭＶ）の閾値電圧は、値ＶＧ３付近に分布する。

図１８に示したリファレンス判定動作ＲＥＦＪＤＧでは、図２１に太線で示した閾値電圧ＶＧ０、ＶＧ１、ＶＧ２、ＶＧ３を有するリファレンスメモリセルＲＭＣが、最適な閾値電圧を有する選択リファレンスメモリセルＲＭＣとしてそれぞれ選択される。図８に示した基準電圧生成部ＳＴＤＶＧＥＮは、リファレンス判定動作ＲＥＦＪＤＧにおいて、電流値ＩＬおよびＩＨに対応する基準電圧ＶＸＲＥＦを交互に生成する。特に限定されないが、例えば、電流値ＩＬ、ＩＨは、それぞれ９μＡ、１０μＡである。電流値ＩＬ、ＩＨに対応する基準電圧ＶＸＲＥＦは、例えば、それぞれ１．１Ｖ、１．２Ｖである。

リファレンス判定動作ＲＥＦＪＤＧにおいて、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ０に接続された書き戻しベリファイ動作ＲＥＰＧＭＶ用の４つのリファレンスメモリセルＲＭＣのコントロールゲートに電圧ＶＧ０を供給する。次に、ステートマシーンＳＴＭは、リファレンスカラム選択信号ＲＹＤ０、ＲＹＤ４、ＲＹＤ８、ＲＹＤ１２を順にハイレベルに設定する。これにより、リファレンスカラム選択信号ＲＹＤ０、ＲＹＤ４、ＲＹＤ８、ＲＹＤ１２に対応する４つのリファレンスメモリセルＲＭＣにセル電流が順に流れる。

各セル電流は、図８に示した電圧生成部ＶＧＥＮ２によりリファレンス電圧ＶＲＥＦに変換される。センスアンプＳＡのコンパレータＣＭＰは、４つのリファレンスメモリセルＲＭＣのセル電流を示すリファレンス電圧ＶＲＥＦを、電流値ＩＬ、ＩＨを示す基準電圧ＶＸＲＥＦと順に比較する。そして、ステートマシーンＳＴＭは、図２１に太線で示したように、セル電流値が値ＩＬと値ＩＨの間にあるリファレンスメモリセルＲＭＣを、書き戻しベリファイ動作ＲＥＰＧＭＶ用に最適な選択リファレンスメモリセルＲＭＣと判定する。

次に、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ１に接続された消去ベリファイ動作ＥＲＳＶ用の４つのリファレンスメモリセルＲＭＣのコントロールゲートに電圧ＶＧ１を供給する。そして、ステートマシーンＳＴＭは、リファレンスカラム選択信号ＲＹＤ１、ＲＹＤ５、ＲＹＤ９、ＲＹＤ１３を順にハイレベルに設定し、消去ベリファイ動作ＥＲＳＶ用に最適な選択リファレンスメモリセルＲＭＣを判定する。

同様にして、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ２に電圧ＶＧ２を供給し、読み出し動作ＲＤ用に最適なリファレンスメモリセルＲＭＣを判定する。さらに、ステートマシーンＳＴＭは、リファレンスワード線ＲＷＬ３に電圧ＶＧ３を供給し書き込みベリファイ動作ＰＧＭＶ用に最適なリファレンスメモリセルＲＭＣを判定する。以上により、図２１に太線で示した最適な閾値電圧を有する選択リファレンスメモリセルＲＭＣが決定される。

例えば、通常動作モードの書き戻しベリファイ動作ＲＥＰＧＭＶでは、リアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）のコントロールゲートに電圧ＶＧ０が印加される。そして、リアルメモリセルＭＣに流れるセル電流値がリファレンスメモリセルＲＭＣ（ＲＥＰＧＭＶ）に流れるセル電流値より小さいとき、ベリファイパス（論理１）と判定される。

通常動作モードの消去ベリファイ動作ＥＲＳＶでは、リアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣ（ＥＲＳＶ）のコントロールゲートに電圧ＶＧ１が印加される。そして、リアルメモリセルＭＣに流れるセル電流値がリファレンスメモリセルＲＭＣ（ＥＲＳＶ）に流れるセル電流値より大きいとき、ベリファイパス（論理１）と判定される。

通常動作モードの読み出し動作ＲＤでは、リアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣ（ＲＤ）のコントロールゲートに電圧ＶＧ２が印加される。そして、リアルメモリセルＭＣに流れるセル電流値がリファレンスメモリセルＲＭＣ（ＲＤ）に流れるセル電流値より大きいとき、リアルメモリセルＭＣに論理１が保持されていると判定される。リアルメモリセルＭＣに流れるセル電流値がリファレンスメモリセルＲＭＣ（ＲＤ）に流れるセル電流値より小さいとき、リアルメモリセルＭＣに論理０が保持されていると判定される。

通常動作モードの書き込みベリファイ動作ＰＧＭＶでは、リアルメモリセルＭＣおよびリファレンスメモリセルＲＭＣ（ＰＧＭＶ）のコントロールゲートに電圧ＶＧ３が印加される。そして、リアルメモリセルＭＣに流れるセル電流値がリファレンスメモリセルＲＭＣ（ＰＧＭＶ）に流れるセル電流値より小さいとき、ベリファイパス（論理０）と判定される。

図２２は、図１８に示したリファレンス判定動作ＲＥＦＪＤＧにおいて、最適な閾値電圧を有するリファレンスメモリセルＲＭＣを選択するための方法を示している。まず、リファレンスセルトランジスタＲＣＴのコントロールゲートに所定の電圧ＶＧ（ＶＧ０−ＶＧ３のいずれか）が印加される。

図８に示したセンスアンプＳＡは、リファレンスメモリセルＲＭＣのセル電流が電流値ＩＨより大きいとき（白丸）、論理１を判定し、リファレンスメモリセルＲＭＣのセル電流が電流値ＩＬより小さいとき（黒丸）、論理０を判定する。同様に、センスアンプＳＡは、リファレンスメモリセルＲＭＣのセル電流が電流値ＩＬより大きいとき（白丸）、論理１を判定し、リファレンスメモリセルＲＭＣのセル電流が電流値ＩＬより小さいとき（黒丸）、論理０を判定する。そして、ステートマシーンＳＴＭは、電流値ＩＨとの比較により論理０と判定され、電流値ＩＬとの比較により論理１と判定されるリファレンスメモリセルＲＭＣを、最適な閾値電圧を有する選択リファレンスメモリセルＲＭＣとして判定する。なお、実際の動作では、上述したように、センスアンプＳＡのコンパレータＣＭＰは、セル電流を示すリファレンス電圧ＶＲＥＦと、電流値ＩＨ、ＩＬを示す基準電圧ＶＸＲＥＦとを比較する。

図２３は、図１８に示したリファレンス判定動作ＲＥＦＪＤＧにおける判定フローの例を示している。図２３に示す動作は、半導体メモリＭＥＭの製造方法の一部を示している。図２３に示す処理フローは、リファレンスワード線ＲＷＬ０−ＲＷＬ３毎に最適なリファレンスメモリセルＲＭＣを選択するために、ステートマシーンＳＴＭにより４回実行される。なお、ステートマシーンＳＴＭが実行する判定フローは、図２３に限定されるものではなく、図２１および図２２で説明した動作が実行されるものであれば、他の判定フローでもよい。図２３の判定フローが開始される前、判定されるリファレンスメモリセルＲＭＣに接続されるリファレンスワード線ＲＷＬに電圧ＶＧ０−ＶＧ３のいずれかが供給される。

まず、ステップＳ１０において、ステートマシーンＳＴＭは、選択するリファレンスカラム選択信号ＲＹＤの番号を初期値Ｙｉｎｉｔに設定するためにカラムアドレスＣＡ３−ＣＡ２およびリファレンスベリファイ信号ＲＥＦＶＦＹを出力する。リファレンスカラムデコーダＹＲＤＥＣは、カラムアドレス信号ＣＡ３−ＣＡ２に対応するリファレンスカラム選択信号ＲＹＤをハイレベルに設定する。これにより、リファレンスカラムスイッチＲＣＳＷの１つがオンする。

初期値Ｙｉｎｉｔの値は、選択するリファレンスワード線ＲＷＬ０−ＲＷＬ３の番号のいずれかに等しい。具体的には、初期値Ｙｉｎｉｔは、書き戻しベリファイ動作用では”０”、消去ベリファイ動作用では”１”、読み出し動作用では”２”、書き込みベリファイ動作用では”３”に設定される。

ステップＳ１２において、現在のリファレンスカラム選択信号ＲＹＤの番号は最大値ｍａｘ以下であるため、処理はステップＳ１４に移行される。この実施形態では、最大値ｍａｘは、リファレンスカラム選択信号ＲＹＤの最大番号（ＲＹＤ１５）に対応する”１５”である。

ステップＳ１４において、図８に示した基準電圧生成部ＳＴＤＶＧＥＮは、ステートマシーンＳＴＭからの制御を受け、電流値ＩＨに対応する基準電圧ＶＸＲＥＦを生成する。ステップＳ１６において、ステートマシーンＳＴＭは、センスアンプＳＡを動作させ、基準電圧ＶＸＲＥＦを用いてリファレンスメモリセルＲＭＣに保持されている論理を判定する。ステップＳ１８において、リファレンスメモリセルＲＭＣに論理０が保持されているとき、処理はステップＳ２０に移行される。リファレンスメモリセルＲＭＣに論理１が保持されているとき、処理はステップＳ２８に移行される。

ステップＳ２０において、基準電圧生成部ＳＴＤＶＧＥＮは、ステートマシーンＳＴＭからの制御を受け、電流値ＩＬに対応する基準電圧ＶＸＲＥＦを生成する。ステップＳ２２において、ステートマシーンＳＴＭは、センスアンプＳＡを動作させ、基準電圧ＶＸＲＥＦを用いてリファレンスメモリセルＲＭＣに保持されている論理を判定する。ステップＳ２４において、リファレンスメモリセルＲＭＣに論理１が保持されているとき、処理はステップＳ２６に移行される。リファレンスメモリセルＲＭＣに論理０が保持されているとき、処理はステップＳ２８に移行される。

ステップＳ２６において、ステートマシーンＳＴＭは、現在の選択されているリファレンスカラム選択信号ＲＹＤに対応するリファレンスメモリセルＲＭＣを、図２２に示した条件を満足する選択リファレンスメモリセルＲＭＣとして選択する。そして、判定フローは終了する。選択されたリファレンスメモリセルＲＭＣを示す情報は、図１８に示した書き込み動作ＰＧＭ（ＩＮＦＭ）により、情報記憶部ＩＮＦＭに書き込まれる。そして、通常動作モード中に、情報記憶部ＩＮＦＭは、選択された４つのリファレンスメモリセルＲＭＣを示すリファレンス選択情報ＲＥＦＳＥＬ０−７を出力する。

一方、ステップＳ２８では、ステートマシーンＳＴＭは、図２２に示した条件を満足するリファレンスメモリセルＲＭＣが見つけられないため、カラムアドレスＣＡ３−ＣＡ２を更新する。リファレンスカラムデコーダＹＲＤＥＣは、カラムアドレス信号ＣＡ３−ＣＡ２に応じて、番号が４つ大きい次のリファレンスカラム選択信号ＲＹＤをハイレベルに設定する。これにより、リファレンスカラムスイッチＲＣＳＷの別の１つがオンする。このように、リファレンスカラムデコーダＹＲＤＥＣは、リファレンス判定動作ＲＥＦＪＤＧ時に、複数のリファレンスカラムスイッチＲＣＳＷを順にオンさせるために、リファレンスカラム選択信号ＲＹＤを順に出力する。図１０から図１３に示したリファレンスカラムデコーダＹＲＤＥＣにより、出力するリファレンスカラム選択信号ＲＹＤの数を動作に応じて変えることで、リファレンス書き込み動作ＲＥＦＰＧＭおよびリファレンス判定動作ＲＥＦＪＤＧを確実に実行できる。

この後、処理は、ステップＳ１２に移行する。ステップＳ１２で、リファレンスカラム選択信号ＲＹＤの番号が最大値ｍａｘを超えているとき、リファレンスメモリセルＲＭＣの不良が判定され、判定フローは終了する。リファレンスメモリセルＲＭＣの不良が判定された半導体メモリＭＥＭは、冗長回路により救済され、あるいは不良品として扱われる。

なお、図２３では、１つのリファレンスカラム選択信号ＲＹＤ毎に、電流値ＩＨ、ＩＬが切り替えられる例を示したが、電流値ＩＨ、ＩＬ毎に、４つのリファレンスカラム選択信号ＲＹＤを順に切り替えてもよい。

図２４は、図４に示した半導体メモリＭＥＭの製造条件が変動するときに変化するリファレンスメモリセルＲＭＣの閾値電圧の例を示している。特性ＰＲＣｍｉｎ、ＰＲＣｔｙｐ、ＰＲＣｍａｘの意味は、図２と同じである。

この実施形態では、図２と同様に、半導体メモリＭＥＭの製造条件が変動しても、４つのリファレンスメモリセルＲＭＣのいずれかをベリファイ動作で使用する選択リファレンスメモリセルＲＭＣに設定できる。なお、リファレンス判定動作により、最適な閾値電圧を有する選択リファレンスメモリセルＲＭＣが検出できないとき、試験レジスタＴＳＴＲＥＧの設定値を変えることで、電流値ＩＨ、ＩＬの差を大きくしてもよい。あるいは、リファレンスメモリセルＲＭＣの閾値電圧を最適な値に設定するために、試験レジスタＴＳＴＲＥＧを用いて、図２０に示した電圧ＷＶＧ、ＶＤＳの少なくとのいずれかを変更してもよい。さらに、リファレンスメモリセルＲＭＣの閾値電圧を最適な値に設定するために、図２０に示したパルス幅ＰＷａ−ＰＷｄを変更してもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２５は、別の実施形態における基準電圧生成部ＳＴＤＶＧＥＮの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態では、図１８に示したリファレンス判定動作ＲＥＦＪＤＧで使用される基準電圧ＶＸＲＥＦは、半導体メモリＭＥＭの外部から供給される電流ＩＨ、ＩＬに基づいて生成される。このために、半導体メモリＭＥＭは、電流ＩＨ、ＩＬを受ける試験端子ＩＩＮを有している。

試験端子ＩＩＮは、半導体メモリＭＥＭの製造工程（試験工程）において、ＬＳＩテスタ等の試験装置に接続される。すなわち、この実施形態では、リファレンス判定動作ＲＥＦＪＤＧは、ステートマシーンＳＴＭおよび試験装置により実行される。ステートマシーンＳＴＭのステートデコーダＳＴＤＥＣ（図４）は、基準電圧生成部ＳＴＤＶＧＥＮに供給される電圧設定信号Ｖ１、Ｖ２を生成する機能を削除し、イネーブル信号ＥＮＸＲＥＦＢ、ＥＮＸＲＥＦを生成する機能を追加している。半導体メモリＭＥＭのその他の構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。

基準電圧生成部ＳＴＤＶＧＥＮは、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置される１つのｐＭＯＳトランジスタおよび４つのｎＭＯＳトランジスタを有している。これ等のトランジスタの列は、ｎＭＯＳトランジスタＮＭ１を除き、リファレンス電圧ＶＲＥＦを生成するために電源線ＶＤＤとリファレンスソース線ＲＳＬの間に直列に接続されるトランジスタの列と同じ特性のトランジスタが使用される。

接地線ＶＳＳに接続されるｎＭＯＳトランジスタＮＭ１は、接地線ＶＳＳに接続される別のｎＭＯＳトランジスタＮＭ２とともにカレントミラー回路ＣＭを形成している。カレントミラー回路ＣＭにより、ｎＭＯＳトランジスタＮＭ１を流れるセル電流の値は、電流値ＩＨまたはＩＬに等しくなる。ｎＭＯＳトランジスタＮＭ１のセル電流の値は、理想的なリファレンスメモリセルＲＭＣのセル電流の値と同じになる。すなわち、リファレンス電圧ＶＲＥＦを生成するために電源線ＶＤＤとリファレンスソース線ＲＳＬの間に直列に接続されるトランジスタの列と等価の回路が、基準電圧生成部ＳＴＤＶＧＥＮ内に形成される。この結果、リファレンスメモリセルＲＭＣに電流ＩＨ、ＩＬがそれぞれ流れるときに生成されるリファレンス電圧ＶＲＥＦと同じ値の基準電圧ＶＸＲＥＦを生成できる。

この実施形態では、試験モードにおけるリファレンス判定動作ＲＥＦＪＤＧにおいて、ステートデコーダＳＴＤＥＣは、イネーブル信号ＥＮＸＲＥＦＢをロウレベルに設定し、イネーブル信号ＥＮＸＲＥＦをハイレベルに設定する。また、試験装置から試験端子ＩＩＮに電流ＩＨまたは電流ＩＬが供給される。そして、図２３と同様の動作が実行され、図２２に示したように、リファレンスメモリセルＲＭＣに保持されている論理が判定され、所望の閾値電圧を有するリファレンスメモリセルＲＭＣが選択される。

なお、電流ＩＨ、ＩＬの切り替えタイミングを試験装置に通知するために、切り替えタイミングを示す切り替え信号を生成する機能をステートデコーダＳＴＤＥＣに設け、切り替え信号を出力する外部端子を半導体メモリＭＥＭに設けてもよい。

図２６は、図２５に示した基準電圧生成部ＳＴＤＶＧＥＮを有する半導体メモリＭＥＭの試験を実行する試験システムＴＳＹＳの例を示している。例えば、試験システムＴＳＹＳは、半導体メモリＭＥＭにアクセスするＬＳＩテスタＴＥＳＴ等の試験装置と、ＬＳＩテスタＴＥＳＴのプローバー等に搭載されるウエハ状態ＷＡＦの半導体メモリＭＥＭとを含んでいる。ＬＳＩテスタＴＥＳＴは、半導体メモリＭＥＭを試験モードにエントリする機能と、電流ＩＨ、ＩＬを出力する機能を有している。なお、半導体メモリＭＥＭは、システムＬＳＩチップ内に形成されてもよい。

例えば、リファレンス判定動作ＲＥＦＪＤＧは、ウエハＷＡＦから切り出される前に、半導体メモリＭＥＭのステートマシーンＳＴＭおよびＬＳＩテスタＴＥＳＴにより実行される。これにより、複数の半導体メモリＭＥＭのリファレンス判定動作ＲＥＦＪＤＧを同時に実行できる。なお、図２６では、１つの半導体メモリＭＥＭがＬＳＩテスタＴＥＳＴに接続されているが、実際には、複数の半導体メモリＭＥＭ（例えば、４つ）がＬＳＩテスタＴＥＳＴに同時に接続される。

なお、図４に示した半導体メモリＭＥＭを試験する試験システムＳＹＳの構成は、電流ＩＨ、ＩＬを供給するパスがないことを除き、図２６と同様である。すなわち、半導体メモリＭＥＭは、ＬＳＩテスタＴＥＳＴからの試験コマンドにより試験モードに設定され、図１８に示した試験を実行する。そして、リファレンスセルトランジスタＲＣＴの閾値電圧が設定され、最適なリファレンスメモリセルＲＭＣが選択される。図２３に示したステップＳ１２において、リファレンスメモリセルＲＭＣの不良が判定されるとき、ステートデコーダＳＴＤＥＣは、例えば、半導体メモリＭＥＭ内に形成される試験用のレジスタに不良の情報を書き込む。ＬＳＩテスタＴＥＳＴは、試験用のレジスタの内容を読むことにより、リファレンスメモリセルＲＭＣの不良の有無を判定する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リファレンスメモリセルＲＭＣを用いてリファレンス電圧ＶＲＥＦを生成する回路と等価な回路を用いて、電流ＩＨ、ＩＬから基準電圧ＶＸＲＥＦを生成できる。これにより、電流値ＩＨ、ＩＬにそれぞれ対応する基準電圧ＶＸＲＥＦを高い精度で生成できる。

図２７は、別の実施形態における基準電圧生成部ＳＴＤＶＧＥＮおよびセンスアンプＳＡの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。

この実施形態では、基準電圧生成部ＳＴＤＶＧＥＮは、２つの基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２を生成する。センスアンプＳＡは、通常動作モード中に使用するコンパレータＣＭＰの他に、リファレンス判定動作ＲＥＦＪＤＧ（図１８）で使用する一対のコンパレータＣＭＰ１、ＣＭＰ２を有している。ステートマシーンＳＴＭのステートデコーダＳＴＤＥＣ（図４）は、リファレンス判定動作ＲＥＦＪＤＧにおいて、２つの電圧設定信号Ｖ１、Ｖ２を同時に出力する。半導体メモリＭＥＭのその他の構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。

基準電圧生成部ＳＴＤＶＧＥＮのレジスタＲＥＧは、ステートデコーダＳＴＤＥＣから供給される電圧設定信号Ｖ１、Ｖ２の論理を記憶し、記憶している論理にそれぞれ対応するレジスタ信号ＲＥＧＩＮ１、ＲＥＧＩＮ２を出力する。デジタルアナログコンバータＤＡＣは、レジスタ信号ＲＥＧＩＮ１の論理に応じて基準電圧ＶＸＲＥＦ１を生成し、レジスタ信号ＲＥＧＩＮ２の論理に応じて基準電圧ＶＸＲＥＦ１より高い基準電圧ＶＸＲＥＦ２を生成する。

電圧設定信号Ｖ１およびレジスタ信号ＲＥＧＩＮ１は電流値ＩＨに対応し、電圧設定信号Ｖ２およびレジスタ信号ＲＥＧＩＮ２は電流値ＩＬに対応する。基準電圧ＶＸＲＥＦ１は電流値ＩＨに対応する電圧であり、基準電圧ＶＸＲＥＦ２は電流値ＩＬに対応する電圧である。上述した実施形態と同様に、例えば、電流値ＩＨ、ＩＬは、それぞれ１０μＡ、９μＡであり、基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２は、それぞれ１．１Ｖ、１．２Ｖである。

センスアンプＳＡは、図８に示したセンスアンプＳＡからスイッチＳＡＳＷを削除し、電圧生成部ＶＧＥＮ３およびコンパレータＣＭＰ１、ＣＭＰ２を追加している。電圧生成部ＶＧＥＮ３は、電源線ＶＤＤとリファレンスグローバルビット線ＲＧＢＬの間に直列に配置されるｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。

電圧生成部ＶＧＥＮ３は、ロウレベルの試験イネーブル信号ＴＥＮＳＡＢおよびハイレベルの試験イネーブル信号ＴＥＮＳＡを受けているときに、リファレンスグローバルビット線ＲＧＢＬに流れる電流に応じて判定電圧ＶＪＤＧを生成する。試験イネーブル信号ＴＥＮＳＡＢ、ＴＥＮＳＡは、リファレンス判定動作ＲＥＦＪＤＧ時に、図４に示したステートデコーダＳＴＤＥＣにより生成される。

電圧生成部ＶＧＥＮ３は、電圧生成部ＶＧＥＮ２と同じ回路であり、電圧生成部ＶＧＥＮ３のトランジスタの特性は、電圧生成部ＶＧＥＮ２のトランジスタの特性と同じである。このため、電圧生成部ＶＧＥＮ３により生成される判定電圧ＶＪＤＧの値は、電圧生成部ＶＧＥＮ２により生成されるリファレンス電圧ＶＲＥＦの値と同じである。

コンパレータＣＭＰ１は、試験イネーブル信号ＴＥＮが有効レベルのときに動作する。コンパレータＣＭＰ１は、判定電圧ＶＪＤＧが基準電圧ＶＸＲＥＦ１より高いときに論理０の出力データＤＯＵＴ１を出力し、判定電圧ＶＪＤＧが基準電圧ＶＸＲＥＦ１より低いときに論理１の出力データＤＯＵＴ１を出力する。コンパレータＣＭＰ２は、試験イネーブル信号ＴＥＮが有効レベルのときに動作する。コンパレータＣＭＰ２は、判定電圧ＶＪＤＧが基準電圧ＶＸＲＥＦ２より高いときに論理０の出力データＤＯＵＴ２を出力し、判定電圧ＶＪＤＧが基準電圧ＶＸＲＥＦ２より低いときに論理１の出力データＤＯＵＴ２を出力する。

例えば、試験イネーブル信号ＴＥＮは、リファレンス判定動作ＲＥＦＪＤＧ時に、図４に示したステートデコーダＳＴＤＥＣにより生成される。したがって、図４に示したステートマシーンＳＴＭは、出力データＤＯＵＴ１が論理０で、出力データＤＯＵＴ２が論理１のとき、判定電圧ＶＪＤＧが基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２の間にあると判定する。換言すれば、出力データＤＯＵＴ１が論理０で、出力データＤＯＵＴ２が論理１のとき、選択リファレンスメモリセルＲＭＣを検出する。

このように、コンパレータＣＭＰ１、ＣＭＰ２は、リファレンス電圧ＶＲＥＦの値が基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２の間にあるときに、選択リファレンスメモリセルＲＭＣを示す判定信号ＤＯＵＴ１、ＤＯＵＴ２を出力する判定回路として動作する。なお、電圧生成部ＶＧＥＮ３を形成せず、電圧生成部ＶＧＥＮにより生成されるリファレンス電圧ＶＲＥＦをコンパレータＣＭＰ１、ＣＭＰ２に供給してもよい。

図２８は、図２７に示したセンスアンプＳＡを用いるリファレンス判定動作ＲＥＦＪＤＧの判定フローの例を示している。図２３と同じ処理については、詳細な説明は省略する。図２８に示す処理フローは、図２３と同様に、リファレンスワード線ＲＷＬ０−ＲＷＬ３毎に最適なリファレンスメモリセルＲＭＣを選択するために４回実行される。なお、ステートマシーンＳＴＭが実行する判定フローは、図２８に限定されるものではない。図２８の判定フローが開始される前、判定されるリファレンスメモリセルＲＭＣに接続されるリファレンスワード線ＲＷＬに電圧ＶＧ０−ＶＧ３のいずれかが供給される。

ステップＳ４０、Ｓ４４、Ｓ５２は、図２３のステップＳ１０、Ｓ１２、Ｓ２８と同じ処理のため、説明は省略する。ステップＳ４２において、ステートマシーンＳＴＭは、図２７に示した基準電圧生成部ＳＴＤＶＧＥＮを制御し、電流値ＩＨに対応する基準電圧ＶＸＲＥＦ１と電流値ＩＬに対応する基準電圧ＶＸＲＥＦ２を生成する。

ステップＳ４６において、ステートマシーンＳＴＭは、センスアンプＳＡのコンパレータＣＭＰ１、ＣＭＰ２を動作するため、試験イネーブル信号ＴＥＮＳＡＢ、ＴＥＮＳＡ、ＴＥＮを出力する。これにより、リファレンス電圧ＶＲＥＦと基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２との関係を示す出力データＤＯＵＴ１、ＤＯＵＴ２が生成される。

次に、ステップＳ４８において、リファレンス電圧ＶＲＥＦが基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２の間にあるとき、セル電流ＩＤＳが電流ＩＬ、ＩＨの間にあるときと判定され、処理はステップＳ５０に移行する。リファレンス電圧ＶＲＥＦが基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２の間にないとき、セル電流ＩＤＳが電流ＩＬ、ＩＨの間にないと判定され、処理はステップＳ５２に移行する。ステップＳ５０において、ステートマシーンＳＴＭは、現在の選択されているリファレンスカラム選択信号ＲＹＤに対応するリファレンスメモリセルＲＭＣを、図２２に示した条件を満足する選択リファレンスメモリセルＲＭＣとして選択する。そして、判定フローは終了する。

選択された選択リファレンスメモリセルＲＭＣを示す情報は、図１８に示した書き込み動作ＰＧＭ（ＩＮＦＭ）により、情報記憶部ＩＮＦＭに書き込まれる。そして、情報記憶部ＩＮＦＭは、半導体メモリＭＥＭのパワーオン中に、選択された４つの選択リファレンスメモリセルＲＭＣを示すリファレンス選択情報ＲＥＦＳＥＬ０−７を出力する。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、電流値ＩＨ、ＩＬに対応する基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２が生成され、２つのコンパレータＣＭＰ１、ＣＭＰ２を用いてリファレンス判定動作ＲＥＦＪＤＧが実施される。これにより、最適な閾値電圧を有するリファレンスメモリセルＲＭＣを短い時間で検出でき、リファレンス判定動作ＲＥＦＪＤＧの時間を短縮できる。

図２９は、別の実施形態における基準電圧生成部ＳＴＤＶＧＥＮの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、基準電圧生成部ＳＴＤＶＧＥＮが図２７と相違している。半導体メモリＭＥＭのその他の構成は、図４および図２７と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。

基準電圧生成部ＳＴＤＶＧＥＮは、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置される１つのｐＭＯＳトランジスタおよび４つのｎＭＯＳトランジスタを含む複数のトランジスタ列ＴＲ（ＴＲ１、ＴＲ２）を有している。各トランジスタ列ＴＲ１、ＴＲ２は、ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２を除き、リファレンス電圧ＶＲＥＦを生成するために、電源線ＶＤＤとソース線ＲＳＬの間に直列に接続されるトランジスタの列（図２７）と同じ特性のトランジスタが使用される。

ｎＭＯＳトランジスタＮＭ１１、ＮＭ１２は、接地線ＶＳＳに接続される別のｎＭＯＳトランジスタＮＭ２とともにカレントミラー回路ＣＭ１、ＣＭ２をそれぞれ形成している。但し、カレントミラー回路ＣＭ２のｎＭＯＳトランジスタＮＭ１２のゲート幅は、ｎＭＯＳトランジスタＮＭ２のゲート幅より小さく形成されている。

このため、リファレンス判定動作ＲＥＦＪＤＧ時にｎＭＯＳトランジスタＮＭ１２を流れるソース、ドレイン間電流の値は、試験端子ＩＩＮに供給される電流値ＩＨより小さくなる。例えば、電流ＩＨは１０μＡのとき、ｎＭＯＳトランジスタＮＭ１１に流れる電流は１０μＡになり、ｎＭＯＳトランジスタＮＭ１２に流れる電流は９μＡになる。したがって、図２７と同様に、電流ＩＨ（１０μＡ）に対応する基準電圧ＶＸＲＥＦ１（例えば、１．１Ｖ）と、電流ＩＬ（９μＡ）に対応する基準電圧ＶＸＲＥＦ２（例えば、１．２Ｖ）とを生成できる。

なお、ｎＭＯＳトランジスタＮＭ１１のゲート幅をｎＭＯＳトランジスタＮＭ２のゲート幅より大きくし、ｎＭＯＳトランジスタＮＭ１２のゲート幅をｎＭＯＳトランジスタＮＭ２のゲート幅より小さくしてもよい。そして、試験装置から試験端子ＩＩＮに９．５μＡの電流を供給し、ｎＭＯＳトランジスタＮＭ１２、ＮＭ１１のソース、ドレイン間電流をそれぞれ１０μＡ、９μＡにしてもよい。ソース、ドレイン間電流は、ゲート幅だけでなく、チャネル長の変更により調整してもよい。さらに、電流値が異なるカレントミラー回路を３つ以上設けるために、３つ以上のトランジスタ列ＴＲを基準電圧生成部ＳＴＤＶＧＥＮに形成し、そのうちの２つを選択してもよい。この場合、生成される基準電圧ＶＸＲＥＦ１、ＶＸＲＥＦ２の値を微調整できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図３０は、別の実施形態におけるリファレンス書き込み動作ＲＥＦＰＧＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、図３０に示すリファレンス書き込み動作ＲＥＦＰＧＭを実行するために、図４と異なるステートマシーンＳＴＭおよびリファレンスカラムデコーダＲＹＤＥＣを有している。半導体メモリＭＥＭのその他の構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。

この実施形態では、図７に丸印を付けた１６個のリファレンスメモリセルＲＭＣの書き込み動作が同時に実行される。リファレンスビット線ＲＢＬ０−ＲＢＬ１５のハイレベル期間は全て異なる。このため、図１０から図１３に示したパルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄの代わりに、パルス幅が全て異なる１６個のパルス信号ＲＥＦＰＬＳが図４に示したステートデコーダＳＴＤＥＣにより生成される。また、リファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５が互いに重複して選択されるため、図１０から図１３に示したワード線制御信号ＲＸ０−ＲＸ３は、リファレンスワード線ＲＷＬ０−ＲＷＬ３を同時に選択するために、ステートデコーダＳＴＤＥＣにより同時にハイレベルに活性化される。

図７に白丸で示したように、使用されないダミーメモリセルにはコンタクトを形成しない。このため、リファレンスワード線ＲＷＬ０−ＲＷＬ３が同時にハイレベルに活性化されても、リファレンスメモリセルＲＭＣを介してリファレンスビット線ＲＢＬからリファレンスソース線ＲＳＬに流れるリーク電流は発生しない。したがって、図７に丸印で示したリファレンスメモリセルＲＭＣに対して、正しい書き込み動作および正しいベリファイ動作が実行できる。

なお、図２０に示したように、リファレンス書き込み動作ＲＥＦＰＧＭにおいて、リファレンスワード線ＲＷＬ０−ＲＷＬ３の電圧を個別に設定してもよい。このとき、図４に示した電圧生成部ＶＧＥＮは、リファレンスワード線ＲＷＬ０−ＲＷＬ３用の４種類の電圧を生成し、リファレンスワードドライバＲＷＬＤＲＶに供給する必要がある。例えば、４種類の電圧は、抵抗分割回路を用いて生成される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、リファレンス書き込み動作ＲＥＦＰＧＭの時間を短縮できる。

図３１は、別の実施形態におけるリファレンスメモリセルアレイＲＡＲＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。リファレンスメモリセルアレイＲＡＲＹ、ステートマシーンＳＴＭおよび電圧生成部ＶＧＥＮを除く構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。なお、図３１に示すリファレンスメモリセルアレイＲＡＲＹは、図２５、図２７および図２９に示した基準電圧生成部ＳＴＤＶＧＥＮおよびセンスアンプＳＡを有する半導体メモリＭＥＭに適用されてもよい。

この実施形態では、リファレンスメモリセルアレイＲＡＲＹ内の全てのリファレンスメモリセルＲＭＣは、黒丸で示したコンタクトを介してリファレンスソース線ＲＳＬおよびリファレンスビット線ＲＢＬ（ＲＢＬ０−ＲＢＬ１５）に接続されている。リファレンスワード線ドライバＲＷＬＤＲＶは、リファレンスワード線ＲＷＬ０−ＲＷＬ３の１つを正電圧に駆動し、他のリファレンスワード線ＲＷＬを負電圧に駆動する。例えば、通常動作モードにおいて、読み出し動作を実行するためにリファレンスワード線ＲＷＬ２が正電圧に設定されるとき、ベリファイ動作用の他のリファレンスワード線ＲＷＬ０、ＲＷＬ１、ＲＷＬ３は、負電圧に設定される。書き戻しベリファイ動作ＲＥＰＧＭＶを実行するためにリファレンスワード線ＲＷＬ０が正電圧に設定されるとき、他のリファレンスワード線ＲＷＬＲＷＬ１−ＲＷＬ３は負電圧に設定される。

このために、ステートデコーダＳＴＤＥＣは、リファレンスワード線ＲＷＬ毎に電圧設定信号ＶＳＥＴを生成する機能を追加している。電圧生成部ＶＧＥＮは、リファレンスワード線ＲＷＬで使用する負電圧を生成する機能を追加している。電圧生成部ＶＧＥＮは、電圧設定信号ＶＳＥＴに応じて、リファレンスワード線ＲＷＬに対応するリファレンスワード線ドライバＲＷＬＤＲＶ毎に正電圧または負電圧を供給する。ステートデコーダＳＴＤＥＣおよび電圧生成部ＶＧＥＮのその他の機能は、図４と同様である。

リファレンスメモリセルＲＭＣは、通常動作モードにおいてリアルメモリセルＭＣの読み出し動作時および各種ベリファイ動作時にアクセスされる。また、リファレンスメモリセルＲＭＣは、試験モードにおいて、リファレンスメモリセルＲＭＣの書き込み動作時、各種ベリファイ動作時と、リファレンス判定動作ＲＥＦＪＤＧ時にアクセスされる。

リファレンスメモリセルＲＭＣのアクセス時に、アクセスに関与しないリファレンスワード線ＲＷＬを負電圧に設定することで、アクセスされないリファレンスセルトランジスタＲＣＴのゲート、ソース間電圧を低くできる。これにより、全てのリファレンスメモリセルＲＭＣにコンタクトを形成するときにも、図３１に丸印を付けていないダミーのリファレンスメモリセルＲＭＣにリーク電流が流れることを防止できる。

したがって、試験モード中に、丸印を付けたリファレンスメモリセルＲＭＣの消去ベリファイ動作を正しく実行できる。リファレンス書き込み動作ＲＥＦＰＧＭにおいて、丸印を付けたリファレンスメモリセルＲＭＣの閾値電圧を正しく設定できる。リファレンス判定動作ＲＥＦＪＤＧにおいて、丸印を付けたリファレンスメモリセルＲＭＣの閾値電圧を正しく評価できる。この結果、通常動作モード中に、読み出し動作および各種ベリファイ動作を正しく実行できる。さらに、リアルメモリセルアレイＡＲＹとほぼ同じレイアウトデータを用いて、リファレンスメモリセルアレイＲＡＲＹを形成できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、コンタクトを削除することなくリファレンスメモリセルアレイＲＡＲＹを形成するときにも、アクセスに関与しないリファレンスワード線ＲＷＬを負電圧に設定することで、リーク電流の発生を防止できる。この結果、リファレンスメモリセルＲＭＣの閾値電圧を正しく設定でき、通常動作モードにおいて読み出し動作および各種ベリファイ動作を正しく実行できる。

なお、試験時にリファレンスメモリセルＲＭＣの閾値電圧を設定した後、アクセスに関与しないリファレンスメモリセルに対して書き込みを実施し、閾値電圧を書き込みベリファイ電圧ＶＧ３よりもずっと高く設定してもよい。この方法では、通常動作モードにおいて負電圧を生成することなくリーク電流の発生を防止することができる。

図３２は、別の実施形態におけるリファレンスメモリセルアレイＲＡＲＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、通常動作モードでの３種類のベリファイ動作ＲＥＰＧＭＶ、ＥＲＳＶ、ＰＧＭＶおよび読み出し動作ＲＤの各々において、リファレンスワード線ＲＷＬ０−ＲＷＬ３毎に１６個のリファレンスメモリセルＲＭＣから１つが選択される。

このため、試験モードにおいて、全てのリファレンスビット線ＲＢＬ０−ＲＢＬ１５に接続されるリファレンスメモリセルＲＭＣがアクセスされる必要がある。これを実現するために、リファレンスメモリセルアレイＲＡＲＹ、リファレンスカラムデコーダＲＹＤＥＣ、ステートマシーンＳＴＭおよび情報記憶部ＩＮＦＭが、図４と相違している。ステートデコーダＳＴＤＥＣは、図３１に示した実施形態と同様に、アクセスに関与しないリファレンスワード線ＲＷＬを負電圧に設定する機能を有している。半導体メモリＭＥＭのその他の構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。なお、図３２に示すリファレンスメモリセルアレイＲＡＲＹは、図２５、図２７および図２９に示した基準電圧生成部ＳＴＤＶＧＥＮおよびセンスアンプＳＡを有する半導体メモリＭＥＭに適用されてもよい。

図１０から図１３に示したリファレンスカラムデコーダＲＹＤＥＣは、リファレンス書き込み動作ＲＥＦＰＧＭ時にリファレンスカラム選択信号ＲＹＤ０−ＲＹＤ１５のパルス幅を相違させるために、パルス幅の異なる１６個のパルス信号ＲＥＦＰＬＳを受ける。すなわち、図１０から図１３に示したＮＡＮＤゲートＮ２は、互いに異なるパルス信号ＲＥＦＰＬＳを受ける。また、各ＮＡＮＤゲートＮ２は、２つの入力端子を有しており、ワード線制御信号ＲＸ０−ＲＸ３を受けない。

通常動作モードにおいて、４種類のベリファイ動作毎に１６個のリファレンスメモリセルＲＭＣの１つを選択するために、図９に示した情報記憶部ＩＮＦＭは、１６個の記憶回路ＲＩＮＦ（４種類×４ビット）を有し、１６ビットのリファレンス選択情報ＲＥＦＳＥＬ０−ＲＥＦＳＥＬ１５を出力する。

例えば、リファレンス選択情報ＲＥＦＳＥＬ０−ＲＥＦＳＥＬ３は、書き戻しベリファイ動作ＲＥＰＧＭＶで使用するリファレンスメモリセルＲＭＣを選択するために使用される。リファレンス選択情報ＲＥＦＳＥＬ４−ＲＥＦＳＥＬ７は、消去ベリファイ動作ＥＲＳＶで使用するリファレンスメモリセルＲＭＣを選択するために使用される。リファレンス選択情報ＲＥＦＳＥＬ８−ＲＥＦＳＥＬ１１は、読み出し動作ＲＤで使用するリファレンスメモリセルＲＭＣを選択するために使用される。リファレンス選択情報ＲＥＦＳＥＬ１２−ＲＥＦＳＥＬ１５は、書き込みベリファイ動作ＰＧＭＶで使用するリファレンスメモリセルＲＭＣを選択するために使用される。

通常動作モード中に、各リファレンスカラム選択信号ＲＹＤ０−ＹＲＤ１５のいずれかが、書き戻しベリファイ動作ＲＥＰＧＭＶ、消去ベリファイ動作ＥＲＳＶ、読み出し動作ＲＤおよび書き込みベリファイ動作ＰＧＭＶを実行するために使用される。このために、図１０から図１３に示したＮＡＮＤゲートＮ１は、リファレンス選択情報ＲＥＦＳＥＬ０−ＲＥＦＳＥＬ３のデコード信号、リファレンス選択情報ＲＥＦＳＥＬ４−ＲＥＦＳＥＬ７のデコード信号、リファレンス選択情報ＲＥＦＳＥＬ８−ＲＥＦＳＥＬ１１デコード信号およびリファレンス選択情報ＲＥＦＳＥＬ１２−ＲＥＦＳＥＬ１５のデコード信号のオア論理を受ける。また、各ＮＡＮＤゲートＮ１は、書き戻しベリファイ信号ＲＥＰＧＭＶＳ、消去ベリファイ信号ＥＲＳＶＳ、読み出し信号ＲＤＳおよび書き込みベリファイ信号ＰＧＭＶＳを受けない。すなわち、ＮＡＮＤゲートＮ１は、２入力である。

リファレンス判定動作ＲＥＦＪＤＧにおいて、ステートマシーンＳＴＭは、各リファレンスワード線ＲＷＬ０−ＲＷＬ３毎に、１６個のリファレンスメモリセルＲＭＣの１つを選択する。このために、ステートマシーンＳＴＭは、選択したリファレンスメモリセルＲＭＣの位置を示す情報を、情報記憶部ＩＮＦＭに書き込む。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、より多くのリファレンスメモリセルＲＭＣの中から最適な閾値電圧を有するリファレンスメモリセルＲＭＣを選択できる。

図３３は、別の実施形態におけるリファレンスメモリセルアレイＲＡＲＹの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、通常動作モードにおいて、セル電流の精度が最も必要な読み出し動作ＲＤ用のリファレンスメモリセルＲＭＣが、１３個のリファレンスメモリセルＲＭＣの中から選択される。

読み出し動作ＲＤ用のリファレンスメモリセルＲＭＣは、上述した実施形態と同様に、リファレンスワード線ＲＷＬ２に接続される。このために、リファレンスメモリセルアレイＲＡＲＹ、リファレンスカラムデコーダＲＹＤＥＣ、ステートマシーンＳＴＭおよび情報記憶部ＩＮＦＭが、図４と相違している。ステートデコーダＳＴＤＥＣは、図３１に示した実施形態と同様に、アクセスに関与しないリファレンスワード線ＲＷＬを負電圧に設定する機能を有している。半導体メモリＭＥＭのその他の構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。

なお、図３１に示すリファレンスメモリセルアレイＲＡＲＹは、図２５、図２７および図２９に示した基準電圧生成部ＳＴＤＶＧＥＮおよびセンスアンプＳＡを有する半導体メモリＭＥＭに適用されてもよい。また、図７と同様に、使用されないダミーメモリセルにはコンタクトを形成しなくてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図３４は、別の実施形態におけるリファレンス書き込み動作ＲＥＦＰＧＭ中の書き込み動作ＰＧＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図３４において、符号ｉの意味は、図２０と同じである。

この実施形態では、４つのリファレンスビット線ＲＢＬに供給される電圧ＶＤＳａ、ＶＤＳｂ、ＶＤＳｃ、ＶＤＳｄが互いに異なっている。リファレンスグローバルビット線ＲＧＢＬに異なる電圧が供給されるため、図７に示したリファレンスワード線ＲＷＬ０−ＲＷＬ３毎に、４つのリファレンスメモリセルＲＭＣは、１つずつ順に書き込み動作ＰＧＭが実行される。

図３４に示す動作を実現するために、ステートデコーダＳＴＤＥＣおよび電圧生成部ＶＧＥＮが、図４と相違している。半導体メモリＭＥＭのその他の構成は、図４と同様である。すなわち、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。なお、図３４に示す動作は、図２５、図２７および図２９に示した基準電圧生成部ＳＴＤＶＧＥＮおよびセンスアンプＳＡを有する半導体メモリＭＥＭで実行されてもよい。また、図３４に示す動作は、図３１から図３３のリファレンスメモリセルアレイＲＡＲＹを有する半導体メモリＭＥＭで実行されてもよい。

ステートデコーダＳＴＤＥＣは、図１８に示したリファレンス書き込み動作ＲＥＦＰＧＭにおいて、生成タイミングが互いに異なりかつ互いに重複しないパルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄを生成する。また、ステートデコーダＳＴＤＥＣは、最初のパルス信号ＲＥＦＰＬＳａの出力を開始するときから、最後のパルス信号ＲＥＦＰＬＳｄを出力するまでの間、リファレンスワード線ＲＷＬｉを電圧ＶＧに設定する。

電圧生成部ＶＧＥＮは、リファレンス書き込み動作ＲＥＦＰＧＭ中に、ステートデコーダＳＴＤＥＣからの制御に基づいて、リファレンスビット線ＲＢＬｉに供給する電圧ＶＤＳ（ＶＤＳａ、ＶＤＳｂ、ＶＤＳｃ、ＶＤＳｃ）を順に生成する。電圧ＶＤＳを迅速に切り替えるために、電圧生成部ＶＧＥＮは、例えば、４種類の電圧ＶＤＳを同時に生成する抵抗分割回路と、生成された電圧ＶＤＳの１つを選択するセレクタとを有している。なお、図２０と同様に、４種類の電圧ＶＤＳａ、ＶＤＳｂ、ＶＤＳｃ、ＶＤＳｄの値は、選択されるリファレンスワード線ＲＷＬｉに応じて変更される。

図３４では、４つのリファレンスカラム選択信号ＲＹＤのパルス幅を決めるパルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄのパルス幅は、互いに等しく設定されている。このため、順次にオンする４つのリファレンスカラムスイッチＲＣＳＷのオン期間は互いに同じである。しかし、パルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄのパルス幅は相違させてもよい。また、パルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄのパルス幅を互いに等しくする代わりに、図１０から図１３に示したリファレンス書き込み信号ＲＰＧＭのハイレベル期間により、リファレンスビット線ＲＢＬｉ電圧ＶＤＳが供給される期間を相違させてもよい。このとき、ステートデコーダＳＴＤＥＣは、パルス信号ＲＥＦＰＬＳａ−ＲＥＦＰＬＳｄを生成しなくてよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図３５は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を含んでいる。システムＳＹＳの形態は、シリコン基板上に複数のマクロが集積されたシステムオンチップ、あるいはパッケージ基板上に複数のチップが搭載されたシステムインパッケージのいずれでもよい。

例えば、システムＳＹＳは、ＣＰＵ、ＲＯＭおよび周辺回路ＰＥＲＩと、上述した半導体メモリＭＥＭのいずれかとを有している。ＣＰＵ、ＲＯＭ、周辺回路ＰＥＲＩおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＲＯＭは、ＣＰＵにより実行されるプログラムを格納している。ＣＰＵは、ＲＯＭにアクセスするとともに、半導体メモリＭＥＭにアクセスし、システム全体の動作を制御する。なお、ＣＰＵにより実行されるプログラムが半導体メモリＭＥＭに格納されるとき、ＲＯＭはシステムＳＹＳに搭載されなくてもよい。周辺回路ＰＥＲＩは、システムＳＹＳに接続される入力装置および出力装置の少なくともいずれかを制御する。システムＳＹＳに搭載された半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、書き込み動作、読み出し動作および消去動作を実行する。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＢＬ‥リアルビット線；ＣＭＰ‥コンパレータ；ＣＮＴＵ‥制御部；ＣＮＵ‥スイッチ部；ＣＴ‥リアルセルトランジスタ；ＩＮＦＭ‥情報記憶部；ＬＴ‥ラッチ回路；ＭＥＭ‥半導体メモリ；ＭＣ‥リアルメモリセル；ＭＵ‥記憶部；Ｎ１、Ｎ２、Ｎ３‥ＮＡＮＤゲート；ＲＢＬ‥リファレンスビット線；ＲＣＳＷ‥リファレンスカラムスイッチ；ＲＣＴ‥リファレンスセルトランジスタ；ＲＤＵ‥読み出し部；ＲＧＢＬ‥リファレンスグローバルビット線；ＲＩＮＦ‥記憶回路；ＲＭＣ‥リファレンスメモリセル；ＲＷＬ‥リファレンスワード線；ＲＹＤＥＣ‥デコード部；ＳＡ‥センスアンプ；ＳＡＳＷ‥スイッチ；ＳＭＣ‥選択メモリセル；ＳＴＤＶＧＥＮ‥基準電圧生成部；ＳＴＭ‥ステートマシーン；ＶＧＥＮ‥電圧生成部；ＶＸＲＥＦ‥基準電圧；ＷＬ‥リアルワード線

Claims (12)

1. リアルセルトランジスタを含み、前記リアルセルトランジスタにデータを保持するリアルメモリセルと、
   閾値電圧が互いに異なり、コントロールゲートが共通のリファレンスワード線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルと、
   前記リファレンスメモリセルのいずれかである選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部と、
   前記リアルメモリセルがアクセスされるときに、前記記憶部に記憶されている情報に応じて前記選択リファレンスメモリセルに対応する１つの選択信号を出力し、前記リファレンスセルトランジスタの閾値電圧を設定するときに、複数の前記リファレンスメモリセルにそれぞれ対応する複数の選択信号を出力するデコード部と、
   前記リファレンスメモリセルのドレインとリファレンスグローバルビット線との間に配置され、前記選択信号をそれぞれ受けてオンする複数のスイッチ回路と、
   前記リアルセルトランジスタのドレインおよび前記リファレンスグローバルビット線に接続され、前記リアルメモリセルがアクセスされるときに、前記リアルメモリセルに流れる電流値を前記選択リファレンスメモリセルに流れる電流値と比較し、前記リアルメモリセルに保持されているデータの論理を判定する読み出し部と、
   前記リアルメモリセルおよび前記リファレンスメモリセルのアクセスを制御するとともに、前記リファレンスセルトランジスタの閾値電圧を設定するときに、前記リファレンスワード線および前記リファレンスグローバルビット線をそれぞれ所定の電圧に設定する制御部と
   を備えていることを特徴とする半導体メモリ。
2. 前記デコード部は、前記リファレンスセルトランジスタの閾値電圧を設定するときに、パルスが互いに重複し、パルス幅が互いに異なる前記選択信号を生成すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記デコード部は、前記リファレンスセルトランジスタの閾値電圧を設定するときに、前記複数のスイッチ回路を順にオンさせるために前記選択信号を順に出力し、
   前記制御部は、前記リファレンスセルトランジスタの閾値電圧を設定するときに、前記リファレンスグローバルビット線に設定する電圧を、オンするスイッチ回路毎に変更すること
   を特徴とする請求項１記載の半導体メモリ。
4. 前記記憶部は、
   前記選択リファレンスメモリセルを示す情報が書き込まれる不揮発性メモリと、
   半導体メモリのパワーオンに応答して、前記不揮発性メモリから情報を読み出す読み出し回路と、
   読み出した情報をラッチし、ラッチした情報を出力するラッチ回路と
   を備えていることを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体メモリ。
5. 前記デコード部は、
   前記読み出し部が動作するときに、前記スイッチ回路のいずれかをオンさせるために、前記記憶部に記憶されている情報に応じて複数の第１選択信号の１つを出力する第１デコーダと、
   前記リファレンスセルトランジスタの閾値電圧を設定するときに、複数の前記スイッチ回路をオンさせるために、パルス幅が互いに異なる複数の第２選択信号を出力する第２デコーダと、
   前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記スイッチ回路のいずれかをオンさせるため、前記リファレンスメモリセルを示すアドレス信号に応じて複数の第３選択信号の１つを出力する第３デコーダと、
   前記第１デコーダ、前記第２デコーダおよび前記第３デコーダの出力のオア論理を前記各選択信号として出力するオア回路と
   を備えていることを特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
6. 前記デコード部は、前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記複数のスイッチ回路を順にオンさせるために前記選択信号を順に出力すること
   を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
7. 前記リファレンスセルトランジスタに設定された閾値電圧を確認するための基準電圧を生成する基準電圧生成部と、
   前記リアルメモリセルがアクセスされるときに、前記リアルセルトランジスタのドレインを前記読み出し部に接続し、前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記基準電圧生成部からの前記基準電圧が供給される基準電圧線を前記読み出し部に接続する切り換えスイッチと
   を備えていることを特徴とする請求項１ないし請求項６のいずれか１項記載の半導体メモリ。
8. 前記リファレンスセルトランジスタに設定された閾値電圧を確認するための第１基準電圧と、前記第１基準電圧より高い第２基準電圧を生成する基準電圧生成部と、
   前記リファレンスセルトランジスタに設定された閾値電圧を確認するときに、前記各リファレンスメモリセルに流れる電流に応じて生成されるリファレンス電圧の値を前記第１基準電圧および前記第２基準電圧と比較し、前記リファレンス電圧の値が前記第１基準電圧と前記第２基準電圧との間にあるときに、前記選択リファレンスメモリセルを示す判定信号を出力する判定回路と
   を備えていることを特徴とする請求項１ないし請求項６のいずれか１項記載の半導体メモリ。
9. マトリックス状に配置され、複数の前記リファレンスメモリセルの列を含むリファレンスメモリセルアレイを備え、
   前記リファレンスワード線は、前記リファレンスメモリセルの列毎に前記リファレンスセルトランジスタに接続され、
   前記リファレンスメモリセルの列の１つは、前記リアルメモリセルの読み出し動作で使用される少なくとも１つの前記リファレンスメモリセルを含み、
   前記リファレンスメモリセルの列の別の１つは、前記リアルメモリセルのベリファイ動作で使用される少なくとも１つの前記リファレンスメモリセルを含み、
   前記読み出し動作および前記ベリファイ動作で使用されない前記リファレンスメモリセルの前記リファレンスセルトランジスタのソースおよびドレインの少なくとも一方は、配線に接続されることなくオープン状態に設定されること
   を特徴とする請求項１ないし請求項８のいずれか１項記載の半導体メモリ。
10. マトリックス状に配置され、複数の前記リファレンスメモリセルの列を含むリファレンスメモリセルアレイと、
    前記リファレンスメモリセルの列毎に前記リファレンスセルトランジスタに接続される前記リファレンスワード線を駆動するドライバと
    前記ドライバに供給する正電圧および負電圧を生成する電圧生成部と
    を備え、
    前記リファレンスメモリセルの列の１つは、前記リアルメモリセルの読み出し動作で使用される少なくとも１つの前記リファレンスメモリセルを含み、
    前記リファレンスメモリセルの列の別の１つは、前記リアルメモリセルのベリファイ動作で使用される少なくとも１つの前記リファレンスメモリセルを含み、
    前記読み出し動作で使用される前記リファレンスメモリセルがアクセスされるとき、前記ドライバは、前記読み出し動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記正電圧に設定するときに、前記ベリファイ動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記負電圧に設定し、
    前記ベリファイ動作で使用される前記リファレンスメモリセルがアクセスされるとき、前記ドライバは、前記ベリファイ動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記正電圧に設定するときに、前記読み出し動作で使用される前記リファレンスメモリセルの前記リファレンスセルトランジスタに接続される前記リファレンスワード線を前記負電圧に設定すること
    を特徴とする請求項１ないし請求項８のいずれか１項記載の半導体メモリ。
11. リアルセルトランジスタを含み、前記リアルセルトランジスタにデータを保持するリアルメモリセルと、コントロールゲートが共通のリファレンスワード線に接続され、ドレインが互いに異なるリファレンスビット線に接続されるリファレンスセルトランジスタをそれぞれ含む複数のリファレンスメモリセルとを含む半導体メモリの製造方法であって、
    試験回路により、前記リファレンスワード線に書き込み電圧を与え、前記ドレインに互いに異なるパルス幅の書き込み信号を与えて、前記リファレンスセルトランジスタの閾値電圧を互いに異なる値に設定し、
    前記試験回路により、前記リファレンスセルトランジスタの閾値電圧を期待値とそれぞれ比較し、
    前記試験回路により、閾値電圧が前記期待値に設定されている前記リファレンスメモリセルの１つを、前記リアルメモリセルがアクセスされるときにリファレンス電圧を生成する選択リファレンスメモリセルとして設定すること
    を特徴とする半導体メモリの製造方法。
12. 前記半導体メモリは、前記選択リファレンスメモリセルを示す情報を記憶する不揮発性の記憶部と、前記リアルメモリセルがアクセスされるときに、前記記憶部に記憶されている情報に応じて前記選択リファレンスメモリセルに対応する１つの選択信号を出力するデコード部と、前記選択信号をそれぞれ受けてオンし、前記リファレンスメモリセルを前記リアルメモリセルに保持されているデータの論理を判定する読み出し部に接続する複数のスイッチ回路とを備え、
    前記選択リファレンスメモリセルの設定は、前記選択リファレンスメモリセルを示す情報を前記記憶部に書き込むことで行われること
    を特徴とする請求項１１記載の半導体メモリの製造方法。

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