JP4777710B2

JP4777710B2 - アナログ／デジタル変換装置

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Publication number: JP4777710B2
Application number: JP2005212803A
Authority: JP
Inventors: 直人江見
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2005-07-22
Filing date: 2005-07-22
Publication date: 2011-09-21
Anticipated expiration: 2025-07-22
Also published as: JP2007035094A

Description

本発明は、アナログ／デジタル変換装置に関する。

図８は、フラッシュメモリのメモリセルアレイの構成図である。メモリセルアレイは、複数のメモリセルＣＥにより構成される。メモリセルＣＥは、電界効果トランジスタである。ワードラインＷＬ０，ＷＬ１等は、メモリセルＣＥのコントロールゲートに接続される。ビットラインＢＬ０，ＢＬ１等は、メモリセルＣＥのドレインに接続される。メモリセルＣＥのソース及びバックゲートには、所定の電圧が印加される。ワードラインＷＬ０，ＷＬ１等及びビットラインＢＬ０，ＢＬ１等に所定の電圧を印加することにより、メモリセルＣＥのデータの読み出しや書き込みを行うことができる。フラッシュメモリは、読み出し時や書き換え時に様々な電圧を使用する。これらの電圧は、電源電圧Ｖｃｃより半導体チップ内部の回路によって生成されている。半導体チップ内で生成される各種内部電圧を測定することは、フラッシュメモリの特性（例えば読み出し速度や最低動作電圧等）を知る上で重要である。そのため、内部電圧をアナログ／デジタル変換器等の回路を使用して測定するか、そのような回路を搭載していない半導体チップの場合は、内部電圧をプロービングして直接測定する等していた。

また、下記の特許文献１の半導体記憶装置では、Ｙデコーダにて選択可能なデジット線上に閾値を一定としたダミーセルを通常のセルと同じように配置し、複数のワード線、デジット線の交差部分に配置されたメモリセル群という構成に対して、通常セルと同等の構成でデジット線上に閾値が固定されているダミーセルを配置し、Ｙデコーダで通常セルと同様にダミーセルが配置されたデジット線を選択し、データをセンスアンプを介して出力をする。

また、下記の特許文献２の不揮発性半導体記憶装置では、ベリファイ判定を繰り返すことによりＮ値の多値データを不揮発性半導体メモリに書き込む際、期待値としてその閾値が最も高いＮ番目のレベルが書き込まれるメモリセルに対しては、Ｎ−１番目以下のレベルが書き込まれるメモリセルの書き込みが完了するまでベリファイ判定を無効化し、Ｎ−１番目の書き込みレベルに達した後に前記Ｎ番目のレベルが書き込まれるメモリセルに対するベリファイ判定を有効化する。Ｎ番目のレベルに対応するセンスアンプに供給されるリファレンス電流値は当該センスアンプが不定センスとならない値以上に設定され、Ｎ番目のデータのベリファイ判定を行う際には、ベリファイ読み出しのために供給されるワード線電位をＶｗ１からＶｗ２に上げる。これにより、データ読み出し時のマージンを最大に確保すると供に、データ書き込みの際のベリファイ動作時に不定センスが発生しないようにする。

また、下記の特許文献３の不揮発性半導体多値記憶装置では、メモリセルＭ１１〜Ｍｍｎは、ｍ個毎にソース及びドレインが各々共通接続される。ワードドライバの読出し用及び検証用の電源として複数の電圧を発生できるワード線電圧発生回路を設け、ワード線電圧発生回路は書込み用電源で、接地電圧及び負電圧を発生する。検証動作時及び読出し動作時の複数のワード線電圧によって、多値データのメモリセルへの書込み及び多値データの読出しができる。

特開２００３−５９２９９号公報特開２００４−２４１０８３号公報特開平９−９１９７１号公報

アナログ／デジタル変換回路を半導体チップに搭載すると回路規模が大きくなってしまい、コストの増大を招く。また、内部プロービングにより内部電圧を測定するには手間と時間がかかりすぎるという問題がある。

本発明の目的は、半導体チップに搭載するアナログ／デジタル変換回路の規模を増大させず、及び／又は内部プロービングによる手間と時間を短縮することができるアナログ／デジタル変換装置を提供することである。

本発明の一観点によれば、閾値電圧が異なる複数の不揮発性のメモリセルを含む第１のメモリセルアレイと、複数のメモリセルに共通に接続され、被測定アナログ電圧を印加するための１本のワードラインと、複数のメモリセルに接続され、ワードラインに印加されるアナログ電圧に応じて複数のメモリセルの出力信号を出力するための複数のビットラインと、リファレンス信号を生成するための異なる閾値電圧を有する複数のリファレンスメモリセルと、複数のビットラインの出力信号とリファレンス信号とを比較し、複数のビットラインの出力信号をそれぞれ２値の信号に変換するセンスアンプとを有するアナログ／デジタル変換装置が提供される。複数のビットラインに出力される出力信号は、ワードラインに印加される被測定アナログ電圧をデジタル信号に変換した信号に対応する信号である。

メモリセルを用いてアナログ／デジタル変換装置を構成することができるので、半導体チップに搭載するアナログ／デジタル変換装置の規模の増大を防止することができる。また、内部プロービングによる内部電圧測定に比べ、手間と時間を短縮することができる。

（第１の実施形態）
図１は、本発明の第１の実施形態によるアナログ／デジタル変換装置の構成例を示す図である。このアナログ／デジタル変換装置は、フラッシュメモリの構成を流用したものであり、その基本的構成はフラッシュメモリと同じである。

メモリセルアレイ１０６は、図８のメモリセルアレイと同様の構成を有する。具体的には、メモリセルアレイ１０６は、ｐ型ウエル１０７内に２次元配列された複数の不揮発性メモリセルＣＥを有する。メモリセルＣＥは、コントロールゲート、フローティングゲート、ソース及びドレインを有する電界効果トランジスタである。複数のメモリセルＣＥは、行毎にコントロールゲートが同一のワードラインＷＬに接続され、列毎にドレインが同一のビットラインＢＬに接続される。メモリセルＣＥは、ワードラインＷＬの電圧及び自己の閾値電圧（記憶内容）に応じて、ビットラインＢＬに出力信号（電流）を出力する。

リファレンスメモリセルアレイ１０５は、リファレンス信号（電圧）ＶＲＥＦを出力する。その詳細は、後に図２を参照しながら説明する。

電圧生成回路１０４は、外部電圧ＶＰＰＥ及びその他の電圧を基に電圧を生成し、Ｘデコーダ１０１、Ｙデコーダ１０２及びリファレンスメモリセルアレイ１０５に供給する。Ｘデコーダ１０１は、２１ビットのアドレス信号Ａを基に複数のワードラインＷＬのうちの１つに選択的に被測定アナログ電圧を供給する。Ｙデコーダ１０２は、２１ビットのアドレス信号Ａに応じて、複数のビットラインＢＬの中から例えば３２本を選択し、３２ビットのデータＤＡＴＡとして３２個のセンスアンプ１０３に供給する。センスアンプ１０３は、３２個のセンスアンプを有し、３２ビットの読み出しデータＤＡＴＡとリファレンス信号ＲＥＦとを比較し、比較結果を３２ビットのデータＤＯとして出力する。データＤＡＴＡの値がリファレンス信号ＲＥＦ以上であるときにはデータＤＯが１になり、データＤＡＴＡの値がリファレンス信号ＲＥＦ未満であるときにはデータＤＯが０になる。すなわち、センスアンプ１０３は、リファレンス信号ＶＲＥＦを閾値として、データＤＡＴＡを２値のデータＤＯに変換する。処理部１０８は、アドレス信号Ａ及びデータＤＯ等を入出力することができる。

電圧生成回路１０４は、フラッシュメモリの読み出しや書き換え等の半導体チップ内で使われる電源電圧Ｖｃｃ以外の電圧を生成する回路である。具体的には、電圧生成回路１０４は、昇圧回路とレギュレータ回路で構成され、モードに応じて必要な電圧を生成する。また、メモリセルＣＥの閾値電圧プログラム時には、電圧生成回路１０４は、外部電圧ＶＰＰＥを使用することで、内部の昇圧回路を使用せず電圧を生成することも可能である。

図２は、図１のリファレンスメモリセルアレイ１０５の構成例を示す図である。リファレンスメモリセルアレイ１０５は、メモリセルアレイ１０６と基本的構成は同じである。複数のリファレンスメモリセルは、読み出し判定用リファレンスメモリセルＲＣＥ、書き込み判定用リファレンスメモリセルＷＣＥ及び消去判定用リファレンスメモリセルＥＣＥを有し、２次元に配置される。リファレンスメモリセルは、メモリセルＣＥと同様に、コントロールゲート、フローティングゲート、ソース及びドレインを有する電界効果トランジスタである。複数のリファレンスメモリセルは、行毎にコントロールゲートが同一のワードラインＷＬ０，ＷＬ１等に接続され、列毎にドレインが同一のビットラインＢＬ０，ＢＬ１等に接続される。リファレンスメモリセルは、ワードラインＷＬ０，ＷＬ１等の電圧及び自己の閾値電圧（記憶内容）に応じて、ビットラインＢＬ０，ＢＬ１等に出力信号（電流）を出力する。ビットラインＢＬ０，ＢＬ１等には、それぞれ電流ＩＲＥＦ０，ＩＲＥＦ１等が流れる。

読み出し判定用リファレンスメモリセルＲＣＥは、例えば、コントロールゲートがワードラインＷＬ３に接続され、ドレインがビットラインＢＬ０に接続される。書き込み判定用リファレンスメモリセルＷＣＥは、例えば、コントロールゲートがワードラインＷＬ２に接続され、ドレインがビットラインＢＬ１に接続される。消去判定用リファレンスメモリセルＥＣＥは、例えば、コントロールゲートがワードラインＷＬ１に接続され、ドレインがビットラインＢＬ２に接続される。リファレンスメモリセルＲＣＥ、ＷＣＥ及びＥＣＥは、互いに閾値電圧が異なる。

リファレンス用Ｘデコーダ２０１は、動作モードに応じて、複数のワードラインＷＬ０，ＷＬ１等のうちの１本に所定の電圧を印加する。リファレンス用Ｙデコーダ２０２は、動作モードに応じて、複数のビットラインＢＬ０，ＢＬ１等の中からいずれか１つを選択してリファレンス信号（電圧）ＶＲＥＦとして出力する。

読み出し判定用リファレンスメモリセルＲＣＥは、読み出し判定用の閾値電圧を有する。読み出しモードのときには、ワードラインＷＬ３に所定の電圧を印加し、ビットラインＢＬ０の信号をリファレンス信号ＶＲＥＦとして出力する。

書き込み判定用リファレンスメモリセルＷＣＥは、書き込み判定用の閾値電圧を有する。書き込みベリファイモードのときには、ワードラインＷＬ２に所定の電圧を印加し、ビットラインＢＬ１の信号をリファレンス信号ＶＲＥＦとして出力する。

消去判定用リファレンスメモリセルＥＣＥは、消去判定用の閾値電圧を有する。消去ベリファイモードのときには、ワードラインＷＬ１に所定の電圧を印加し、ビットラインＢＬ２の信号をリファレンス信号ＶＲＥＦとして出力する。

リファレンス用Ｘデコーダ２０１がワードラインＷＬ０，ＷＬ１等に印加する電圧は、通常、電圧生成回路１０４で生成するが、リファレンスメモリセルの閾値電圧プログラム時には半導体チップの外部の外部電圧ＶＰＰＥを使用する。複数のリファレンスメモリセルＲＣＥ，ＷＣＥ，ＥＣＥを用いることにより、異なるリファレンス信号ＶＲＥＦを生成することができる。

読み出し動作について説明する。Ｘデコーダ１０１は、アドレス信号Ａにより選択されたワードラインＷＬに５Ｖを印加する。Ｙデコーダ１０２は、アドレス信号Ａにより選択された３２本のビットラインＢＬに約０．６Ｖを印加することによりプリチャージする。ワードラインＷＬにより選択された３２個のメモリセルＣＥがオンになり、その３２本のビットラインＢＬに電流が流れる。センスアンプ１０３は、３２ビットのデータＤＡＴＡを読み出し用リファレンス信号ＶＲＥＦと比較して、３２ビットのデータＤＯを出力する。読み出し用リファレンス信号ＶＲＥＦは、読み出し判定用リファレンスメモリセルＲＣＥにより生成される。

次に、書き込み動作について説明する。Ｘデコーダ１０１は、アドレス信号Ａにより選択されたワードラインＷＬに９Ｖを印加する。Ｙデコーダ１０２は、アドレス信号Ａにより選択されたビットラインＢＬに５Ｖを印加し、数μ秒間維持する。すると、そのメモリセルＣＥはプログラムされて、メモリセルＣＥの閾値電圧が上昇する。なお、書き込みを行わないメモリセルＣＥのビットラインＢＬには、０Ｖを印加する。書き込みの完了レベルまで閾値電圧が上昇したかどうかの書き込みベリファイは、センスアンプ１０３により行う。ワードラインＷＬに所定の電圧（例えば５．５Ｖ）を印加し、書き込みを行ったメモリセルＣＥのビットラインＢＬのデータＤＡＴＡを読み出す。センスアンプ１０３は、データＤＡＴＡと書き込み用リファレンス信号ＶＲＥＦとを比較し、データＤＯを出力する。処理部１０８は、データＤＯを基に正しく書き込みが行われたか否かを判定し、正しくなければ再び書き込み動作を行う。上記の書き込み用リファレンス信号ＶＲＥＦは、書き込み判定用リファレンスメモリセルＷＣＥにより生成される。

次に、消去動作について説明する。消去時は、同一ウェル１０７上に構成される全メモリセルＣＥを一括消去する。一括消去の対象となるメモリセルＣＥのワードラインＷＬに−９Ｖを印加し、メモリセルＣＥのソース及びビットラインＢＬをフローティングにした状態で、ｐ型ウエル１０７に９Ｖを印加する。この状態を数ｍ秒間維持すると、メモリセルＣＥの記憶内容は消去され、メモリセルＣＥの閾値電圧が低下する。消去の完了レベルまで閾値電圧が低下したかどうかの消去ベリファイは、センスアンプ１０３により行う。ワードラインＷＬに所定の電圧を印加し、消去を行ったメモリセルＣＥのビットラインＢＬのデータＤＡＴＡを読み出す。センスアンプ１０３は、データＤＡＴＡと消去用リファレンス信号ＶＲＥＦとを比較し、データＤＯを出力する。処理部１０８は、データＤＯを基に正しく消去が行われたか否かを判定し、正しくなければ再び消去動作を行う。上記の消去用リファレンス信号ＶＲＥＦは、消去判定用リファレンスメモリセルＥＣＥにより生成される。

本実施形態は、これらの読み出し時、書き込み時、消去時、またはその他のモード時に、半導体チップの内部電圧を測定することを目的とする。そのための準備として、メモリセルＣＥのデータ消去を行い、書き込みを数回実施し、同一ワードラインＷＬ上に閾値電圧を少しずつ変化させた複数のメモリセルＣＥを配置する。最初に消去を行い、全てのメモリセルＣＥの閾値電圧を消去レベルまで落とす。図３に示すように、１本のワードラインＷＬｃは、３２個のメモリセルＣＥ０〜ＣＥ３１に共通に接続される。消去後、ワードラインＷＬｃの３２個のメモリセルＣＥ０〜ＣＥ３１に対して書き込みを行う。

図４は、３２個のメモリセルＣＥ０〜ＣＥ３１の電流Ｉｄ−電圧Ｖｗｌ曲線の例を示すグラフである。電圧Ｖｗｌは、ワードラインＷＬｃの電圧である。電流Ｉｄは、ビットラインＢＬに流れるメモリセルのドレイン電流である。左端の曲線がメモリセルＣＥ０の特性を示し、右端の曲線がメモリセルＣＥ３１の特性を示す。３２本の曲線は、メモリセルＣＥ０〜ＣＥ３１の特性を示す。

通常時は電圧生成回路１０４の電圧、試験時は半導体チップ外部からの外部電圧ＶＰＰＥを使用し、メモリセルＣＥ０〜ＣＥ３１のワードラインＷＬｃに印加する電圧を細かく変化させて書き込みを行う。すなわち、各メモリセルＣＥ０〜ＣＥ３１には、図４に示す異なるワードライン電圧ＶｗｌをワードラインＷＬｃに印加して、書き込みを行う。書き込みベリファイに成功するまで、書き込みを繰り返すことにより、図４に示すように、閾値電圧が少しずつ段階的に異なるメモリセルＣＥ０〜ＣＥ３１を生成することができる。メモリセルＣＥ０〜ＣＥ３１は、その書き込み回数が異なる。メモリセルＣＥ０の書き込み回数が最も少なく、メモリセルＣＥ３１の書き込み回数が最も多くなる。その結果、同一ワードラインＷＬｃ上に閾値電圧の異なるメモリセルＣＥ０〜ＣＥ３１が並ぶ。本実施形態では３２個のメモリセルＣＥ０〜ＣＥ３１に異なる閾値電圧を設定しており、Ｉｄ−Ｖｗｌ曲線上では電圧Ｖｗｌとして３〜５Ｖを印加したとき、電流Ｉｄとして１０μＡ流れるようなメモリセルＣＥ０〜ＣＥ３１の閾値電圧に設定してある。メモリセルＣＥ０〜ＣＥ３１は、それぞれ０．０６２５Ｖずつ閾値電圧が異なる。

以上のように、メモリセルＣＥ０〜ＣＥ３１は、ワードラインＷＬｃに異なる電圧を印加し、各メモリセルＣＥ０〜ＣＥ３１のビットラインＢＬの出力信号に対応するデータＤＯをベリファイすることにより、異なる閾値電圧を持たせることができる。

以上はメモリセルＣＥ０〜ＣＥ３１の閾値電圧の設定方法を説明したが、リファレンスメモリセルＲＣＥ、ＷＣＥ及びＥＣＥの閾値電圧の設定方法も同様である。リファレンスメモリセルＲＣＥ、ＷＣＥ及びＥＣＥのワードラインに外部電圧ＶＰＰＥを印加することにより、リファレンスメモリセルＲＣＥ、ＷＣＥ及びＥＣＥに異なる閾値電圧を持たせることができる。

図５は、消去判定用リファレンスメモリセルＥＣＥを用いて被測定電圧Ｖｃを測定する場合のＩｄ−Ｖｗｌ曲線を示すグラフである。上記の状態で、異なる閾値電圧のメモリセルＣＥ０〜ＣＥ３１が並ぶワードラインＷＬｃに被測定アナログ電圧Ｖｃを印加する。内部生成回路１０４で生成された電圧を測定したい場合は、電圧生成回路１０４の出力をそのままＸデコーダ１０１を介してワードラインＷＬｃに出力する。その他の電圧を測定したい場合は、その測定したい電圧を電圧生成回路１０４及びＸデコーダ１０１を介してワードラインＷＬｃに出力する。

読み出し動作と同様にビットラインＢＬに約０．６Ｖの電圧を印加し、メモリセルＣＥ０〜ＣＥ３１のデータＤＡＴＡをセンスアンプ１０３にて判定する。この時のセンスアンプ１０３のリファレンス電圧ＶＲＥＦは、例えば、消去用リファレンスメモリセルＥＣＥを用いる。消去判定用リファレンスメモリセルＥＣＥの曲線は、例えば、メモリセルＣＥ６及びＣＥ７の曲線の間に位置する。

リファレンス電圧ＶＲＥＦは、ワードラインＷＬｃ上に並べたメモリセルＣＥ０〜ＣＥ３１の閾値電圧の範囲内に入っていることが望ましい。ただし、リファレンス電圧ＶＲＥＦは、読み出し用リファレンスメモリセルＲＣＥを用いようが、書き込み用リファレンスメモリセルＷＣＥを用いようが、測定専用のリファレンスメモリセルを用いても構わない。逆に言えば、測定したい電圧にあわせてリファレンスメモリセルの閾値電圧を変えることにより、より広い領域の電圧の測定が可能となる。リファレンスメモリセルのワードラインには通常時は電圧生成回路１０４で生成されたベリファイ電圧Ｖｖを印加し、試験時は外部電圧ＶＰＰＥをそのまま印加する。

例えば、図５において、消去用リファレンスメモリセルＥＣＥは、ワードライン電圧Ｖｗｌを電圧Ｖｒ（３．４４Ｖ）にすると、ドレイン電流Ｉｄが１０μＡになる。この電圧Ｖｒを、消去用リファレンスメモリセルＥＣＥの閾値電圧とする。

消去用リファレンスメモリセルＥＣＥのワードラインＷＬ１にベリファイ電圧Ｖｖ（３．５５Ｖ）を印加すると、ビットラインＢＬ２に電流Ｉｒが流れる。電流Ｉｒは、リファレンス電圧ＶＲＥＦに変換される。

測定したい電圧ＶｃをワードラインＷＬｃに印加し、消去用リファレンスメモリセルＥＣＥのワードラインＷＬ１にはベリファイ電圧Ｖｖ（３．５５Ｖ）を印加した状態で、読み出し動作を行う。

ワードラインＷＬｃに被測定電圧Ｖｃを印加すると、メモリセルＣＥ０〜ＣＥ３１のビットラインＢＬにはそれぞれ図５に示す電流Ｉｄが流れる。この３２本のビットラインＢＬの電流Ｉｄは、電流Ｉｒ（リファレンス電圧ＶＲＥＦ）と比較される。メモリセルＣＥ０〜ＣＥ１７の電流Ｉｄは、リファレンス電流Ｉｒよりも大きいので、メモリセルＣＥ０〜ＣＥ１７のデータＤＯは１になる。逆に、メモリセルＣＥ１８〜ＣＥ３１の電流Ｉｄは、リファレンス電流Ｉｒよりも小さいので、メモリセルＣＥ１８〜ＣＥ３１のデータＤＯは０になる。３２ビットのデータＤＯを１６進数で表現すると、ＦＦＦＦＣ０００Ｈとなる。

処理部１０８は、データＤＯを入力し、被測定電圧ＶｃがメモリセルＣＥ１７及びＣＥ１８の電圧Ｖｗｌの間にあることを判定することができる。測定に用いたメモリセルＣＥ０〜ＣＥ３１が３Ｖから５Ｖの間に３２個であったので３３段階の０．０６４５Ｖの精度で被測定電圧Ｖｃを測定することができる。本実施形態においては、４.２４Ｖ〜４．３０Ｖの間に被測定電圧Ｖｃがあるとわかる。また、１回の読み出し速度は５０ｎｓと高速であり、連続的に電圧の測定することも可能である。

本実施形態では３２個のメモリセルＣＥ０〜ＣＥ３１を用いたが、異なる閾値電圧をもつメモリセルの数を増やせば増やすほど測定範囲及び／又は測定精度を上げることが可能である。その際、一度の読み出し動作で測定を完了しようとする場合は閾値電圧を設定したメモリセルの数だけセンスアンプが必要となる。そこで、複数回に読み出し動作を分けると、その分時間がかかるが、センスアンプの数を増やさずに、同じ結果を得ることができる。

仮に１２８個のメモリセルを用いて同様の測定を実施する場合、例えば１２８個のメモリセルが同一ワードラインＷＬｃ上に接続されている。被測定電圧ＶｃをワードラインＷＬｃに印加して、全てのメモリセルのデータを読み出すには、４回の読み出しが必要となる。すなわち、１２８個のメモリセルを読み出すには、メモリセルのデータを３２個ずつ４回に分けて行う。４回の測定結果のデータＤＯが、１６進数表現で００００００００ｈ、００００ＦＦＦＦｈ、ＦＦＦＦＦＦＦＦｈ、ＦＦＦＦＦＦＦＦｈであったとすると、被測定電圧Ｖｃは図５のＩｄ−Ｖｗｌ曲線と同様の曲線から直ちに知ることができる。このように複数回の読み出しで、測定を実施する場合は、閾値電圧の異なるメモリセルは必ずしも同一ワードラインＷＬｃ上にある必要はない。閾値電圧の設定や効率を考えて、別々のワードライン上にメモリセルを配置すればよい。すなわち、４本のワードラインにそれぞれ３２個のメモリセルを接続することにより、１２８個のメモリセルを構成することができる。そして、４本のワードラインを順次選択し、メモリセルのデータを３２個ずつ４回に分けて読み出す。処理部１０８は、３２ビットのデータＤＯを４回別に読み出し、それを基に被測定アナログ電圧Ｖｃに対応するデジタル信号を生成する。

上記のようにして半導体チップの内部電圧を測定することができる。ワードラインＷＬｃに接続された閾値電圧の異なるメモリセルＣＥ０〜ＣＥ３１は、閾値電圧が固定であり、記憶装置として使用することはできない。

ビットラインＢＬに出力される出力信号は、ワードラインＷＬｃに印加される被測定アナログ電圧Ｖｃをデジタル信号に変換した信号に対応する信号である。３２ビットのデータＤＡＴＡは、３２個のメモリセルＣＥ０〜ＣＥ３１に接続されるビットラインＢＬのデータである。３２ビットのデータＤＯは、３２ビットのデータＤＡＴＡをリファレンス電圧ＶＲＥＦと比較した結果を、０又は１で表現したデータである。データＤＯは、被測定アナログ電圧Ｖｃをデジタル信号に変換したデータとして使用してもよい。また、処理部１０８がデータＤＯを基に、被測定アナログ電圧Ｖｃをデジタル信号に変換したデータを生成してもよい。

（第２の実施形態）
図６は、本発明の第２の実施形態による半導体記憶装置（フラッシュメモリ）及びアナログ／デジタル変換装置の構成例を示す図である。第１の実施形態では、アナログ／デジタル変換を行う例を示した。本発明の第２の実施形態は、通常のフラッシュメモリの読み出しや書き込み、消去動作中に、同時にアナログ／デジタル変換を行う例を示す。

図６が図１と異なる点を説明する。メモリセルアレイ１０６ａ及び１０６ｂは、図１のメモリセルアレイ１０６に対応する。メモリセルアレイ１０６ａは、半導体記憶装置用のメモリセルアレイである。メモリセルアレイ１０６ｂは、アナログ／デジタル変換装置用のメモリセルアレイであり、図１のメモリセルアレイ１０６と同じである。

メモリセルアレイ１０６ａは、ｐ型ウエル１０７ａ内に複数のメモリセルが配置される。そのメモリセルは、閾値電圧が固定されておらず、通常の半導体記憶装置として、読み出し、書き込み及び消去を自由に行うことができる。メモリセルアレイ１０６ｂは、ｐ型ウエル１０７ａとは異なるｐ型ウエル１０７ｂ内に、複数のメモリセルが配置される。

Ｘデコーダ１０１は、ワードラインＷＬａによりメモリセルアレイ１０６ａ内のメモリセルを選択し、ワードラインＷＬｂによりメモリセルアレイ１０６ｂ内のメモリセルを選択することができる。メモリセルアレイ１０６ａ及び１０６ｂ内のメモリセルは、共通のビットラインＢＬに接続される。

例えばメモリセルアレイ１０６ａが読み出し中であるならば、読み出しを行っているワードラインＷＬａと被測定電圧を印加するワードラインＷＬｂを２つ同時に選択した状態とする。通常の読み出しを行っているワードラインＷＬａには読み出し電圧として５Ｖを印加し、電圧測定用ワードラインＷＬｂには測定したい電圧を印加する。そして、使用していないセンスアンプ１０３を使用して測定したり、センスアンプ１０３を使用していないタイミングで電圧測定したりすればよい。後者は消去時など遅いアクセス時に特に有効である。このようにメモリ読み出し又は書き換え動作と同時に測定を行う場合は、半導体記憶装置用メモリセルアレイ１０６ａとアナログ／デジタル変換装置用メモリセルアレイ１０６ｂとは異なるウエル１０７ａ及び１０７ｂにより分離しておかなければならない。こうすることによって、メモリセルアレイ１０６ａの読み出しや書き換え動作に与える影響を小さくすることができる。

（第３の実施形態）
図７は、本発明の第３の実施形態による半導体記憶装置（フラッシュメモリ）及びアナログ／デジタル変換装置の構成例を示す図である。図７が図６と異なる点を説明する。メモリセルアレイ１０６ａ内のメモリセルのドレインはビットラインＢＬａに接続され、メモリセルアレイ１０６ｂ内のメモリセルのドレインはビットラインＢＬｂに接続される。

Ｙデコーダ１０２ａ及び１０２ｂは、図１のＹデコーダ１０２に対応する。Ｙデコーダ１０２ａは、アドレス信号Ａに応じて、複数のビットラインＢＬａの中から３２本を選択して３２ビットの上位データＤＡＴＡ（６３：３２）としてセンスアンプ１０３ａに出力する。Ｙデコーダ１０２ｂは、アドレス信号Ａに応じて、複数のビットラインＢＬｂの中から３２本を選択して３２ビットの下位データＤＡＴＡ（３１：０）としてセンスアンプ１０３ｂに出力する。

センスアンプ１０３ａ及び１０３ｂは、図１のセンスアンプ１０３に対応する。センスアンプ１０３ａは、上位データＤＡＴＡ（６３：３２）をリファレンス電圧ＶＲＥＦと比較して、比較結果を３２ビットの上位データＤＯ（６３：３２）として出力する。センスアンプ１０３ｂは、下位データＤＡＴＡ（３１：０）をリファレンス電圧ＶＲＥＦと比較して、比較結果を３２ビットの下位データＤＯ（３１：０）として出力する。

Ｘデコーダ１０１は、ワードラインＷＬａ及びＷＬｂの選択を同時に行うことができる。その際、ワードラインＷＬｂには被測定電圧が印加される。１回の読み出し動作により、６４ビットのデータＤＯ（６３：０）を得ることができる。６４ビットのデータＤＯ（６３：０）は、３２ビットの上位データ（６３：３２）及び３２ビットの下位データＤＯ（３１：０）を有する。上位データ（６３：３２）は、半導体記憶装置の読み出しデータである。下位データ（３１：０）は、アナログ／デジタル変換装置の出力デジタル信号である。本実施形態では、半導体記憶装置の読み出し及び書き込み等のアクセスと同時に、アナログ／デジタル変換を行うことができる。

Ｘデコーダ１０１は、メモリセル選択のためのワードラインＷＬａと同じ電圧をワードラインＷＬｂに同時に印加することができる。半導体記憶装置のアクセス時にワードラインＷＬａに印加する電圧と同じ電圧をワードラインＷＬｂに印加することにより、ワードラインＷＬａに印加する電圧をアナログ／デジタル変換により測定することができる。

以上のように、第１〜第３の実施形態によれば、閾値電圧を少しずつ段階的に変化させた複数のメモリセルを閾値電圧順に同一ワードライン上に接続し、そのワードラインに測定したい電圧を印加して、そのメモリセルの値をセンスアンプで判定する。これにより、半導体記憶装置をアナログ／デジタル変換装置として使用することができる。使用するメモリセルの数や閾値電圧を自由に設定できるため、幅広い電圧及び／又は測定精度での測定が可能である。また、半導体チップの内部電圧を容易に測定することができる。また、半導体記憶装置で使用している回路を流用するため、面積の増加もない。なお、半導体記憶装置は、フラッシュメモリに限定されず、その他の不揮発性メモリでもよい。

上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態は、例えば以下のように種々の適用が可能である。

（付記１）
閾値電圧が異なる複数の不揮発性のメモリセルを含む第１のメモリセルアレイと、
前記複数のメモリセルに共通に接続され、被測定アナログ電圧を印加するための１本のワードラインと、
前記複数のメモリセルに接続され、前記ワードラインに印加されるアナログ電圧に応じて前記複数のメモリセルの出力信号を出力するための複数のビットラインとを有し、
前記複数のビットラインに出力される出力信号は、前記ワードラインに印加される被測定アナログ電圧をデジタル信号に変換した信号に対応する信号であるアナログ／デジタル変換装置。
（付記２）
さらに、前記複数のビットラインの出力信号とリファレンス信号とを比較し、前記複数のビットラインの出力信号をそれぞれ２値の信号に変換するセンスアンプを有する付記１記載のアナログ／デジタル変換装置。
（付記３）
前記複数のメモリセルは、前記ワードラインに異なる電圧を印加し、各メモリセルのビットラインの出力信号をベリファイすることにより、異なる閾値電圧を持たせる付記１又は２記載のアナログ／デジタル変換装置。
（付記４）
さらに、前記リファレンス信号を生成するための異なる閾値電圧を有する複数のリファレンスメモリセルを有する付記２記載のアナログ／デジタル変換装置。
（付記５）
前記複数のメモリセルは、前記ワードラインに外部電圧を印加することにより、異なる閾値電圧を持たせる付記３記載のアナログ／デジタル変換装置。
（付記６）
前記複数のリファレンスメモリセルは、前記リファレンスセルのワードラインに外部電圧を印加することにより、異なる閾値電圧を持たせる付記４記載のアナログ／デジタル変換装置。
（付記７）
さらに、前記ワードラインとは異なる他のワードラインと、
前記他のワードラインに共通に接続され、前記複数のビットラインに接続される閾値電圧が異なる複数の他の不揮発性のメモリセルを有する付記１〜６のいずれか１項に記載のアナログ／デジタル変換装置。
（付記８）
さらに、前記ワードラインに被測定アナログ電圧を印加したときの前記複数のビットラインの出力信号及び前記他のワードラインに前記被測定アナログ電圧を印加したときの前記複数のビットラインの出力信号を別に入力し、それを基に前記被測定アナログ電圧に対応するデジタル信号を生成する処理部を有することを特徴とする付記７記載のアナログ／デジタル変換装置。
（付記９）
さらに、データの書き込み及び読み出しが可能な第２のメモリセルアレイを有し、
前記第１のメモリセルアレイは第１のウエルに設けられ、前記第２のメモリセルアレイは前記第１のウエルとは異なる第２のウエルに設けられる付記１〜８のいずれか１項に記載のアナログ／デジタル変換装置。
（付記１０）
前記第１のメモリセルアレイに接続されるワードライン及び前記第２のメモリセルアレイに接続されるワードラインには同時にメモリセルを選択するための同一のアナログ電圧が印加される付記９記載のアナログ／デジタル変換装置。

本発明の第１の実施形態によるアナログ／デジタル変換装置の構成例を示す図である。リファレンスメモリセルアレイの構成例を示す図である。本発明の第１の実施形態によるアナログ／デジタル変換装置の構成例を示す図である。メモリセルの電流Ｉｄ−電圧Ｖｗｌ曲線の例を示すグラフである。消去判定用リファレンスメモリセルを用いて被測定電圧を測定する場合のＩｄ−Ｖｗｌ曲線を示すグラフである。本発明の第２の実施形態による半導体記憶装置（フラッシュメモリ）及びアナログ／デジタル変換装置の構成例を示す図である。本発明の第３の実施形態による半導体記憶装置（フラッシュメモリ）及びアナログ／デジタル変換装置の構成例を示す図である。フラッシュメモリのメモリセルアレイの構成図である。

符号の説明

１０１Ｘデコーダ
１０２Ｙデコーダ
１０３センスアンプ
１０４電圧生成回路
１０５リファレンスメモリセルアレイ
１０６メモリセルアレイ
１０７ｐ型ウエル
１０８処理部

Claims

閾値電圧が異なる複数の不揮発性のメモリセルを含む第１のメモリセルアレイと、
前記複数のメモリセルに共通に接続され、被測定アナログ電圧を印加するための１本のワードラインと、
前記複数のメモリセルに接続され、前記ワードラインに印加されるアナログ電圧に応じて前記複数のメモリセルの出力信号を出力するための複数のビットラインと、
リファレンス信号を生成するための異なる閾値電圧を有する複数のリファレンスメモリセルと、
前記複数のビットラインの出力信号と前記リファレンス信号とを比較し、前記複数のビットラインの出力信号をそれぞれ２値の信号に変換するセンスアンプとを有し、
前記複数のビットラインに出力される出力信号は、前記ワードラインに印加される被測定アナログ電圧をデジタル信号に変換した信号に対応する信号であるアナログ／デジタル変換装置。
前記複数のリファレンスメモリセルは、前記リファレンス信号を生成するための互いに異なる閾値電圧を有する読み出し判定用リファレンスメモリセル、書き込み判定用リファレンスメモリセル及び消去判定用リファレンスメモリセルを有する請求項１記載のアナログ／デジタル変換装置。
さらに、前記ワードラインとは異なる他のワードラインと、
前記他のワードラインに共通に接続され、前記複数のビットラインに接続される閾値電圧が異なる複数の他の不揮発性のメモリセルを有する請求項１又は２記載のアナログ／デジタル変換装置。
さらに、前記ワードラインに被測定アナログ電圧を印加したときの前記複数のビットラインの出力信号及び前記他のワードラインに前記被測定アナログ電圧を印加したときの前記複数のビットラインの出力信号を別に入力し、それを基に前記被測定アナログ電圧に対応するデジタル信号を生成する処理部を有する請求項３記載のアナログ／デジタル変換装置。
さらに、データの書き込み及び読み出しが可能な第２のメモリセルアレイを有し、
前記第１のメモリセルアレイは第１のウエルに設けられ、前記第２のメモリセルアレイは前記第１のウエルとは異なる第２のウエルに設けられる請求項１〜４のいずれか１項に記載のアナログ／デジタル変換装置。
前記異なる閾値電圧を有する複数のリファレンスメモリセルの前記閾値電圧を設定可能である請求項１〜５のいずれか１項に記載のアナログ／デジタル変換装置。