KR20020042751A - Ｍｒａｍ-장치 내에서의 바람직하지 않은 프로그래밍을예방하기 위한 방법 - Google Patents

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Abstract

본 발명은 보상 전류에 의해 분산자계와 반대 작용을 하는 보상자계가 형성되는 MRAM-장치 내에서의 바람직하지 않은 프로그래밍을 예방하기 위한 방법에 관한 것이다.

Description

ＭＲＡＭ-장치 내에서의 바람직하지 않은 프로그래밍을 예방하기 위한 방법{METHOD FOR PREVENTING UNDESIRABLE PROGRAMMING IN A MRAM-ARRANGEMENT}
본 발명은 MRAM-장치(MRAM = 자기저항성 메모리) 내에서의 바람직하지 않은 프로그래밍을 예방하기 위한 방법에 관한 것이다. 상기 MRAM-장치의 경우, 메모리 셀 필드 내에서 적어도 하나의 평면에 있는 워드라인과 비트라인 사이의 교차점에 메모리 셀이 놓이며, 이 때 선택된 메모리 셀에 속하는 워드라인 내지는 프로그래밍 라인 및 비트라인을 통해 프로그래밍 전류가 보내지고, 상기 프로그래밍 전류는 선택된 메모리 셀에 인접한 적어도 하나의 메모리 셀 내에서도 분산자계로서 작용하는 자계를 발생시킨다.
도 5에는 워드라인(WL)과 상기 워드라인에 대해 수직으로 연장되는 비트라인(BL)의 교차점에 놓인 소위 MTJ-메모리 셀(MTJ= Magnetic Tunnel Junction)이 도시되어있다. 상기 MTJ-메모리 셀은 연자성 층(WML, 자유 자화층), 터널 배리어 층(TL) 및 강자성 층(HML, 고정 자화층)으로 구성된 다층 체계로 이루어져있다. 연자성 층(WML)의 자화 방향은 강자성 층(HML)에서의 자화 방향과 상관하여 바뀜으로써 정보의 저장이 이루어진다. 연자성 층(WML)에서의 그러한 자화 방향의 변동에 필요한 자계는 워드라인(WL)에서의 전류 IWL및 비트라인(BL)에서의 전류 IBL에 의해 발생한다. 상기 자계는 워드라인(WL)과 비트라인(BL)의 교차점에서 중첩된다. 즉, 상기 두 자화층(WML 및 HML)에서의 자화 방향이 같거나 서로에 대해 평행하면, MTJ-메모리 셀(1)은 낮은 저항(Rc)을 가지는 반면, 상기 자화층(WML 및 HML)에서의 자화 방향이 같지 않거나 역평행한 경우에는 높은 저항(Rc)이 존재한다(도 6의 대체 회로도와 비교). 도 5에 기호 "Rc" 뒤에 화살표(↑또는 ↓)로 간략하게 도시되어있는 상기 저항 변동은 정보의 저장에 이용된다. 이 때 연자성 층(WML)에서의 자화 방향의 변동은 전류 IWL및 IBL중 적어도 하나가 그의 방향으로 스위칭 전환될 수 있는 경우 충분히 이루질 수 있다.
도 6에는 비트라인(BL)과 상기 비트라인에 대해 수직으로 연장되는 워드라인(WL) 사이에 MTJ-메모리 셀(1)이 저항(Rc)으로서 개략적으로 도시되어있다.
도 5 및 6을 통해, MTJ-메모리 셀이 사이에 놓이는 다수의 금속층 체계가 서로 적층되면, 하나의 MRAM-장치 내에서 매우 높은 기억 밀도가 달성될 수 있다는 것을 알 수 있다.
상기 적층으로는 도 7 내지 9에 개략적으로 도시된 3 개의 상이한 배열 변형예가 가능하다. 도 7에 도시된 변형예의 경우 각각의 MTJ-메모리 셀(저항으로 도시되어있음)이 하나의 매트릭스 내에서 워드라인(WL)과 비트라인(BL) 사이에 직접놓여있다. 이러한 MRAM-장치의 경우, 선택된 워드라인 또는 선택된 비트라인에 연결된 메모리 셀에 의해 분산 전류가 예방될 수 없기 때문에 선택된 메모리 셀(전체가 검정색으로 칠해진 저항과 비교)에서 강한 기생 효과가 나타난다.
도 8 및 9의 배열-변형예에서는 각각 하나의 다이오드(도 8) 또는 하나의 트랜지스터(도 9)가 각각의 MTJ-메모리 셀에 직렬로 배치되어있다. 이러한 배열-변형은 비용이 훨씬 더 높고, 이는 특히 비트라인(BL)에 추가로 프로그래밍 라인(PRL), 게이트 라인(GL) 및 소오스 라인(SL)이 제공되어야 하는 도 9의 변형의 경우에 적용된다.
도 7 내지 9의 배열-변형 중 어느 것이 MRAM-장치의 메모리 셀 필드의 구조에 적용되는지와는 상관없이, 메모리 셀의 프로그래밍시 선택된 메모리 셀의 해당 비트라인(BL) 및 워드라인(WL)(또는 도 9의 배열-변형예에서의 프로그래밍 라인(PRL)) 내로 각각 전류 IBL또는 IWL(워드라인으로)이 인가됨으로써, 상기 전류로부터 야기된 자계가 상기 두 라인의 교차 지점에 있는 선택된 MTJ-메모리 셀을 프로그래밍할 수 있다. 상기 과정은 워드라인(WL1)과 비트라인(BL1, BL2 및 BL3)의 교차점이 도시된 도 10에 개략적으로 나타나있다. 여기서 전류 IWL이 비트라인 BL1을 통해 흐르고, 전류 IBL2가 비트라인 BL2를 통해 흐르면, 예컨대 전류 IBL2에 의해 발생한 자계(HBL2)가 비트라인(BL2)과 워드라인(WL1)의 교차점에 있는 MTJ-메모리 셀에만 영향을 미치지는 않는다. 오히려 상기 자계(HBL2)는 도 10에 도시된 바와 같이 비트라인(BL1 또는 BL3)과 워드라인(WL1) 사이에 있는 MTJ-메모리 셀(11및 13)에도 작용한다.
즉, MRAM-장치에서는 본래 선택된 MTJ-메모리 셀 옆에 놓인 MTJ-메모리 셀도 선택된 워드라인 또는 비트라인의 전류에 따른 누설 자계에 의해 리프로그래밍(reprogramming)되고, 이를 프로그래밍 결함 내지는 "Program Disturb"라고 일컫는다. 이는 특히 도입부에서 설명한 다층 체계를 형성하는 MRAM-장치, 즉 일반적으로 바람직하고 선호되는, 다수의 레벨을 가진 도체 스트립 및 그 사이에 놓인 MTJ-메모리 셀로 이루어진 고밀도 메모리 어레이의 경우에 적용된다.
본 발명의 목적은 MRAM-장치 내에서의 바람직하지 않은 프로그래밍을 예방하는 방법을 제공하는 것이며, 상기 방법을 통해 선택된 메모리 셀에 인접한 메모리 셀의 리프로그래밍이 분산자계에 의해 간단한 방법으로 확실하게 예방될 수 있다.
상기 목적은 도입부에 언급한 방식의 방법에 있어서 본 발명에 따라, 적어도 하나의 인접한 메모리 셀의 워드라인 내지는 프로그래밍 라인 또는 비트라인 또는 별도의 라인을 통해, 분산자계와 반대로 작용하는 보상자계를 공급하는 전류가 흐름으로써 달성된다.
즉, 본 발명에 따른 방법의 경우 분산자계를 통한, MRAM-장치 내 프로그래밍될 하나의 메모리 셀에 인접한 메모리 셀의 영향이 보상자계를 이용하여 방지된다.상기 보상자계는 인접한 메모리 셀의 상응하는 비트라인 또는 워드라인 내지는 프로그래밍 라인 또는 위험한 상태에 있는 메모리 셀 옆에서 연장되는 별도의 라인으로 직접 흐르는 보상 전류에 의해 발생한다. 그리하여 본 발명에 따른 방법을 통해 위험한 상태의 메모리 셀 내에서의 프로그래밍 결함 내지는 program disturbs가 확실히 방지될 수 있다.
본 발명에 따른 방법은 다층 시스템에 사용하는 것이 매우 바람직하다. 왜냐하면 다층 시스템에서는 개별 층들이 서로 매우 가까워서 분산자계가 발생하게 된다는 점이 특히 문제가 되기 때문이다.
본 발명은 도면에 따라 하기에 더 자세히 설명된다.
도 1은 본 발명의 제 1 실시예에 따라 보상자계에 의해 MTJ-메모리 셀의 프로그래밍 결함이 어떻게 제거되는지를 설명하는 개략도이고,
도 2는 본 발명의 제 2 실시예에 따라 보상 전류에 의해 MTJ-메모리 소자의 프로그래밍 결함이 어떻게 제거되는지를 설명하는 개략도이며,
도 3은 다층 시스템의 분해도이고,
도 4는 본 발명의 제 3 실시예에 따라 보상 전류에 의해 다층 시스템 내에서의 프로그래밍 결함이 어떻게 제거되는지를 설명하는 개략도이며,
도 5는 비트라인과 워드라인 사이에 있는 일반 MTJ-메모리 셀의 분해도이고,
도 6은 도 5의 MTJ-셀의 대체 회로도이며,
도 7 내지 9는 MRAM-장치를 위한 다양한 배열 변형예이다.
*도면의 주요 부호 설명*
1; 11, 12, 13, ... : MTJ-메모리 셀WL; WL1, WL2, ... : 워드라인
BL; BL1, BL2, BL3, ... : 비트라인Rc : MTJ-메모리 셀의 저항
IBL, IBL1, IBL2, ... : 비트라인 전류IWL: 워드라인 전류
HBL2: 프로그래밍 자계L : 분리된 라인
HK: 보상자계WML : 연자성 층
HML : 강자성 층TL : 터널 배리어 층
GL : 게이트 라인PRL : 프로그래밍 라인
도 5 내지 9는 이미 도입부에서 설명하였다.
도면에서 서로 일치하는 부품들에는 각각 동일한 도면 부호를 사용하였다.
도 1, 2 및 4에서는 도 10에서와 같이 간략한 표현을 위해 자계를 원형으로 도시하였다. 비트라인 및 워드라인의 도체 횡단면이 일반적으로 직사각형이고, 비트라인 및 워드라인을 통하는 전류에 의해 상이한 자계가 중첩되기 때문에 실제로는 훨씬 복잡한 자계 파형이 나타난다. 그러나 그러한 복잡한 자계 파형의 경우 기본적으로 원형 자계에 따라 설명되는 것과 유사한 조건이 주어진다는 사실은 변하지 않는다.
도 1의 실시예의 경우, MTJ-메모리 셀(12)은 도 10의 장치에서와 유사하게비트라인(BL2)과 워드라인(WL1)의 교차점에서 프로그래밍되어야 한다는 것을 전제로 한다. 이는 워드라인(WL1)의 프로그래밍 전류(IWL) 및 비트라인(BL2)의 프로그래밍 전류(IBL2)에 의해 발생되는 자계가 중첩됨으로써 실시된다. 도 1에는 도10에서와 같이 비트라인(BL2)에서 투영면 내로 흐르는 프로그래밍 전류(IBL2)에 의해 발생되는 자계(HBL2)만 도시되어있다. 상기 전류(IBL2)는 비트라인(BL2)과 워드라인(WL1)의 교차점에 있는 MTJ-메모리 셀(12)의 층 시스템에서 강한 평행 자계 성분을 발생시킨다. 그로 인해 워드라인 전류(IWL)를 통해 공급된 자계와 함께 전술한 MTJ-메모리 셀(12)이 프로그래밍된다.
그러나 비트라인(BL2)을 통해 흐르는 전류(IBL2)는 비트라인(BL1 및 BL3)과 워드라인(WL1)의 교차점의 영역에 분산자계도 발생시킨다. 상기 분산자계에 의해 상기 교차점에 놓인 MTJ-메모리 셀(11및 13)이 바람직하지 않은 영향을 받게 됨에 따라, 상기 MTJ-메모리 셀에서 프로그래밍 결함 내지는 "program disturb"가 발생하게 된다. 이러한 결함은 인접한 상기 MTJ-메모리 셀(11및 13)의 영역 내 평행 자계 성분이 프로그래밍될 MTJ-메모리 셀(12)의 영역 내 평행 자계 성분보다 훨씬 더 작은 경우에도 존재한다
인접한 MTJ-메모리 셀(11및 13)의 영역 내에 그러한 프로그래밍 결함이 발생하는 것을 막기 위해, 도 1에 개략적으로 도시된 바와 같이, 예컨대 비트라인(BL3)을 통해 상응하는 보상 전류(IBL3)가 보내짐으로써 보상자계가 사용될 수 있다. 상기 보상 전류(IBL3)에 의해 발생한 보상자계를 통해 MTJ-메모리 셀 내 평행 자계 성분이 거의 보상될 수 있다. MTJ-메모리 셀 11의 경우에도 동일하게 적용된다. 보상자계는 경우에 따라 전류 자계(Strommagnetfeld)가 공급된 비트라인(BL)의 옆에서 연장되는 별도의 라인(L, 도 7과 비교)에도 발생될 수 있다.
본 발명에 따른 방법의 또 다른 실시예가 도 2에 도시되어있다. 도 1의 실시예에서처럼, 비트라인(BL2)을 흐르는 프로그래밍 전류(IBL2)가 MTJ-메모리 셀(11및 13)의 영역에 분산자계를 발생시키는 본 실시예에서는 비트라인 BL4 및 경우에 따라 추가의 인접한 비트라인 내로 전류가 인가되며, 상기 전류는 비트라인(BL2) 내 프로그래밍 전류(IBL2)에 의해 비트라인(BL3)과 워드라인(WL1) 사이에 놓인 MTJ-메모리 셀(13) 내에 프로그래밍 결함이 발생하지 않을 정도로 전류 IBL2에 따른 분산자계를 축소시킨다. 물론 보상자계를 제공하는, 비트라인(BL4) 내 전류(IBL4)는 상기 MTJ-메모리 셀(13) 내에서 평행한 분산자계 성분이 완전히 제거될 정도로 커서는 안된다. 그렇지 않으면 비트라인(BL4)과 워드라인(WL1) 사이에 놓인 MTJ-메모리 셀(14)도 프로그래밍될 수 있기 때문이다. 즉, 여기서는 MTJ-메모리 셀(13)에서 프로그래밍 전류(IBL2)에 의해 발생한 분산자계가 "단지" 약화될 수 있다. 그러나 실제 사용의 경우에는 완전히 제거되어도 된다.
도 3은 다층 시스템에서 비트라인(BL1, BL2 및 BL3)이 워드라인(WL1 & 2 및 WL3 & 4)과 함께 어떻게 상호 작용하는지가 도시되어있다. 즉, MTJ-메모리 셀(11, 12, 13및 14)은 비트라인 BL1과 워드라인 WL1 & 2 사이, 워드라인 WL1 & 2와 비트라인 BL2 사이, 비트라인 BL2와 워드라인 WL3 & 4 사이, 및 워드라인 WL3 & 4와 비트라인 BL3 사이에 놓인다.
도 4에는 상기와 같은 다층 시스템의 구조가 개략적으로 도시되어있다. 도 4에 따라 설명된 실시예에서도 워드라인(WL1)과 비트라인(BL2) 사이의 MTJ-메모리 셀(12)이 워드라인(WL1) 및 비트라인(BL2)의 프로그래밍 전류에 의해 프로그래밍된다고 가정한다. MTJ-메모리 셀(13) 내에서의 프로그래밍 결함은 도 1의 실시예에서와 같이 비트라인(BL3) 내 상응하는 보상 전류(IBL3)에 의해 예방됨에 따라, 보상자계에 의해 상기 MTJ-메모리 셀(13)의 영역에서 평행 분산자계 성분이 보상될 수 있다.
그러나 또 다른 평면에 놓인, 워드라인(WL1)과 비트라인(BL5) 사이의 MTJ-메모리 셀(15)에서의 상황은 더 위험하다. : MTJ-메모리 셀(15)은 비트라인(BL2)으로부터 MTJ-메모리 셀(13)과 유사한 간격을 갖는다. 그러나 상기 MTJ-메모리 셀(15)에서는 비트라인(BL2)을 흐르는 프로그래밍 전류(IBL2)에 의해 MTJ-메모리 셀(13)에서보다 훨씬 더 강한 평행 자계 성분이 작용함에 따라 MTJ-메모리 셀(15)에서의 프로그래밍 결함의 위험이 MTJ-메모리 셀(13)에서보다 더 크다. 그러나 이러한 프로그래밍 결함은 본 발명에 따라 간단하게 방지될 수 있다. 즉, 비트라인(BL5)을 통해 보상자계를 발생시키는 적절한 보상 전류(IBL5)가 보내지고, 상기 보상자계는 도 4에 개략적으로 도시된 바와 같이, MTJ-메모리 셀(15)에서 전류(IBL2)에 따른 분산자계를 보상한다.
도 4의 실시예로부터 본 발명에 따른 방법에 의한 다층 시스템에서의 전류 보상이 어떤 의미를 갖는지 알 수 있다. 물론 보상을 위한 추가 라인을 통해서도 보상 전류가 보내질 수 있다.
선택된 라인에 인접한 라인들을 통해 본 발명에 따라 전류가 보내질 수 있으며, 상기 전류는 선택성의 관점에서 이득과 관련되는 경우 선택된 메모리 셀에서 프로그래밍 과정도 거치게 된다. 또한 예컨대 MRAM-장치의 제조시 프로세스 변동의 영향을 제거하기 위해 자기조절 회로에 의해 보상 전류가 매칭될 수 있다.
본 발명을 통해 MRAM-장치 내에서의 바람직하지 않은 프로그래밍을 예방하는 방법을 제공하는 것이 보증된다.

Claims (5)

  1. 메모리 셀 필드 내에서 메모리 셀(1: 11, 12, ...)이 적어도 하나의 평면에서 워드라인(WL) 또는 프로그래밍 라인(PRL)과 비트라인(BL)의 교차점에 놓이고, 선택된 메모리 셀(12)에 속하는 워드라인(WL1) 및 비트라인(BL2)을 통해 프로그래밍 전류(IWL; IBL2)가 보내지며, 상기 프로그래밍 전류는 선택된 상기 메모리 셀(12)에 인접한 적어도 하나의 메모리 셀(13; 15)에서도 분산자계로서 작용하는 자계를 발생시키는 MRAM-장치 내에서의 바람직하지 않은 프로그래밍을 예방하기 위한 방법에 있어서,
    워드라인 내지는 프로그래밍 라인(PRL) 또는 비트라인(BL3; BL5) 또는 적어도 하나의 인접한 메모리 셀(13; 15)의 별도의 라인(L)을 통해 상기 분산자계와 반대 작용을 하는 보상자계를 제공하는 보상 전류가 전달되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 보상 전류는 각각 선택된 비트라인(BL2)의 다음다음 비트라인(BL2)에 인가되는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서,
    상기 보상 전류는 프로그래밍 전류보다 더 약하게 설정되는 것을 특징으로 하는 방법.
  4. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 보상 전류가 다층 시스템에서 다수의 평면에 있는 워드라인 또는 비트라인으로 인가되는 것을 특징으로 하는 방법.
  5. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 보상 전류의 세기는 자기조절 회로에 의해 제어되는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817061B1 (ko) * 2006-09-26 2008-03-27 삼성전자주식회사 기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270790A (ja) * 2000-12-27 2002-09-20 Toshiba Corp 半導体記憶装置
JP3850702B2 (ja) * 2001-09-18 2006-11-29 株式会社東芝 磁気抵抗メモリ装置及びその製造方法
JP4570313B2 (ja) 2001-10-25 2010-10-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4074086B2 (ja) * 2001-11-27 2008-04-09 株式会社東芝 磁気メモリ
TW582032B (en) * 2001-11-30 2004-04-01 Toshiba Corp Magnetic random access memory
US6795334B2 (en) 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
JP4033690B2 (ja) * 2002-03-04 2008-01-16 株式会社ルネサステクノロジ 半導体装置
US6778421B2 (en) * 2002-03-14 2004-08-17 Hewlett-Packard Development Company, Lp. Memory device array having a pair of magnetic bits sharing a common conductor line
US20030218905A1 (en) * 2002-05-22 2003-11-27 Perner Frederick A. Equi-potential sensing magnetic random access memory (MRAM) with series diodes
JP4208500B2 (ja) 2002-06-27 2009-01-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP2004241013A (ja) * 2003-02-03 2004-08-26 Renesas Technology Corp 半導体記憶装置
JP2004259353A (ja) * 2003-02-25 2004-09-16 Sony Corp 不揮発性磁気メモリ装置、及び、不揮発性磁気メモリ装置におけるトンネル磁気抵抗素子へのデータ書込方法
JP4290494B2 (ja) * 2003-07-08 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
US6906941B2 (en) * 2003-07-22 2005-06-14 Hewlett-Packard Development Company, L.P. Magnetic memory structure
WO2005022546A1 (en) * 2003-09-02 2005-03-10 Koninklijke Philips Electronics N.V. Active shielding for a circuit comprising magnetically sensitive materials
US6859388B1 (en) 2003-09-05 2005-02-22 Freescale Semiconductor, Inc. Circuit for write field disturbance cancellation in an MRAM and method of operation
KR100835275B1 (ko) 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
EP1692704B1 (en) * 2003-11-24 2007-05-02 Koninklijke Philips Electronics N.V. Method and device for performing active field compensation during programming of a magnetoresistive memory device
US7397074B2 (en) * 2005-01-12 2008-07-08 Samsung Electronics Co., Ltd. RF field heated diodes for providing thermally assisted switching to magnetic memory elements
US7362644B2 (en) * 2005-12-20 2008-04-22 Magic Technologies, Inc. Configurable MRAM and method of configuration
US8437181B2 (en) 2010-06-29 2013-05-07 Magic Technologies, Inc. Shared bit line SMT MRAM array with shunting transistors between the bit lines
KR20140021781A (ko) 2012-08-10 2014-02-20 삼성전자주식회사 가변 저항 메모리를 포함하는 반도체 메모리 장치
KR101266792B1 (ko) * 2012-09-21 2013-05-27 고려대학교 산학협력단 면내 전류와 전기장을 이용한 수평형 자기메모리 소자
US9666257B2 (en) 2015-04-24 2017-05-30 Intel Corporation Bitcell state retention
US11031059B2 (en) * 2019-02-21 2021-06-08 Sandisk Technologies Llc Magnetic random-access memory with selector voltage compensation

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3456247A (en) * 1966-01-14 1969-07-15 Ibm Coupled film storage device
US3593325A (en) * 1969-01-15 1971-07-13 Inst Elektronik Dresden Magnetic thin film storage device for nondestructive readout thereof
US5039655A (en) * 1989-07-28 1991-08-13 Ampex Corporation Thin film memory device having superconductor keeper for eliminating magnetic domain creep
TW411471B (en) * 1997-09-17 2000-11-11 Siemens Ag Memory-cell device
US6097626A (en) * 1999-07-28 2000-08-01 Hewlett-Packard Company MRAM device using magnetic field bias to suppress inadvertent switching of half-selected memory cells
US6404671B1 (en) * 2001-08-21 2002-06-11 International Business Machines Corporation Data-dependent field compensation for writing magnetic random access memories

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817061B1 (ko) * 2006-09-26 2008-03-27 삼성전자주식회사 기입 전류와 같은 방향의 금지 전류를 흐르게 하는마그네틱 램

Also Published As

Publication number Publication date
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