KR20050016244A - 자기 저항 소자를 구비한 반도체 기억 장치 및 그 데이터기입 방법 - Google Patents

자기 저항 소자를 구비한 반도체 기억 장치 및 그 데이터기입 방법

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KR20050016244A
KR20050016244A KR1020040063850A KR20040063850A KR20050016244A KR 20050016244 A KR20050016244 A KR 20050016244A KR 1020040063850 A KR1020040063850 A KR 1020040063850A KR 20040063850 A KR20040063850 A KR 20040063850A KR 20050016244 A KR20050016244 A KR 20050016244A
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Abstract

본 발명의 반도체 메모리 장치는 복수의 메모리 셀, 제1 배선, 제1 전류 드라이버 회로, 및 제2 전류 드라이버 회로를 포함한다. 메모리 셀은 제1 강자성막과, 제1 강자성막 위에 형성된 절연막과, 절연막 위에 형성된 제2 강자성막을 구비하는 자기 저항 소자를 포함한다. 제1 배선은 메모리 셀에 포함되는 자기 저항 소자와 근접하면서 이격하여 설치된다. 제1 전류 드라이버 회로는 기입 동작 시에, 제1 배선에 제1 전류를 공급하여, 자기 저항 소자 주위에 자계를 형성한다. 제2 전류 드라이버 회로는 기입 동작 시 및 판독 동작 시에, 절연막을 개재하여 제1, 제2 강자성막 사이에 제2 전류를 공급한다.

Description

자기 저항 소자를 구비한 반도체 기억 장치 및 그 데이터 기입 방법{SEMICONDUCTOR MEMORY DEVICE HAVING MAGNETIC RELUCTANCE ELEMENT AND DATA WRITING METHOD THEREOF}
<관련 출원>
본 출원은 여기에 그 전체 내용이 참조로서 포함된 2003년 8월 14일 출원된 일본 특허 출원 번호 제2003-207570호를 우선권 주장하며 이를 기초로 하고 있다.
본 발명은, 반도체 기억 장치 및 그 데이터 기입 방법에 관한 것이다. 예를 들면, 자기 랜덤 액세스 메모리(MRAM : Magneto resistive Random Access Memory)의 기입 동작에 관한 것이다.
MRAM은 정보의 기록 담체로서 강자성체의 자화 방향을 이용한, 기록 정보를 수시로, 재기입, 유지, 판독할 수 있는 고체 메모리의 총칭이다.
MRAM의 메모리 셀은 통상 복수의 강자성체를 적층한 구조를 갖는다. 정보의 기록은 메모리 셀을 구성하는 복수의 강자성체의 자화의 상대 배치가 평행한지, 반평행한지를 2진 정보 "1", "0"에 대응시켜 행한다. 기록 정보의 기입은 각 메모리 셀의 강자성체의 자화 방향을 전류 자계에 의해 반전시킴으로써 행해진다.
MRAM은 완전한 불휘발성이며, 또한 1015회 이상의 재기입이 가능하다. 또한, 비파괴 판독이 가능하여, 리프레시 동작을 필요로 하지 않는다. 따라서, 판독 사이클을 짧게 하는 것이 가능하다. 또한, 전하 축적형 메모리 셀에 비해, 방사선에 대한 내성이 강하다. 이와 같이, MRAM은 종래의 유전체를 이용한 반도체 메모리와 그 기능을 비교할 때, 많은 이점을 갖고 있다. MRAM의 단위 면적당 집적도, 기입, 판독 시간은 대체로 DRAM(Dyamic Random Access Memory)과 동일한 정도로 될 수 있을 것으로 예상된다. 따라서, 불휘발성이라는 큰 특색을 활용하여, 휴대 기기용 외부 기록 장치, LSI 혼재 용도, 또한 퍼스널 컴퓨터의 주기억 메모리의 응용이 기대되고 있다.
현재 실용화의 검토가 진행되고 있는 MRAM에서는, 메모리 셀에 강자성 터널 접합(Magnetic Tunnel Junction : 이하 MTJ라 기재함)을 이용하고 있다. MTJ에 대해서는, 예를 들면 "IEEE International Solid-State Circuits Conference 2000 Digest Papar", TA7.2에 개시되어 있다. MTJ는 주로 강자성층/절연층/강자성층으로 이루어지는 3층막으로 구성되며, 전류는 절연층을 터널하여 흐른다. 접합의 저항값은, 양(兩) 강자성 금속층의 자화의 상대각의 여현에 비례하여 변화된다. 그리고, 접합의 저항값은 양 강자성층의 자화의 방향이 반평행인 경우에 극대값을 취한다. 이것이 터널 자기 저항 효과이다. MTJ의 구조로서는, 양쪽 강자성체의 보유력의 차를 이용하여 데이터를 보유하는 타입이 있다. 또한, 자계 감도 개선 혹은 기입 전류 저감을 목적으로 하여, 한쪽 강자성체에 인접하게 반강자성체를 배치하고, 자화 방향을 고착시킨 소위 스핀 밸브 구조의 타입(예를 들면, 비특허 문헌 2 참조)이 알려져 있다. 스핀 밸브 구조에 대해서는, 예를 들면 "Japanese Journal of Applied Physics, 1997년, 36호, p.200에 개시되어 있다.
상기 종래의 MRAM에서는, 직교하는 2개의 배선의 교점에 MTJ 소자가 배치된다. 그리고, 2개의 배선에 1㎃ 정도의 전류를 흘려, 각각의 배선으로부터 발생하는 자계의 합성 자계에 의해, MTJ 소자에 데이터를 기입한다.
또한, FeMn을 기록층의 재료로 이용한 GMR 소자에서는, 기록층의 온도를 올리면서, 직교하는 2개의 배선으로 전류를 흘려, GMR 소자에 데이터를 기입 방법도 개시되어 있다. 본 방법은 예를 들면, "Journal of Applied Physics", 2000년, 87호, p.6403에 개시되어 있다. 본 방법에서는, 감지선에 5㎃ 정도의 전류를 흘림으로써, 기록층의 온도는 Neel 온도 이상으로 상승된다. 이와 같이 하면, 반강자성 재료인 FeMn은 반강자성으로부터 강자성을 갖도록 전이된다. 그 상태에서, 워드선에 200㎃ 정도의 전류를 흘린다. 그 결과, 감지선과 워드선으로부터 발생되는 자계에 의해, 기록층의 스핀 방향이 반전되고, GMR 소자에 데이터가 기입된다.
상기한 바와 같이, MRAM은 차세대의 메모리 디바이스로서 활발한 연구가 이루어지고 있다. 그러나, 상기 종래의 MRAM은, 칩 사이즈가 커지는 등의 문제점이 있었다.
먼저, 직교하는 2개의 배선으로 전류를 흘리기 위해, 2개의 배선의 양단에 전류 드라이버 회로가 필요하다. 이 때문에, 전류 드라이버 회로가 칩을 차지하는 면적이 증대하여, 칩 사이즈가 커진다.
또한, 기입 시에, 선택 메모리 셀에 인접하는 반 선택 상태의 메모리 셀은 외부로부터의 미소한 디스터번스에 의해 데이터를 잃어버릴 가능성이 있다. 이것을 방지하기 위해서는, 종래에는 기록층의 막 두께를 크게 하는 등의 대책을 실시하여, 디스터번스에 대한 내성을 향상시킬 필요가 있었다. 그러나, 이러한 대책은 반전 자계의 증대를 초래하는 원인으로도 되어, 기입 전류가 증대되는 경향이 있었다. 그 때문에, 전류 드라이버 회로의 사이즈를 크게 할 필요가 있어서 칩 사이즈가 커지는 경우가 있다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 그 목적은 칩 사이즈를 저감할 수 있는 반도체 기억 장치 및 그 데이터 기입 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 일 양태에 따른 반도체 메모리 장치는,
제1 강자성막과, 상기 제1 강자성막 위에 형성된 절연막과, 상기 절연막 위에 형성된 제2 강자성막을 구비하는 자기 저항 소자를 포함하는 복수의 메모리 셀;
상기 메모리 셀에 구비되는 상기 자기 저항 소자와 근접하면서 이격하여 설치된 제1 배선;
기입 동작 시에, 상기 제1 배선에 제1 전류를 공급하여, 상기 자기 저항 소자 주위에 자계를 형성하는 제1 전류 드라이버 회로; 및
기입 동작 시 및 판독 동작 시에, 상기 절연막을 개재하여 상기 제1, 제2 강자성막 사이에 제2 전류를 공급하는 제2 전류 드라이버 회로를 포함한다.
상기 목적을 달성하기 위해, 제1 강자성막과, 상기 제1 강자성막 위에 형성된 절연막과, 상기 절연막 위에 형성된 제2 강자성막을 구비하는 자기 저항 소자를 포함하는 메모리 셀이 매트릭스 형태로 배치된 반도체 기억 장치의 데이터 기입 방법은,
제1 선택 메모리 셀에 구비되는 상기 자기 저항 소자의 상기 제1, 제2 강자성막 사이에, 상기 절연막을 통해 제1 전류를 흘리는 단계;
상기 제1 선택 메모리 셀 중 상기 자기 저항 소자에 상기 제1 전류를 흘린 상태에서, 상기 자기 저항 소자의 근방에 배치된 배선으로 제2 전류를 흘림으로써, 상기 자기 저항 소자에 자계를 인가하는 단계;
상기 제1 전류의 공급을 정지하는 단계; 및
상기 제1 전류의 공급을 정지한 후에, 상기 제2 전류의 공급을 정지하는 단계를 포함한다.
상기한 바와 같은 구성 및 방법에 따르면, 자기 저항 소자에 전류를 흘린 상태에서, 자기 저항 소자 주위에 자계를 발생시켜, 데이터의 기입을 행하고 있다. 자기 저항 소자에 전류를 흘림으로써, 자기 저항 소자의 기입 임계값을 저감할 수 있기 때문에, 기입에 필요한 전류를 삭감할 수 있다. 따라서, 전류 드라이버 회로의 사이즈를 축소화하여 칩 사이즈를 삭감할 수 있다. 또한, 선택 메모리 셀만이, 그 기입 임계값을 저하시킬 수 있기 때문에, 오기입의 발생을 억제할 수 있어서, 기입 동작의 신뢰성을 향상시킬 수 있다.
<실시예>
본 발명의 제1 실시예에 따른 반도체 기억 장치에 대하여 도 1을 이용하여 설명한다. 도 1은 본 실시예에 따른 MRAM의 블록도이다.
도시한 바와 같이, MRAM(10)은 메모리 셀 어레이(11), 컬럼 디코더(12), 감지 증폭기(13), 비트선 드라이버(14), 로우 디코더(15, 16), 선택용 워드선 드라이버(17), 및 기입 워드선 드라이버(18, 19)를 구비하고 있다.
메모리 셀 어레이(11)는 매트릭스 형태로 배치된 복수개((m+1)×(n+1)개, 단 m, n은 자연수이며, 도 1에서는 (3×3)개만 나타냄)의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC 각각은 자기 저항 소자(20) 및 스위칭 트랜지스터(21)를 포함하고 있다. 자기 저항 소자(20)는, 예를 들면 MTJ 소자이다. 자기 저항 소자(20)의 일단은 비트선 BL0∼BLn 중 어느 하나에 접속되며, 타단은 스위칭 트랜지스터(21)의 전류 경로의 일단에 접속되어 있다. 스위칭 트랜지스터(21)의 게이트는 선택용 워드선 SWL0∼SWLm 중 어느 하나에 접속되며, 전류 경로의 타단은 접지 전위에 접속되어 있다. 그리고, 자기 저항 소자(20)에 근접하여, 기입 워드선 WWL0∼WWLm 중 어느 하나가 설치되어 있다. 동일한 행에 배치된 메모리 셀의 스위칭 트랜지스터(21)의 게이트는 선택용 워드선 SWL0∼SWLm 중 어느 하나에 공통 접속되어 있다. 또한, 동일한 행에 배치된 메모리 셀의 자기 저항 소자(20)의 근방에, 기입 워드선 WWL0∼WWLm 중 어느 하나가 배선되어 있다. 또한, 동일한 열에 배치된 메모리 셀의 자기 저항 소자(20)의 일단은 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 기입 워드선 WWL0∼WWLm과 비트선 BL0∼BLn은, 상호 직교하도록 배치되어 있다.
컬럼 디코더(12)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다.
비트선 드라이버(14)는 기입 시 및 판독 시에, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다. 그리고, 선택한 비트선으로 전류를 공급한다.
로우 디코더(15, 16)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다.
선택용 워드선 드라이버(17)는 전압원을 포함하여, 기입 시 및 판독 시에, 로우 어드레스 디코더 신호에 기초하여, 선택용 워드선 SWL0∼SWLm 중 어느 하나를 선택한다. 그리고, 선택한 선택용 워드선에 전압을 공급한다.
기입 워드선 드라이버(18, 19)는 기입 시에, 로우 어드레스 디코드 신호에 기초하여, 기입 워드선 WWL0∼WWLm 중 어느 하나를 선택한다. 그리고, 기입 워드선 드라이버(18, 19) 중 어느 한쪽이 전류 소스로서 기능하여, 선택한 기입 워드선으로 전류를 공급한다. 이 때, 다른쪽은 전류 싱크로서 기능한다. 기입 워드선 드라이버(18, 19) 중 어느 것이 전류를 공급할지에 따라, 메모리 셀에의 기입 데이터를 제어할 수 있다.
감지 증폭기(13)는 로우 디코더(15, 16) 및 컬럼 디코더(12)에 의해 선택된 메모리 셀로부터 판독한 데이터를 증폭한다.
다음으로, 메모리 셀 어레이(11)의 평면 패턴에 대하여, 도 2를 이용하여 설명한다. 도 2는 메모리 셀 어레이(11)의 평면도이고, 간단화를 위해, 스위칭 트랜지스터의 도시를 생략하고 있다. 도면에 나타내는 방향을, 각각 곤란축 방향 및 용이축 방향으로 정의한다.
도시한 바와 같이, 곤란축 방향을 따라 (1+n)개의 비트선 BL0∼BLn이 용이축 방향을 따른 스트라이프 형태로 형성되어 있다(도 2에서는, 비트선 BL0∼BL2만 나타냄). 또한, 곤란축 방향으로 직교하는 용이축 방향을 따라 (1+m)개의 기입 워드선 WWL0∼WWLm이 곤란축 방향을 따른 스트라이프 형태로 형성되어 있다(도 2에서는 기입 워드선 WWL0∼WWL2만 나타냄). 그리고, 비트선 BL0∼BLn과 기입 워드선 WWL0∼WWLm의 교점 부분에 자기 저항 소자(20)가 배치되어 있다. 비트선 BL0∼BLn은 자기 저항 소자(20)의 일단과 접속되어 있다. 한편, 기입 워드선 WWL0∼WWLm은 자기 저항 소자(20)와 전기적으로 분리되어 있으면서, 근접 배치되어 있다. 또한, 기입 워드선 WWL0∼WWLm의 바로 아래에는, 용이축 방향을 따라, 선택용 워드선 SWL0∼SWLm이 곤란축 방향을 따른 스트라이프 형태로 형성되어 있다. 이 선택용 워드선 SWL0∼SWLm은, 스위칭 트랜지스터(21)의 게이트 전극으로서 기능하는 것이다. 자기 저항 소자(20)의 타단은 인출 배선(22) 및 컨택트 플러그(23)를 통해, 스위칭 트랜지스터(21)의 드레인에 전기적으로 접속되어 있다. 그리고, 인접하는 선택용 워드선 SWL0∼SWLm 사이에는, 동일한 열의 스위칭 트랜지스터(21)의 소스를 공통 접속하도록 하여, 소스선(24)이 곤란축 방향을 따라 설치되어 있다.
자기 저항 소자(20)는 긴 방향이 용이축 방향을 따르고, 짧은 방향이 곤란축 방향을 따른 대략 직사각형의 형상을 갖고 있다. 그리고, 자기 저항 소자(20)의 타단은 스위칭 트랜지스터(21)에 접속된다. 도 2에서 자기 저항 소자(20)는 직사각형의 형상을 갖고 있지만, 장축이 용이축 방향을 따르고, 단축이 곤란축 방향을 따른 타원 형상을 갖고 있어도 된다.
다음으로, 메모리 셀 어레이(11)의 단면 구조에 대하여, 도 3을 이용하여 설명한다. 도 3은 도 2에서의 3-3선을 따른 단면도이다.
도시한 바와 같이, 반도체 기판(25) 내에는 소자 분리 영역 STI이 형성되어 있고, 소자 분리 영역 STI에 의해 주위를 둘러싼 소자 영역 AA 내에, 스위칭 트랜지스터(21)가 형성되어 있다. 스위칭 트랜지스터(21)는 반도체 기판(25)의 표면 내에 형성된 불순물 확산층(26), 도시하지 않은 게이트 절연막, 및 게이트 전극(27)을 구비하고 있다. 상술한 바와 같이, 게이트 전극(27)은 선택용 워드선 SWL0∼SWLm 중 어느 하나로서 기능하는 것이며, 곤란축 방향(지면에 대하여 수직 방향)을 따라 스트라이프 형태로 형성되어 있다.
불순물 확산층(26) 위에는 실리사이드막(28)이 형성되어 있으며, 또한 반도체 기판(25) 위에는 층간 절연막(29)이 형성되어 있다. 소스 영역(26) 위의 실리사이드막(28)은 소스선으로서 기능하는 것이며, 상술한 바와 같이, 곤란층 방향(지면에 대하여 수직 방향)을 따른 스트라이프 형태로 형성되어 있다. 층간 절연막(29)은 스위칭 트랜지스터(21)를 피복하고 있으며, 또한 층간 절연막(29) 내에는 컨택트 플러그(30)가 형성되어 있다. 컨택트 플러그(30)는 스위칭 트랜지스터(21)의 불순물 확산층(26)의 한쪽(드레인 영역)에 접속되어 있다.
층간 절연막(29) 위에는 컨택트 플러그(30)에 접속된 금속 배선층(31), 금속 배선층(31)과 전기적으로 분리된 금속 배선층(32)이 형성되어 있다. 금속 배선층(32)은 기입 워드선 WWL0∼WWLm 중 어느 하나로서 기능하는 것이며, 곤란축 방향을 따라 스트라이프 형태로 형성되어 있다. 또한, 금속 배선층(32)은 스위칭 트랜지스터(21)의 게이트 전극(27)과, 거의 중첩되도록 하여 형성되어 있다. 또한, 층간 절연막(33)이 층간 절연막(29) 위에 형성되어 있다. 층간 절연막(33)은 금속 배선층(31, 32)을 피복하고 있으며, 또한 층간 절연막(33) 내에는 컨택트 플러그(34)가 형성되어 있다. 컨택트 플러그(34)는 금속 배선층(31)과 접속되어 있다.
층간 절연막(33) 위에는 컨택트 플러그(34)에 접속된 금속 배선층(22)이 형성 되어 있다. 이 금속 배선층(22)은 자기 저항 소자(20)의 인출 배선(22)으로서 기능하는 것이다. 그리고, 인출 배선(22) 위에는 자기 저항 소자(20)가 형성되어 있다. 자기 저항 소자(20)는, 층간 절연막(33) 및 인출 배선(22)을 협지하여 금속 배선층(32)과 중첩되도록 하여 형성되어 있다. 자기 저항 소자(20)는 절연막을 자성체막으로 협지한 구조를 갖는 예를 들면 MTJ 소자이다. 즉, 인출 배선(22) 위에 강자성층(35)이 형성되며, 강자성층(35) 위에 절연막(터널 배리어막)(36)이 형성되고, 강자성층(37)이 절연막(36) 위에 형성되어 있다. 이들 강자성층(35, 37), 및 절연막(36)을 포함하여 MTJ 소자가 형성되어 있다. 강자성층(35, 37) 중 어느 한쪽(고착층(35))의 스핀 방향은 미리 소정의 방향을 향하도록 설정되어 있다. 거기에다, 강자성층(35, 37) 중 어느 하나가 다른쪽(기록층(37))의 스핀 방향을 한쪽에 대하여 평행, 또는 반평행으로 하여 2가지 상태를 만듦으로써, "0" 데이터, 또는 "1" 데이터가 기입된다. 또한, 층간 절연막(38)이 층간 절연막(33) 위에 형성되어 있다. 층간 절연막(38)은 인출 배선(22) 및 자기 저항 소자(20)의 주변을 피복하고 있다. 또한, 층간 절연막(38) 위에는 강자성층(37)에 접속되도록 하여 금속 배선층(39)이 형성되어 있다. 금속 배선층(39)은 비트선 BL0∼BLn 중 어느 하나로서 기능하는 것이며, 용이축 방향(지면 내의 좌우 방향)을 따라 스트라이프 형태로 형성되어 있다.
다음으로, 상기 구성의 MRAM의 동작에 대하여, 도 1, 도 4를 이용하여 설명한다. 먼저, 기입 동작에 대하여, 비트선 BL1과 선택용 워드선 SWL1(기입 워드선 WWL1)의 교점에 배치된 메모리 셀 MC11에 데이터를 기입하는 경우를 예로 들어 설명한다. 도 4는 본 실시예에 따른 MRAM에서의 기입 동작의 흐름도이다.
먼저, 선택용 워드선 드라이버(17)가 로우 어드레스 디코드 신호에 기초하여 선택용 워드선 SWL1을 선택한다. 그리고, 선택용 워드선 드라이버(17)는 선택용 워드선 SWL1에 전압을 공급한다. 이것에 의해, 메모리 셀 MC10, MC11, MC12,…, MC1n의 스위칭 트랜지스터(21)가 온 상태로 된다(단계 S1).
다음으로, 비트선 드라이버(14)가 컬럼 어드레스 디코드 신호에 기초하여 비트선 BL1을 선택한다. 그리고, 비트선 드라이버(14)가 비트선 BL1에 100㎂ 정도의 전류 Iselect를 공급한다(단계 S2). 이것을 나타내고 있는 것이 도 5이다. 도 5는 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 워드선 SWL1이 선택된 상태에서, 비트선 BL1에 전류 Iselect가 공급되어 있다. 비트선 BL0∼BLn의 일단은 비트선 드라이버(14)에 접속되어 있지만, 타단은 메모리 셀 MCm0∼MCmn의 자기 저항 소자(20)에 접속되어 있거나, 혹은 부유 상태로 되어 있다. 따라서, 전류 Iselect는, 메모리 셀 MC11의 자기 저항 소자(20) 및 스위칭 트랜지스터(21)의 전류 경로를 통해 접지 전위로 유입된다.
이와 같이 하면, 메모리 셀 MC11의 자기 저항 소자(20)에서는 절연막을 개재하여 강자성층 사이에서 전류가 흐르기 때문에, 주울 열이 발생한다. 그 결과, 자기 저항 소자(20)는 고온 상태로 되어, 그 기입 자계(전류) 임계값이 저하된다(단계 S3).
다음으로, 기입 워드선 드라이버(18, 19)가 로우 어드레스 디코드 신호에 기초하여 기입 워드선 WWL1을 선택한다. 그리고, 기입 워드선 드라이버(18)가 기입 워드선 WWL1에 500㎂ 정도의 전류 Iwrite를 공급한다(단계 S4). 전류 Iwrite는 기입 워드선 WWL1을 통해 기입 워드선 드라이버(19)로 유입된다. 이 때, 기입 워드선 드라이버(18)는 전류 소스로서 기능하며, 기입 워드선 드라이버(19)는 전류 싱크로서 기능한다. 이것을 나타내고 있는 것이 도 6이다. 도 6은 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 메모리 셀 MC11의 자기 저항 소자(20)에 전류 Iselect를 흘린 상태에서, 기입 워드선 WWL1에 전류 Iwrite를 흘린다. 이와 같이 하면, 기입 워드선 WWL1의 주위에 자계가 형성되고, 이 자계의 영향에 의해 메모리 셀 MC11의 자기 저항 소자(20)에 데이터가 기입된다(단계 S5). 본 예에서는, 기입 워드선 드라이버(18)로부터 기입 워드선 드라이버(19)을 향해 전류 Iwrite를 흘리는 경우를 예로 들어 설명하였다. 그러나, 물론, 기입 워드선 드라이버(19)로부터 기입 워드선 드라이버(18)을 향해 전류 Iwrite를 흘려도 된다. 즉, 전류 Iwrite의 방향은 기입 데이터에 의존한다.
그 후에는, 선택용 워드선 SWL1을 비선택으로 하여, 메모리 셀 MC11의 스위칭 트랜지스터(21)를 오프 상태로 한다. 그리고, 비트선 BL1을 비선택으로 하여, 전류 Iselect의 공급을 정지한다(단계 S6).
전류 Iselect의 공급이 정지됨으로써, 메모리 셀 MC11의 자기 저항 소자(20)는 고온 상태에서 식혀진다. 고온 상태에서 식으면, 자기 저항 소자(20)의 기입 자계 임계값은 원래로 돌아간다(단계 S7). 자기 저항 소자(20)의 열은 주로 비트선 BL1을 통해 방열된다.
그리고, 기입 워드선 WWL1을 비 선택으로 하여 전류 Iwrite의 공급을 정지한다(단계 S8).
이상과 같이 하여, 데이터의 기입이 행해진다.
다음으로, 판독 동작에 대하여, 메모리 셀 MC11로부터 데이터를 판독하는 경우를 예로 들어 설명한다. 데이터의 판독 방법은 종래와 거의 마찬가지기 때문에, 여기서는 간단히 설명한다. 도 7은 데이터의 판독 시의 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 워드선 드라이버(17)가 선택용 워드선 SWL1을 선택한다. 이것에 의해, 메모리 셀 MC10, MC11, MC12,…, MC1n의 스위칭 트랜지스터(21)가 온 상태로 된다. 또한, 비트선 드라이버(14)가 비트선 BL1을 선택한다. 이것에 의해, 비트선 BL1에 전류 Iread가 공급된다. 그리고, 감지 증폭기(13)가 비트선 BL1의 전위 변화를 증폭하여, 판독 전압으로서 출력한다.
상기 본 실시예에 따른 MRAM에 있어서, 이하에 나타내는 효과가 얻어진다.
(1) 칩 사이즈를 축소할 수 있다. 이 점에 관하여 이하 상세히 설명한다.
본 효과는 자기 저항 소자(20)에의 기입 임계값을 저감할 수 있음으로써 얻어지는 효과이다. 종래의 MRAM에서는, 데이터의 기입은, 직교하는 2개의 배선으로 전류를 공급하여, 이들 전류에 의해 발생하는 합성 자계에 의해 행하고 있었다. 도 8은 자기 저항 소자의 기입 임계값을 나타내는 그래프(아스테로이드 곡선)이다. 횡축은 용이축 방향 자계 Hx, 종축은 곤란축 방향 자계 Hy이다. 발생 자계는 전류에 의존한다. 따라서, 용이축 방향 자계 Hx 및 곤란축 방향 자계 Hy를 각각 종래의 MRAM에서의 비트선 및 워드선으로 흘리는 전류로 치환하여도 되다. 기입 임계값 Hs는 하기의 소위 Stoner-WolFarth의 관계식으로부터 도출할 수 있다.
Hx(2/3)+Hy(2/3)=Hs(2/3)
그리고, Hx(2/3)+Hy(2/3)>Hs(2/3)가 만족된 경우에, 자기 저항 소자의 스핀 방향이 변화하여, 데이터가 기입된다. 즉, 도 8에 나타내는 영역의 각각이 기입 영역, 비기입 영역으로 된다.
도시한 바와 같이, 종래에서는 비트선에 1㎃ 정도의 전류 Ibl을 흘리며, 기입 워드선에 1㎃ 정도의 Iwl을 흘린다. 그리고, 이 2개의 전류 Ibl, Iwl에 의해 형성되는 합성 자계에 의해 데이터를 기입하고 있다. 따라서, 데이터의 기입에는 약 1㎃×2=약 2㎃의 전류가 필요하다.
이에 대하여, 본 실시예에 따른 방법에서면, 자기 저항 소자(20)에 100㎂ 정도의 터널 전류를 흘린 상태에서, 기입 워드선에 500㎂ 정도의 전류 Iwrite를 흘림으로써, 데이터의 기입을 행하고 있다. 즉, 데이터의 기입에 필요한 총 전류량은 종래 방법의 1/3 이하인 약 600㎂이다. 따라서, 드라이버 회로의 사이즈를 작게 할 수 있다. 이 점에 대하여, 이하 상세히 설명한다.
터널 전류 Iselect가 흐르는 자기 저항 소자에서는 주울 열이 발생하여, 고온 상태가 된다. 보다 구체적으로는, 자기 저항 소자의 바람직한 저항값은 10㏀ 정도이며, 터널 전류 Iselect로서 100㎂를 흘렸다고 하면, 약 0.1mW의 주울 열을 발생시킬 수 있다. 이와 같이 하면, 그 발열에 의해 해당 자기 저항 소자의 아스테로이드 곡선은 도 9에 도시한 바와 같이 축소된다. 즉, 기입 자계 임계값이 저하된다. 도 9는 터널 전류 Iselect 공급 후의 아스테로이드 곡선을 나타내고 있으며, 도면에 나타낸 점선은 터널 전류 공급 전의 아스테로이드 곡선이다. 그 결과, 도 8, 도 9를 대비함으로써 분명한 바와 같이, 500㎂의 전류 Iwrite에 의해 발생하는 용이축 방향 자계 Hx는 터널 전류 Iselect 공급 전에서는 기입 임계값 이하인데 대하여, 터널 전류 Iselect 공급 후에는 기입 임계값 이상이다. 이것은 발열에 의해 아스테로이드 곡선이 축소되었기 때문이고, 그 결과, 용이축 방향 자계 Hx에 의해서만 기입이 가능해진다. 또한, 기입에 필요한 용이축 방향 자계 Hx의 값도, 종래에 비해 작아진다.
이와 같이 하면, 기입에 필요한 전류량이 저감되기 때문에, 비트선 드라이버(14) 및 기입 워드선 드라이버(18, 19)를 구성하는 트랜지스터의 사이즈를 작게 할 수 있다. 보다 구체적으로는, 필요한 전류량이 약 1/3이 되기 때문에, 트랜지스터의 게이트 폭도 1/3로 충분하다. 또한, 용이축 방향 자계 Hx에 의해서만 기입이 가능하여, 곤란축 방향 자계 Hy를 발생시킬 필요가 없기 때문에, 비트선의 타단은 부유 상태이어도 된다. 즉, 종래에는 필수이었던 비트선 전류 싱크가 불필요해진다. 따라서, 드라이버 회로를 작게 할 수 있어서, 드라이버 회로가 반도체 기억 장치 내에서 차지하는 점유 면적을 큰폭으로 축소할 수 있다. 그 결과, 칩 면적이 작아서 저가의 MRAM을 제공할 수 있다.
(2) 기입 신뢰성을 향상할 수 있다. 이 점에 대하여 이하 상세히 설명한다.
본 실시예에 따른 MRAM에서는, 선택 메모리 셀 중 자기 저항 소자에만 터널 전류 Iselect가 공급된다. 즉, 선택 메모리 셀 중 자기 저항 소자만이 기입 자계 임계값이 저하된다. 그 밖의 자기 저항 소자의 기입 임계값은 변화되지 않는다. 즉, 도 1에서, 예를 들면 메모리 셀 MC11에 데이터를 기입하는 경우에는, 메모리 셀 MC11의 자기 저항 소자만이, 도 9에 나타내는 아스테로이드 곡선을 가지며, 그 밖의 모든 메모리 셀의 자기 저항 소자는, 도 8에 나타내는 아스테로이드 곡선을 갖는다. 이와 같이 하면, 기입 시에는 기입 워드선 WWL1에 전류 Iwrite가 공급되기 때문에, 메모리 셀 MC11과 동일한 행의 메모리 셀도, 기입 워드선 WWL1에 의해 생성되는 용이축 방향 자계 Hx의 영향을 받는다. 그러나, 아스테로이드 곡선이 축소된 메모리 셀 MC11에 데이터를 기입하기 위해 흘리는 전류 Iwrite에 의해 발생하는 자계는, 선택 메모리 셀 MC11 이외의 메모리 셀의 기입 자계 임계값보다도 충분히 작기 때문에, 오기입이 발생될 우려가 거의 없다. 즉, 기입 시의 메모리 셀의 선택성이 대폭 향상되어, 오기입에 대한 동작 마진을 대폭 향상할 수 있다.
(3) 저온 시의 동작 신뢰성을 향상할 수 있다.
자기 저항 소자의 기입 임계값은 고온이 되면 저하되지만, 반대로 저온이 되면 상승한다는 특징을 갖고 있다. 따라서, 저온 하에서는 기입 전류가 충분하지 않아, 기입 불량이 발생하는 경우가 있다. 따라서 종래, MRAM을 탑재한 시스템을 저온 하에서 사용하는 경우에는, 저온 시에 필요한 기입 전류값에 맞춰서 드라이버 회로를 설계할 필요가 있었다. 이 경우에는, 동시에 칩 면적이 증대된다는 문제도 있었다.
그러나, 본 실시예에 따른 MRAM에 의하면, 상기 문제를 해결할 수 있다. 즉, 본 실시예에 따른 데이터의 기입 방법에서는, 선택 메모리 셀 중 자기 저항 소자는 터널 전류에 의해 강제적으로 고온 상태로 된다. 따라서, 저온 하이더라도 오동작이 발생하기 어려워서, 신뢰성이 높은 기입 동작이 가능해진다. 또한, 그 결과, 시스템에서 온도에 대한 대책 등이 불필요해져서, 시스템을 간략화할 수 있다.
(4) 층간막의 저유전율화와 자기 저항 소자의 고온화를 양립할 수 있다.
최근의 시스템 LSI에 이용되는 층간 절연막에는 고속 동작를 위해 저유전율 재료가 이용되고 있다. 그리고, 저유전율화의 요구는 상층의 배선층을 피복하는 층간 절연막에 대하여 엄격하다. 한편, 본 실시예에 따른 MRAM에서는, 기입 시, 자기 저항 소자는 순간적으로 고온 상태로 된다. 따라서, 자기 저항 소자 주변의 층간 절연막에는 고온에 대하여 내성이 있는 재료를 이용하는 것이 바람직하다. 그러나, 저유전율 재료는 반드시 열적으로 안정되지 않아, 예를 들면 고온 하에서 탈가스를 발생시키거나, 구조가 변화되는 경우가 많다.
그러나, 본 실시예에 따른 구조라면, 도 3에 도시한 바와 같이, 게이트 전극(27)의 바로 윗쪽의 배선층을 이용하여 기입 워드선(32)을 형성하고, 기입 워드선(32)의 바로 윗쪽의 배선층을 이용하여 자기 저항 소자(20)를 형성하고 있다. 즉, 자기 저항 소자(20)를 가능한 한 낮은 위치에 형성하고 있다. 따라서, 상층의 층간 절연막에는 열적으로 안정된 재료는 필요하지 않아, 저유전율 재료를 이용할 수 있다. 그리고, 하층의 층간 절연막에서는 저유전율화의 요구는 크게 엄격하지 않기 때문에, 유전율이 비교적 높아도 열적으로 안정된 재료를 이용할 수 있다. 그 결과, 고온 하에서의 층간 절연막의 신뢰성 열화 방지와, LSI의 고속 동작을 양립할 수 있다.
(5) 자기 저항 소자를 효율적으로 고온화할 수 있다.
본 실시예에 따른 MRAM에서는, 스위칭 트랜지스터(21)는 인접하는 것끼리 소스 영역(26)을 공유하고 있다. 그리고, 소스 영역(26) 표면은 실리사이드화되어 있다. 그리고, 실리사이드막(28)은, 동일한 열의 스위칭 트랜지스터(21, 21,…)의 소스 영역을 공통으로 접속하고 있다. 실리사이드막(28)은, 예를 들면 코발트 실리사이드이다. 이 경우, 그 시트 저항은 약 10Ω 정도이다. 예를 들면, 256k비트 클래스의 메모리 셀 어레이의 경우, 실리사이드막(28)에 의해 소스 영역을 전원(예를 들면, GND)에 접속한다고 하면, 그 저항값은 약 1㏀ 정도이다. 이 값은 자기 저항 소자의 터널 저항값 10㏀의 1/10로서, 터널 저항값에 비해 충분히 작다. 따라서, 전류 Iwrite에 의해 발생하는 열의 대부분은 자기 저항 소자에서 발생하기 때문에, 자기 저항 소자를 효과적으로 고온화시킬 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시예에 따른 반도체 기억 장치는, 상기 제1 실시예에서, 소스선을 실리사이드막(28) 대신 컨택트 플러그에 의해 형성한 것이다. 도 10은 본 실시예에 따른 MRAM의 메모리 셀 어레이의 단면도로서, 도 2에서의 3-3선을 따른 방향에 대응하는 단면 구조를 나타내고 있다.
도시한 바와 같이, 인접하는 스위칭 트랜지스터(21, 21)에서 공용되는 소스 영역(26) 위의 실리사이드막(28) 위에, 컨택트 플러그(24)가 형성되어 있다. 컨택트 플러그(24)는 소스선으로서 기능하는 것이며, 곤란축 방향(지면에 대하여 수직 방향)을 따른 스트라이프 형태로 형성되어 있다. 그리고, 동일한 행에 있는 메모리 셀의 소스 영역을 공통 접속한다. 그 밖의 구조는 상기 제1 실시예에서 설명한 도 3의 구조와 마찬가지이기 때문에 설명을 생략한다. 또한, 평면 구조도 상기 제1 실시예에서 설명한 도 2의 구조에서, 소스선(24)을 컨택트 플러그(24)로 형성하였을 뿐이기 때문에 설명은 생략한다.
다음으로, 본 실시예에 따른 MRAM의 동작에 대하여, 도 1, 도 11을 이용하여 설명한다. 본 실시예에 따른 MRAM에서는, 복수의 메모리 셀에 대하여 동시에 기입 또는 판독이 행해진다. 먼저, 기입 동작에 대하여, 선택용 워드선 SWL1(기입 워드선 WWL1)에 접속된 메모리 셀에 데이터를 기입하는 경우를 예로 들어 설명한다. 도 11은, 본 실시예에 따른 MRAM의 기입 동작의 흐름도이다.
먼저, "0" 데이터의 기입을 행한다. 즉, 선택용 워드선 드라이버(17)가 로우 어드레스 디코드 신호에 기초하여 선택용 워드선 SWL1을 선택한다. 그리고, 선택용 워드선 드라이버(17)가 선택용 워드선 SWL1에 전압을 공급한다. 이것에 의해, 메모리 셀 MC10, MC11, MC12,…, MC1n의 스위칭 트랜지스터(21)가 온 상태로 된다(단계 S11).
다음으로, 비트선 드라이버(14)가 컬럼 어드레스 디코드 신호에 기초하여, "0" 데이터를 기입하기 위한 메모리 셀이 접속되어 있는 비트선을 선택한다. 여기서는, 메모리 셀 MC10 및 MC12에 "0" 데이터를 기입하는 경우를 가정한다. 이와 같이 하면, 비트선 드라이버(14)는 비트선 BL0, BL2를 선택한다. 그리고, 비트선 드라이버(14)가 비트선 BL0, BL2에 100㎂ 정도의 전류 Iselect를 공급한다(단계 S12). 이것을 나타내고 있는 것이 도 12이다. 도 12는 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 워드선 SWL1이 선택된 상태에서, 비트선 BL0, BL2에 전류 Iselect가 공급되어 있다. 전류 Iselect는 메모리 셀 MC10 및 MC12의 자기 저항 소자(20) 및 스위칭 트랜지스터(21)의 전류 경로를 통해 접지 전위로 유입된다.
이와 같이 하면, 메모리 셀 MC10 및 MC12의 자기 저항 소자(20)에서는 절연막을 개재하여 강자성층 사이에서 전류가 흐르기 때문에, 주울 열이 발생한다. 그 결과, 자기 저항 소자(20)는 고온 상태로 되어, 그 기입 자계(전류) 임계값이 저하된다(단계 S13). 즉, 메모리 셀 MC10 및 MC12의 아스테로이드 곡선은, 도 8에 나타낸 아스테로이드 곡선으로부터 도 9에 나타낸 아스테로이드 곡선으로 변화한다. 그 밖의 메모리 셀의 아스테로이드 곡선은, 도 8에 나타낸 형상을 유지하고 있다.
다음으로, 기입 워드선 드라이버(18, 19)가 로우 어드레스 디코드 신호에 기초하여 기입 워드선 WWL1을 선택한다. 그리고, 워드선 WWL1에 전류 - Iwrite가 공급된다. 즉, 기입 워드선 드라이버(19)가 기입 워드선 WWL1에 500㎂ 정도의 전류 Iwrite를 공급한다(단계 S14). 전류 Iwrite는 기입 워드선 WWL1을 통해 기입 워드선 드라이버(18)로 유입된다. 이것을 나타내고 있는 것이 도 13이다. 도 13은 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 메모리 셀 MC10 및 MC12의 자기 저항 소자(20)에 전류 Iselect를 흘린 상태에서, 기입 워드선 WWL1에 전류 - Iwrite가 공급된다. 이와 같이 하면, 기입 워드선 WWL1의 주위에 자계가 형성되어, 이 자계의 영향에 의해 메모리 셀 MC10 및 MC12의 자기 저항 소자(20)에 "0" 데이터가 기입된다(단계 S15).
다음으로, 비트선 BL0, BL2를 비선택으로 하여, 전류 Iselect의 공급을 정지한다(단계 S16). 전류 Iselect의 공급이 정지됨으로써, 메모리 셀 MC10 및 MC12의 자기 저항 소자(20)는 고온 상태에서 식혀진다. 고온 상태에서 식으면, 자기 저항 소자(20)의 기입 자계 임계값은 원래로 돌아간다(단계 S17). 즉, 아스테로이드 곡선은, 도 9에 나타내는 형상으로부터 도 8에 나타내는 형상으로 되돌아간다. 그리고, 기입 워드선 WWL1을 비선택으로 하여, 전류 - Iwrite의 공급을 정지한다(단계 S19).
이상과 같이 하여, "0" 데이터의 기입이 완료된다.
다음으로, "1" 데이터의 기입을 행한다. 즉, 비트선 드라이버(14)가 컬럼 어드레스 디코드 신호에 기초하여, "1" 데이터를 기입하기 위한 메모리 셀이 접속되어 있는 비트선을 선택한다. 여기서는, 메모리 셀 MC11 및 MC13에 "1" 데이터를 기입하는 경우를 가정한다. 이와 같이 하면, 비트선 드라이버(14)는 비트선 BL1, BL3을 선택한다. 그리고, 비트선 드라이버(14)가 비트선 BL1, BL3에 100㎂ 정도의 전류 Iselect를 공급한다(단계 S19). 이것을 나타내고 있는 것이 도 14이다. 도 14는 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 워드선 SWL1이 선택된 상태에서, 비트선 BL1, BL3에 전류 Iselect가 공급된다. 전류 Iselect는, 메모리 셀 MC11 및 MC13의 자기 저항 소자(20) 및 스위칭 트랜지스터(21)의 전류 경로를 통해 접지 전위로 유입된다.
이와 같이 하면, 메모리 셀 MC11 및 MC13의 자기 저항 소자(20)에서는 주울 열이 발생한다. 그 결과, 자기 저항 소자(20)는 고온 상태로 되어, 그 기입 자계(전류) 임계값이 저하된다(단계 S20). 즉, 메모리 셀 MC11 및 MC13의 아스테로이드 곡선은, 도 8에 나타낸 아스테로이드 곡선으로부터 도 9에 나타낸 아스테로이드 곡선으로 변화된다. 그 밖의 메모리 셀의 아스테로이드 곡선은, 도 8에 나타낸 형상을 유지하고 있다.
다음으로, 기입 워드선 드라이버(18, 19)가 로우 어드레스 디코드 신호에 기초하여 기입 워드선 WWL1을 선택한다. 그리고, 워드선 WWL1에 전류 + Iwrite가 공급된다. 즉, 기입 워드선 드라이버(18)가 기입 워드선 WWL1에 500㎂ 정도의 전류 Iwrite를 공급한다(단계 S21). 전류 Iwrite는 기입 워드선 WWL1을 통해 기입 워드선 드라이버(19)로 유입된다. 이것을 나타내고 있는 것이 도 15이다. 도 15는 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 메모리 셀 MC11 및 MC13의 자기 저항 소자(20)에 전류 Iselect를 흘린 상태에서, 기입 워드선 WWL1에 전류 + Iwrite가 공급된다. 이와 같이 하면, 기입 워드선 WWL1의 주위에 자계가 형성되어, 이 자계의 영향에 의해 메모리 셀 MC11 및 MC13의 자기 저항 소자(20)에 "1" 데이터가 기입된다(단계 S22).
그 후에는 선택용 워드선 SWL1을 비선택으로 하여, 메모리 셀 MC10, MC11, MC12, MC13,…, MC1n의 스위칭 트랜지스터(21)를 오프 상태로 한다. 그리고, 비트선 BL1, BL3을 비선택으로 하여, 전류 Iselect의 공급을 정지한다(단계 S23).
전류 Iselect의 공급이 정지됨으로써, 메모리 셀 MC11, MC13의 자기 저항 소자(20)는 고온 상태에서 식혀진다. 고온 상태에서 식으면, 자기 저항 소자(20)의 기입 자계 임계값은 원래로 돌아간다(단계 S24). 즉, 아스테로이드 곡선은, 도 9에 나타내는 형상으로부터 도 8에 나타내는 형상으로 되돌아간다.
그리고, 기입 워드선 WWL1을 비선택으로 하여, 전류 + Iwrite의 공급을 정지한다(단계 S25).
이상과 같이 하여, "1" 데이터의 기입이 완료된다.
다음으로, 판독 동작에 대하여, 도 16을 이용하여 설명한다. 도 16은 데이터의 판독 시의 메모리 셀 어레이(11)의 일부 영역의 회로도이다. 여기서는 메모리 셀 MC10, MC11, MC12로부터 동시에 데이터를 판독하는 경우를 예로 들어 설명한다.
도시한 바와 같이, 선택용 워드선 드라이버(17)가 선택용 워드선 SWL1을 선택한다. 이것에 의해, 메모리 셀 MC10, MC11, MC12,…, MC1n의 스위칭 트랜지스터(21)가 온 상태로 된다. 또한, 비트선 드라이버(14)가 비트선 BL0, BL1, BL2를 선택한다. 이것에 의해, 비트선 BL0, BL1, BL2에 전류 Iread가 공급된다. 그리고, 감지 증폭기가 각 비트선 BL0, BL1, BL2의 전위 변화를 증폭하여, 판독 전압으로서 출력한다.
상기 본 실시예에 따른 MRAM에서는, 제1 실시예에서 설명한 (1) 내지 (4)의 효과가 얻어짐과 동시에, 하기 (6), (7)의 효과가 얻어진다.
(6) 고속 동작 가능한 MRAM을 실현할 수 있다. 본 실시예에 따른 데이터의 기입 방법에서는, 기입 선택용 워드선을 선택한 후, "0" 데이터를 기입하기 위한 메모리 셀이 접속된 비트선에 터널 전류를 흘린 상태에서, 기입 워드선으로 전류를 흘려 "0" 데이터를 기입하고 있다. 그리고, 계속해서, "1" 데이터를 기입하기 위한 메모리 셀이 접속된 비트선에 터널 전류를 흘린 상태에서, 기입 워드선에 역방향의 전류를 흘려 "1" 데이터를 기입하고 있다. 이 일련의 처리에 의해, 동일한 기입 선택용 워드선에 접속된 모든 메모리 셀에의 데이터의 기입이 완료된다.
또한, 판독 시에는, 동일한 선택용 워드선에 접속된 모든 메모리 셀에 보유되는 데이터를 복수(모든)의 비트선으로 전류를 흘림으로써, 한번에 판독할 수 있다.
따라서, 복수의 데이터를 한번에 처리할 수 있어서, 고속 동작이 가능해진다. 또한, 화상 데이터 등을 취급하는 경우에는, 복수의 데이터를 하나로 통합된 것으로 취급하여, 기입 및 판독을 행하는 것이 바람직하기 때문에, 본 방법은 특히 유효하다고 할 수 있다.
(7) 자기 저항 소자를 효율적으로 고온화할 수 있다. 본 효과는, 상기 제1 실시예에서 설명한 효과 (5)와 동일하지만, 본 실시예에서는 소스선을 컨택트 플러그(24)를 이용하여 형성함으로써 본 효과가 얻어지는 것이다.
상기 제1 실시예에서는 소스선을 실리사이드막으로 형성하고 있다. 이 경우, 소스 영역을 전원에 접속할 때에 발생하는 저항은 상술한 바와 같이 약 1㏀ 정도로서, 자기 저항 소자의 저항값의 약 1/10이다. 이 값은 1개의 메모리 셀에만 데이터를 기입하는 경우에는 충분하지만, 본 실시예와 같이 복수의 메모리 셀에 동시에 데이터를 기입하는 경우에는 불충분할 우려가 있다. 예를 들면, 32개의 메모리 셀에 동시에 데이터를 기입하는 경우, 병렬 접속되어 있는 32개의 자기 저항 소자의 합성 저항값은 약 0.3㏀으로 된다. 이와 같이 하면, 소스 영역을 전원에 접속할 때에 발생하는 저항값 1㏀은 작게 된다. 따라서, 자기 저항 소자를 효율적으로 고온으로 하는 것이 곤란해진다.
그러나, 본 실시예에 따르면, 소스선을 실리사이드막(28) 위에 형성한 컨택트 플러그(24)를 이용하여 형성하고 있다. 예를 들면, 컨택트 플러그(24)의 재료로서 텅스텐을 사용하고, 그 사이즈를 폭 0.1㎛, 높이 0.3㎛라고 하면, 그 시트 저항은 0.5Ω 정도이다. 따라서, 소스 영역을 전원에 접속할 때에 발생하는 저항값은 0.1㏀ 이하이다. 이 값은 복수의 자기 저항 소자의 합성 저항은 충분히 낮기 때문에, 자기 저항 소자를 효율적으로 고온으로 할 수 있다. 따라서, 기입 불량의 발생을 억제할 수 있다.
소스선을 컨택트 플러그(24)로 형성하지 않아도 자기 저항 소자를 고온으로 할 수 있는 경우에는, 물론 실리사이드막(28)으로 소스선을 형성해도 된다. 반대로, 제1 실시예에서, 소스선을 컨택트 플러그(24)로 형성해도 된다. 또한, 본 실시예에서는 "0" 데이터를 기입한 후에 "1" 데이터를 기입하고 있지만, 먼저 "1" 데이터를 기입하고, 그 후에 "0" 데이터를 기입하여도 되는 것은 물론이다.
다음으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치에 대하여, 도 17을 이용하여 설명한다. 도 17은 본 실시예에 따른 MRAM의 블록도이다. 본 실시예는, 상기 제1 실시예를 크로스 포인트형 메모리 셀을 갖는 MRAM에 적용한 것이다. 따라서, 메모리 셀 어레이 이외의 구성은 제1 실시예와 마찬가지이기 때문에, 그 설명은 생략한다.
도시한 바와 같이, 메모리 셀 어레이(11)는 매트릭스 형태로 배치된 복수개((m+1)×(n+1)개, 단 m, n은 자연수이고, 도 17에서는 (3×3)개만 나타냄)의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC 각각은, 예를 들면 MTJ 소자 등의 자기 저항 소자(20)를 포함하고 있다. 자기 저항 소자(20)의 일단은 비트선 BL0∼BLn의 어느 하나에 접속되며, 타단은 선택용 워드선 SWL0∼SWLm 중 어느 하나에 접속되어 있다. 그리고, 자기 저항 소자(20)에 근접하여, 기입 워드선 WWL0∼WWLm 중 어느 하나가 배치되어 있다. 동일한 행에 배치된 자기 저항 소자(20)의 타단은 선택용 워드선 SWL0∼SWLm 중 어느 하나에 공통 접속되어 있다. 또한, 동일한 행에 배치된 자기 저항 소자(20)의 근방에, 기입 워드선 WWL0∼WWLm 중 어느 하나가 배선되어 있다. 또한, 동일한 열에 배치된 자기 저항 소자(20)의 일단은 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 기입 워드선 WWL0∼WWLm과 비트선 BL0∼BLn은, 상호 직교하도록 배치되어 있다.
다음으로, 메모리 셀 어레이(11)의 평면 패턴에 대하여, 도 18을 이용하여 설명한다. 도 18은 메모리 셀 어레이(11)의 평면도이다. 본 실시예에 따른 구조는, 상기 제1 실시예에서, 스위칭 트랜지스터를 없애고, 선택용 워드선의 위치를 바꾼 것에 상당한다. 또, 도면에 나타내는 방향을 각각 곤란축 방향 및 용이축 방향으로 정의하기로 한다.
도시한 바와 같이, 곤란축 방향을 따라 (1+n)개의 비트선 BL0∼BLn이 용이축 방향을 따른 스트라이프 형태로 형성되어 있다(도 18에서는 비트선 BL0∼BL2만 나타냄). 또한, 용이축 방향을 따라 (1+m)개의 기입 워드선 WWL0∼WWLm이 곤란축 방향을 따른 스트라이프 형태로 형성되어 있다(도 18에서는 기입 워드선 WWL0∼WWL2만 나타냄). 그리고, 비트선 BL0∼BLn과 기입 워드선 WWL0∼WWLm의 교점 부분에 자기 저항 소자(20)가 배치되어 있다. 비트선 BL0∼BLn은 자기 저항 소자(20)의 일단과 접속되어 있다. 한편, 기입 워드선 WWL0∼WWLm은 자기 저항 소자(20)와 전기적으로 분리되면서, 근접 배치되어 있다. 또한, 기입 워드선 WWL0∼WWLm과 평행하게, (1+m)개의 선택용 워드선 SWL0∼SWLm이 설치되어 있다(도 18에서는 선택용 워드선 SWL0∼SWL2만 나타냄). 그리고, 자기 저항 소자(20)의 타단은 인출 배선(22) 및 컨택트 플러그(40)를 통해, 선택용 워드선 SWL0∼SWLm에 접속되어 있다. 자기 저항 소자(20)의 형상은, 상기 제1, 제2 실시예와 마찬가지이다.
다음으로, 메모리 셀 어레이(11)의 단면 구조에 대하여, 도 19를 이용하여 설명한다. 도 19는 도 18에서의 19-19선을 따른 단면도이다.
도시한 바와 같이, 층간 절연막(29) 위에는 기입 워드선 WWL0∼WWLm, 및 선택용 워드선 SWL0∼SWLm으로서 기능하는 금속 배선층(32, 41)이 곤란축 방향(지면에 대하여 수직 방향)을 따라 스트라이프 형태로 형성되어 있다.
층간 절연막(29) 위에는 또한 층간 절연막(33)이 형성되어 있으며, 층간 절연막(33) 내에 컨택트 플러그(40)가 형성되어 있다. 컨택트 플러그(40)는 금속 배선층(41)에 접속되어 있다. 층간 절연막(33) 위에는 컨택트 플러그(40)에 접속된 금속 배선층(22)이 형성되어 있다. 이 금속 배선층(22)은 자기 저항 소자(20)의 인출 배선(22)으로서 기능하는 것이다.
그 밖의 구성은, 상기 제1 실시예와 마찬가지이기 때문에 설명은 생략한다.
다음으로, 상기 구성의 MRAM의 동작에 대하여, 도 17, 도 20을 이용하여 설명한다. 먼저, 기입 동작에 대하여, 비트선 BL1과 선택용 워드선 SWL1(기입 워드선 WWL1)의 교점에 배치된 메모리 셀 MC11에 데이터를 기입하는 경우를 예로 들어 설명한다. 도 20은 본 실시예에 따른 MRAM의 기입 동작의 흐름도이다.
먼저, 도 20의 단계 S31에서, 선택 메모리 셀 MC11이 접속되어 있는 비트선 BL1로부터, 자기 저항 소자(20)의 터널 접합을 통해, 선택용 워드선 SWL1로 전류 Iselect를 흘린다. 즉, 먼저, 선택용 워드선 드라이버(17)가 로우 어드레스 디코드 신호에 기초하여, 선택용 워드선 SWL1을 선택한다. 이 때, 선택용 워드선 드라이버(17)는 전류 싱크로서 기능한다. 다음으로, 비트선 드라이버(14)가 컬럼 어드레스 디코드 신호에 기초하여 비트선 BL1을 선택한다. 그리고, 비트선 드라이버(14)가 비트선 BL1로 100㎂ 정도의 전류 Iselect를 공급한다. 이것을 나타내고 있는 것이 도 21이다. 도 21은 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 워드선 SWL1이 선택된 상태에서, 비트선 BL1에 전류 Iselect가 공급되어 있다. 상술한 바와 같이, 비트선 BL0∼BLn의 일단은 비트선 드라이버(14)에 접속되어 있지만, 타단은 메모리 셀 MCm0∼MCmn의 자기 저항 소자(20)에 접속되어 있거나, 혹은 부유 상태로 되어 있다. 따라서, 전류 Iselect는 비트선 드라이버(14)로부터 메모리 셀 MC11의 자기 저항 소자(20)의 터널 접합을 통해, 선택용 워드선 드라이버(17)로 유입된다.
이와 같이 하면, 제1 실시예에서 설명한 바와 같이, 메모리 셀 MC11의 자기 저항 소자에서 주울 열이 발생하여, 그 기입 자계(전류) 임계값이 저하된다(단계 S32).
다음으로, 상기 제1 실시예에서 설명한 단계 S4, S5의 동작을 행한다. 즉, 기입 워드선 드라이버(18, 19)가 기입 워드선 WWL1을 선택한다. 그리고, 기입 워드선 드라이버(18, 19)가 기입 워드선 WWL1로 500㎂ 정도의 전류 Iwrite를 공급한다(단계 S33). 이것을 나타내고 있는 것이 도 22이다. 도 22는 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 메모리 셀 MC11의 자기 저항 소자(20)에 전류 Iselect를 흘린 상태에서, 기입 워드선 WWL1로 전류 Iwrite를 흘린다. 이와 같이 하면, Iwrite에 의해 형성된 자계에 의해 메모리 셀 MC11의 자기 저항 소자(20)에 데이터가 기입된다(단계 S34).
그 후에는, 선택용 워드선 SWL1 및 비트선 BL1을 비선택으로 하여, 전류 Iselect의 공급을 정지한다(단계 S35). 그 결과, 메모리 셀 MC11의 자기 저항 소자(20)의 기입 자계 임계값은 원래로 돌아간다(단계 S36). 그리고, 기입 워드선 WWL1을 비선택으로 하여, 전류 Iwrite의 공급을 정지한다(단계 S37).
이상과 같이 하여, 데이터의 기입이 행해진다.
다음으로, 판독 동작에 대하여, 메모리 셀 MC11로부터 데이터를 판독하는 경우를 예로 들어 설명한다. 데이터의 판독 방법은 종래와 거의 동일하기 때문에, 여기서는 간단히 설명한다. 도 23은 데이터의 판독 시의 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 워드선 드라이버(17)가 선택용 워드선 SWL1을 선택한다. 이 때, 선택용 워드선 드라이버(17)는 전류 싱크로서 기능한다. 또한, 비트선 드라이버(14)가 비트선 BL1을 선택한다. 이것에 의해, 비트선 BL1에 전류 Iread가 공급된다. 그리고, 감지 증폭기(13)가 비트선 BL1의 전위 변화를 증폭하여, 판독 전압으로서 출력한다.
상기 본 실시예에 따른 MRAM에서는, 크로스 포인트형 메모리 셀을 갖는 MRAM에서도, 상기 제1 실시예에서 설명한 (1) 내지 (5)의 효과가 얻어진다. 또한, 본 실시예에서도, 상기 제2 실시예에서 설명한 기입 방법 및 판독 방법을 적용할 수 있다. 즉, 복수의 비트선을 선택함으로써, 복수의 데이터를 동시에 기입하는 것, 및 판독하는 것이 가능하다. 본 방법에 따라, 제2 실시예에서 설명한 (6)의 효과를 아울러 얻을 수 있다.
본 실시예에서는 전류 Iselect를 비트선 드라이버(14)가 공급하고 있다. 그러나, 전류 Iselect를 자기 저항 소자의 터널 접합에 흘릴 수 있는 구성이면 되어, 예를 들면 전류 Iselect를 선택용 워드선 드라이버(17)가 공급해도 된다.
다음으로, 본 발명의 제4 실시예에 따른 반도체 기억 장치에 대하여, 도 24를 이용하여 설명한다. 도 24는 본 실시예에 따른 MRAM의 블록도이다. 본 실시예는, 상기 제1 실시예를 크로스 포인트형 메모리 셀을 갖는 MRAM에 적용하며, 또한 데이터의 기입을 기입 비트선에 의해 행하는 것이다.
도시한 바와 같이, MRAM(10)은 메모리 셀 어레이(11), 컬럼 디코더(12, 100), 감지 증폭기(13), 선택용 비트선 드라이버(110), 기입 비트선 드라이버(120, 130), 로우 디코더(140), 및 워드선 드라이버(150)를 구비하고 있다.
메모리 셀 어레이(11)는 매트릭스 형태로 배치된 복수개((m+1)×(n+1)개, 단 m, n은 자연수이고, 도 24에서는 (3×3)개만 나타냄)의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC 각각은, 예를 들면 MTJ 소자 등의 자기 저항 소자(20)를 포함하고 있다. 자기 저항 소자(20)의 일단은 선택용 비트선 SBL0∼SBLn 중 어느 하나에 접속되며, 타단은 워드선 WL0∼WLm 중 어느 하나에 접속되어 있다. 그리고, 자기 저항 소자(20)에 근접하여, 기입 비트선 WBL0∼WBLn 중 어느 하나가 배치되어 있다. 동일한 행에 배치된 자기 저항 소자(20)의 타단은 워드선 WL0∼WLm 중 어느 하나에 공통 접속되어 있다. 또한, 동일한 열에 배치된 자기 저항 소자(20)의 일단은 선택용 비트선 SBL0∼SBLn 중 어느 하나에 공통 접속되어 있다. 또한, 동일한 열에 배치된 자기 저항 소자(20)의 근방에, 기입 비트선 WBL0∼WBLn 중 어느 하나가 배선되어 있다. 워드선 WL0∼WLm과 선택용 비트선 SBL0∼SBLn은, 상호 직교하도록 배치되어 있다.
컬럼 디코더(12, 100)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다.
선택용 비트선 드라이버(110)는 기입 시 및 판독 시에, 컬럼 어드레스 디코드 신호에 기초하여, 선택용 비트선 SBL0∼SBLn 중 어느 하나를 선택한다.
기입 비트선 드라이버(120, 130)는 기입 시에, 컬럼 어드레스 디코드 신호에 기초하여, 기입 비트선 WBL0∼WBLn 중 어느 하나를 선택한다. 그리고, 기입 비트선 드라이버(120, 130) 중 어느 한쪽이 전류 소스로서 기능하여, 선택한 기입 비트선으로 전류를 공급한다. 이 때, 다른쪽은 전류 싱크로서 기능한다. 기입 비트선 드라이버(120, 130) 중 어느 것이 전류를 공급할지에 따라, 메모리 셀에의 기입 데이터를 제어할 수 있다.
로우 디코더(140)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다.
워드선 드라이버(150)는 기입 시 및 판독 시에, 로우 어드레스 디코드 신호에 기초하여, 워드선 WL0∼WLn 중 어느 하나를 선택한다.
감지 증폭기(13)는 로우 디코더(140) 및 컬럼 디코더(12, 100)에 의해 선택된 메모리 셀로부터 판독한 데이터를 증폭한다.
다음으로, 메모리 셀 어레이(11)의 평면 패턴에 대하여, 도 25를 이용하여 설명한다. 도 25는 메모리 셀 어레이(11)의 평면도이다. 도면에 나타내는 방향을 각각 곤란축 방향 및 용이축 방향으로 정의한다.
도시한 바와 같이, 곤란축 방향을 따라 (1+m)개의 워드선 WL0∼WLm이 용이축 방향을 따른 스트라이프 형태로 형성되어 있다(도 25에서는 워드선 WL0∼WL2만 나타냄). 또한, 용이축 방향을 따라 (1+n)개의 기입 비트선 WBL0∼WBLn이 곤란축 방향을 따른 스트라이프 형태로 형성되어 있다(도 25에서는 기입 비트선 WBL0∼WBL2만 나타냄). 그리고, 워드선 WL0∼WLm과 기입 비트선 WBL0∼WBLn의 교점 부분에 자기 저항 소자(20)가 배치되어 있다. 워드선 WL0∼WLm은 자기 저항 소자(20)의 타단과 접속되어 있다. 한편, 기입 비트선 WBL0∼WBLn은 자기 저항 소자(20)와 전기적으로 분리되면서, 근접 배치되어 있다. 또한, 기입 비트선 WBL0∼WBLn과 평행하게, (1+n)개의 선택용 비트선 SBL0∼SBLn이 설치되어 있다(도 25에서는 선택용 비트선 SBL0∼SBL2만 나타냄). 그리고, 자기 저항 소자(20)의 일단은 인출 배선(22) 및 컨택트 플러그(50)를 통해, 선택용 비트선 SBL0∼SBLn에 접속되어 있다. 자기 저항 소자(20)의 형상은, 상기 제1, 제2 실시예와 마찬가지이다.
다음으로, 메모리 셀 어레이(11)의 단면 구조에 대하여, 도 26을 이용하여 설명한다. 도 26은 도 25에서의 26-26선을 따른 단면도이다.
도시한 바와 같이, 층간 절연막(29) 위에는 워드선 WL0∼WLm으로서 기능하는 금속 배선층(51)이 용이축 방향을 따른 스트라이프 형태로 형성되어 있다. 그리고, 금속 배선층(51) 위에는 자기 저항 소자(20)가 복수 형성되어 있다. 자기 저항 소자(20)의 형상은, 상기 제1 실시예에서 설명한 바와 같다. 층간 절연막(29) 위에는 금속 배선층(51) 및 자기 저항 소자(20)를 피복하는 층간 절연막(52)이 형성되어 있다.
층간 절연막(52) 위에는 자기 저항 소자(20)의 강자성층(35)에 접속된 금속 배선층(22)이 형성되어 있다. 금속 배선층(22)은 자기 저항 소자(20)의 인출 배선으로서 기능하는 것이다. 그리고, 층간 절연막(52) 위에 또한 층간 절연막(53)이 금속 배선층(22)을 피복하도록 하여 형성되어 있다.
층간 절연막(53) 내에는 금속 배선층(22)과 접속된 컨택트 플러그(50)가 형성되어 있다. 그리고, 층간 절연막(53) 위에는 컨택트 플러그(50)에 접속된 금속 배선층(54) 및 금속 배선층(54)과 분리된 금속 배선층(55)이 곤란축 방향(지면에 대하여 수직 방향)을 따른 스트라이프 형태로 형성되어 있다. 금속 배선층(54, 55)은 각각 선택용 비트선 SBL0∼SBLn, 및 기입 비트선 WBL0∼WBLn으로서 기능한다. 그리고, 금속 배선층(55)은 자기 저항 소자(20)의 대략 바로 윗쪽에 위치하도록 형성되어 있다. 또한, 층간 절연막(53) 위에는 층간 절연막(56)이 형성되어 있다.
다음으로, 상기 구성의 MRAM의 동작에 대하여, 도 24, 도 27을 이용하여 설명한다. 먼저, 기입 동작에 대하여, 워드선 WL1과 선택용 비트선 SBL1(기입 비트선 WBL1)의 교점에 배치된 메모리 셀 MC11에 데이터를 기입하는 경우를 예로 들어 설명한다. 도 27은 본 실시예에 따른 MRAM의 기입 동작의 흐름도이다.
먼저 도 27의 단계 S41에서, 선택 메모리 셀 MC11이 접속되어 있는 워드선 WL1에서, 자기 저항 소자(20)의 터널 접합을 통해, 선택용 비트선 SBL1에 전류 Iselect를 흘린다. 즉, 먼저, 선택용 비트선 드라이버(110)가 컬럼 어드레스 디코드 신호에 기초하여, 선택용 비트선 SBL1을 선택한다. 이 때, 선택용 비트선 드라이버(110)는 전류 싱크로서 기능한다. 다음으로, 워드선 드라이버(150)가 로우 어드레스 디코드 신호에 기초하여 워드선 WL1을 선택한다. 그리고, 워드선 드라이버(150)가 워드선 WL1에 100㎂ 정도의 전류 Iselect를 공급한다. 이것을 나타내고 있는 것이 도 28이다. 도 28은 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 선택용 비트선 SBL1이 선택된 상태에서, 워드선 WL1에 전류 Iselect가 공급되어 있다. 워드선 WL0∼WLm의 일단은 워드선 드라이버(150)에 접속되어 있지만, 타단은, 예를 들면 메모리 셀 MCm0∼MCmn에 접속되어 있거나, 또는 부유 상태이다. 따라서, 전류 Iselect는 워드선 드라이버(150)로부터 메모리 셀 MC11의 자기 저항 소자(20)의 터널 접합을 통해, 선택용 비트선 드라이버(110)로 유입된다.
이와 같이 하면, 제1 실시예에서 설명한 바와 같이, 메모리 셀 MC11의 자기 저항 소자에서 주울 열이 발생하여, 그 기입 자계(전류) 임계값이 저하된다(단계 S42).
다음으로, 기입 비트선 드라이버(120, 130)가 기입 비트선 WBL1을 선택한다. 그리고, 기입 비트선 드라이버(120)가 기입 비트선 WBL1에 500㎂ 정도의 전류 Iwrite를 공급한다(단계 S43). 이것을 나타내고 있는 것이 도 29이다. 도 29는 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 메모리 셀 MC11의 자기 저항 소자(20)에 전류 Iselect를 흘린 상태에서, 기입 비트선 WBL1에 전류 Iwrite를 흘린다. 이와 같이 하면, Iwrite에 의해 형성된 자계에 의해 메모리 셀 MC11의 자기 저항 소자(20)에 데이터가 기입된다(단계 S44).
그 후에는, 선택용 비트선 SBL1 및 워드선 WL1을 비선택으로 하여, 전류 Iselect의 공급을 정지한다(단계 S45). 그 결과, 메모리 셀 MC11의 자기 저항 소자(20)의 기입 자계 임계값은 원래로 돌아간다(단계 S46). 그리고, 기입 비트선 WBL1을 비선택으로 하여, 전류 Iwrite의 공급을 정지한다(단계 S47).
이상과 같이 하여, 데이터의 기입이 행해진다.
다음으로, 판독 동작에 대하여, 메모리 셀 MC11로부터 데이터를 판독하는 경우를 예로 들어 설명한다. 데이터의 판독 방법은 종래와 거의 동일하기 때문에, 여기서는 간단히 설명한다. 도 30은 데이터의 판독 시의 메모리 셀 어레이(11)의 일부 영역의 회로도이다.
도시한 바와 같이, 워드선 드라이버(150)가 워드선 WL1을 선택한다. 이 때, 워드선 드라이버(150)는 전류 싱크로서 기능한다. 또한, 선택용 비트선 드라이버(110)가 선택용 비트선 SBL1을 선택한다. 이것에 의해, 선택용 비트선 드라이버(110)로부터 선택용 비트선 BL1로 전류 Iread가 공급된다. 그리고, 감지 증폭기(13)가 비트선 BL1의 전위 변화를 증폭하여, 판독 전압으로서 출력한다.
상기 본 실시예에 따른 MRAM에서는, 비트선으로 흘리는 전류에 의해 기입 데이터를 제어하는 크로스 포인트형 메모리 셀을 갖는 MRAM에서도, 상기 제1 실시예에서 설명한 (1) 내지 (5)의 효과가 얻어진다. 또한, 본 실시예에서도, 상기 제2 실시예에서 설명한 기입 방법 및 판독 방법을 적용할 수 있다. 즉, 복수의 비트선을 선택함으로써, 복수의 데이터를 동시에 기입하는 것, 및 판독하는 것이 가능하다. 본 방법에 의해, 제2 실시예에서 설명한 (6)의 효과를 더불어 얻을 수 있다.
본 실시예에서는 전류 Iselect를 워드선 드라이버(150)가 공급하고 있다. 그러나, 전류 Iselect를 자기 저항 소자의 터널 접합에 흘릴 수 있는 구성이면 되므로, 예를 들면 전류 Iselect를 선택용 비트선 드라이버(110)가 공급하여도 된다.
다음으로, 본 발명의 제5 실시예에 따른 반도체 기억 장치에 대하여, 도 31을 이용하여 설명한다. 본 실시예는, 상기 제1 내지 제4 실시예에서, 자기 저항 소자(20)의 바로 윗쪽 및 바로 아래에 컨택트 플러그를 형성하지 않은 구조를 제공하는 것이다. 도 31은, 본 실시예에 따른 MRAM의 메모리 셀 어레이의 단면도이며, 제1, 제2 실시예에서 설명한 도 2에서의 3-3선 방향을 따른 단면도이다.
도시한 바와 같이, 본 실시예에 따른 구조는, 도 2에 도시하는 구조에서, 인출 배선(60)을 이용하여, 자기 저항 소자(20)의 강자성층(기록층)(37)과 비트선(39)을 접속하고 있다. 즉, 도 2의 구성에서, 층간 절연막(38) 위에 금속 배선층(60)이 형성되어 있다. 이 금속 배선층(60)은 자기 저항 소자(20)의 강자성층(37)과 접속되어 있어, 컨택트 플러그(34, 30) 바로 윗쪽의 영역까지 형성되어 있다. 그리고, 층간 절연막(38) 위에 층간 절연막(62)이 형성되어 있다. 층간 절연막(62) 위에는 비트선으로서 기능하는 금속 배선층(39)이 형성되어 있다. 층간 절연막(62) 내에는 컨택트 플러그(61)가 형성되어, 컨택트 플러그(61)를 통해, 인출 배선(60)과 비트선(39)이 접속되어 있다. 또, 컨택트 플러그(61)는 자기 저항 소자(20)의 바로 윗쪽의 영역에는 존재하지 않고, 예를 들면 컨택트 플러그(30, 34)의 바로 윗쪽의 영역에 형성되어 있다.
도 32도, 본 실시예에 따른 MRAM의 메모리 셀 어레이의 단면도로서, 제3 실시예에서 설명한 도 18에서의 19-19선 방향을 따른 단면도이다.
도시한 바와 같이, 본 구조도 도 31과 마찬가지로, 도 18에 도시하는 구조에서, 인출 배선(60)을 이용하여, 자기 저항 소자(20)의 강자성층(기록층)(37)과 비트선(39)을 접속하고 있다.
도 33도, 본 실시예에 따른 MRAM의 메모리 셀 어레이의 단면도로서, 제4 실시예에서 설명한 도 25에서의 26-26선 방향을 따른 단면도이다. 도시한 바와 같이, 본 실시예에 따른 구조는, 도 18에 도시하는 구조에서, 인출 배선(60)을 이용하여, 자기 저항 소자(20)의 강자성층(기록층)(37)과 워드선(51)을 접속하고 있다. 즉, 도 18의 구성에서, 워드선(51) 위에 층간 절연막(62)이 형성되어 있다. 그리고, 층간 절연막 내에, 컨택트 플러그(61)가 형성되어 있다. 컨택트 플러그(61)는 워드선(51)에 접속되며, 또한 예를 들면 컨택트 플러그(50) 바로 아래의 영역에 위치한다. 층간 절연막(62) 위에는 금속 배선층(60)이 형성되어 있다. 그리고, 금속 배선층(60) 위에, 자기 저항 소자(20)가 형성되어 있다. 즉, 컨택트 플러그(61)는 자기 저항 소자(20)의 바로 아래의 영역에는 존재하지 않는다.
본 실시예에 따른 구성을 갖는 MRAM에서는, 상기 제1 내지 제4 실시예에서 설명한 (1) 내지 (7)의 효과와 함께, 하기 (8)의 효과가 얻어진다.
(8) 자기 저항 소자를 효과적으로 발열시킬 수 있다.
자기 저항 소자에 전류를 흘림으로써 주울 열을 발생시켜, 그 결과로서 고온화시킨 경우, 그 열은 열 전도율이 높은 배선 부분으로부터 빠져나간다. 따라서, 자기 저항 소자와 금속 배선층(워드선 또는 비트선) 간의 컨택트를 자기 저항 소자의 바로 윗쪽 또는 바로 아래의 영역에서 취한 경우, 용이하게 열이 빠져나가기 쉽다. 그 결과, 열의 대부분이 분산되어 빠져나가게 되어, 효과적으로 자기 저항 소자를 고온화시키기 어렵게 된다. 이와 같이 하면, 전류 Iselect의 값을 크게 해야만 할 가능성이 있다.
그러나, 본 실시예에 따른 구성에서는, 자기 저항 소자와 워드선 또는 비트선과의 컨택트를 자기 저항 소자의 바로 윗쪽 및 바로 아래의 영역 이외의 부분에서 취하고 있다. 즉, 자기 저항 소자의 바로 윗쪽 및 바로 아래의 영역에는 컨택트 플러그도 존재하지 않고, 워드선 및 비트선과의 컨택트부도 존재하지 않는다. 따라서, 자기 저항 소자의 터널 배리어에서 발생한 열은 빠져나가기 어려워서, 효과적으로 자기 저항 소자를 고온화할 수 있다. 그 결과, 전류 Iselect를 저감할 수 있어서, MRAM의 소비 전력을 보다 저감할 수 있다.
다음으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시예는, 상기 제1 내지 제5 실시예에서, 자기 저항 소자 주위의 층간 절연막 내에 공동(空洞)을 형성한 것이다.
도 34 내지 도 39는 본 실시예에 따른 MRAM의 메모리 셀 어레이의 단면도이다. 도 34는 제1, 제2 실시예에서 설명한 구조에 대응하는 것으로, 도 2에서의 34-34선 방향을 따른 단면도이다. 도 35는 제3 실시예에서 설명한 구조에 대응하고, 도 18에서의 35-35선 방향을 따른 단면도이다. 도 36은 제4 실시예에서 설명한 구조에 대응하여, 도 25에서의 36-36선 방향을 따른 단면도이다. 도 37 내지 도 39는 제5 실시예에서 설명한 구조에 대응하여, 각각 도 2에서의 34-34선 방향, 도 18에서의 35-35선 방향, 도 25에서의 36-36선 방향을 따른 단면도이다.
도시한 바와 같이, 상기 제1 내지 제5 실시예에서 설명한 구조에서, 인접하는 자기 저항 소자(20, 20) 사이의 층간 절연막 내에, 공동(63)이 형성되어 있다.
본 실시예에 따른 MRAM에서는, 상기 제1 내지 제5 실시예에서 설명한 (1) 내지 (8)의 효과와 같이 하기 (9), (10)의 효과가 얻어진다.
(9) 자기 저항 소자를 보다 효과적으로 발열시킬 수 있다.
전술한 바와 같이, 자기 저항 소자에서 발생한 열은 금속 배선층을 통해 빠져나간다. 그러나, 그뿐만이 아니라, 열은 주위의 층간 절연막을 통해서도 분산되어 빠져나간다. 이 때, 본 실시예에 따른 구성에서는, 자기 저항 소자 주위에 공동(63)이 형성되어 있다. 공동은 통상, 열 전도율이 매우 낮다. 따라서, 열이 층간 절연막을 통해 분산되어 빠져나가는 것을 억제할 수 있다. 그 결과, 효과적으로 자기 저항 소자를 고온화할 수 있어서, MRAM의 소비 전력을 보다 저감할 수 있다.
(10) 기입 동작의 신뢰성을 향상할 수 있다.
미세화가 특히 진행된 MRAM인 경우, 비선택 메모리 셀이 인접하는 선택 메모리 셀에서 발생한 열을 받아, 기입 임계값이 저하되고, 그 결과 오기입이 발생할 우려가 있다. 그러나, 본 실시예에 따른 구성에서는, 열이 인접하는 비선택 메모리 셀로 전해지는 것을 공동(63)에 의해 효과적으로 억제할 수 있다. 따라서, 오기입의 발생을 억제하여, 기입 동작의 신뢰성을 향상할 수 있다.
상기한 바와 같이, 공동(63)은 열의 전도를 저해하는, 말하자면 열 전도 방지 영역이라고도 말할 수가 있는 것이다. 따라서, 열의 전도를 저해할 수 있는 것이면, 특별히 공동일 필요는 없으며, 공동 대신, 층간 절연막보다도 열 전도율이 낮은 재료로 이 영역을 형성해도 된다.
다음으로, 본 발명의 제7 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시예는, 상기 제1 내지 제6 실시예에서, 기록층의 재료를 연구함으로써, 자기 저항 소자의 기입 임계값을 보다 저하시킨 것이다. 도 40은 본 실시예에 따른 MRAM의, 특히 자기 저항 소자 및 그 주위의 구성의 단면도이다. 도 40은, 상기 제1 내지 제6 실시예에서 설명한 단면도에서, 인출 배선(22)보다 상층의 영역만 나타내고 있다.
도시한 바와 같이, 인출 배선(22) 위에는 자기 저항 소자(20)가 형성되어 있다. 인출 배선(22)은, 예를 들면 막 두께 3㎚의 Ta층, 막 두께 30㎚의 Al층, 및 막 두께 30㎚의 Ta층이 순차 형성된 적층막으로 형성되어 있다. 자기 저항 소자(20)는 고착층(35), 터널 배리어막(36), 및 기록층(37)을 포함하고 있다. 고착층(35)은, 예를 들면 3㎚의 퍼멀로이층(Py : 80% NiFe 합금), 15㎚의 IrMn층, 및 막 두께 5㎚의 CoFe층이 인출 배선(22) 위에 순차 형성된 적층막으로 형성되어 있다. 터널 배리어막(36)은, 예를 들면 막 두께 1.5㎚의 Al2O3막으로 형성되어 있다. 기록층(37)은, 예를 들면 10㎚의 45% NiFe층(70) 및 10㎚의 35% NiFe층(71)이 터널 배리어막(36) 위에 순차 형성된 적층막으로 형성되어 있다. 2개의 NiFe층(70, 71) 중, NiFe층(70)이 실질적인 기록층으로서 기능한다. 또한, 기록층(37) 위에는 캡층(72)이 형성되어 있다. 캡층(72)은, 예를 들면 막 두께 20㎚의 Ta층, 막 두께 50㎚의 Al층, 및 막 두께 10㎚의 Ta층이 순차 형성된 적층막으로 형성되어 있다. 그리고, 캡층(72)의 상면은 비트선으로 되는 금속 배선층(39)에 접속되어 있다.
도 41은, 도 40에서의 X7-X7'선 방향을 따라, 각 층의 열팽창율을 나타낸 그래프이다.
도시한 바와 같이, 터널 배리어막(36)과, 터널 배리어막(36)에 접하는 45% NiFe층(70)은 마찬가지의 열팽창율을 갖고 있으며, 그 값은, 예를 들면 6.5×10-6/K이다. 그리고, 45% NiFe층(70)은 플러스의 자기 변형 상수를 갖고 있으며, 그 값은, 예를 들면 2×10-5이다. 한편, 45% NiFe층(70) 위에 형성되며, 캡층(72)에 접하는 35% NiFe층(71)은 45% NiFe층(70)보다도 작은 열팽창율을 갖고 있으며, 그 값은, 예를 들면 1×10-7/K이다.
본 실시예에 따른 구성에 의하면, 상기 제1 내지 제6 실시예에서 설명한 (1) 내지 (10)의 효과 이외에, 하기 (11)의 효과가 얻어진다.
(11) 자기 저항 소자의 기입 임계값을 보다 효과적으로 저감할 수 있다. 이하, 본 효과에 대하여 상세히 설명한다.
상기 제1 내지 제6 실시예에서는 자기 저항 소자로 전류를 흘림으로써 고온화하고, 그 결과 자기 저항 소자의 기입 임계값 자계를 저하시키고 있다. 이와 같이 하면, 다음과 같은 점을 생각할 수 있다. 즉, 자기 저항 소자의 내열성이 낮은 경우에는, 예를 들면 400℃ 정도 이상의 온도에서, 반강자성막 내의 Ir 등의 메탈 원자가 확산되어, 자기 저항 소자의 소자 특성이 열화할 우려가 있다. 따라서, MRAM의 구성 상, 자기 저항 소자의 기입 임계값을 저하시키기 위해 필요한 온도가 400℃ 정도 이상으로 되게 되는 경우에는, 장시간의 사용에 의해 자기 저항 소자의 특성이 열화되어, 나아가서는 MRAM의 신뢰성 불량의 원인으로도 될 수 있다.
그러나, 본 실시예에 따른 구성에서는, 기록층(37)을 모두 Ni 및 Fe 원소를 포함하면서, 서로 Ni 함유율이 상이한 합금을 적층시켜 형성하고 있다. 그리고, 열팽창율이 높은 한쪽을 터널 배리어막에 접하도록 형성하고, 열팽창율이 낮은 다른쪽을 캡층에 접하도록 형성하고 있다. 도 42는 자기 저항 소자에 전류 Iselect를 공급하였을 때의 형태를 모식적으로 나타낸 도면이다. 기입 시에, 전류 Iselect를 자기 저항 소자에 흘리면, 자기 저항 소자를 구성하는 각 층은 재질에 따른 각각의 열팽창율에 따라 팽창한다. 이와 같이 하면, 기록층(37)에서, NiFe층(70)은 터널 배리어막(36)과 동일한 정도의 열팽창율을 갖기 때문에, 팽창하는 정도도 터널 배리어막과 동일한 정도이다. 그러나, NiFe층(71)은 열팽창율이 작기 때문에, NiFe층(70)에 비해 팽창 정도는 작다. 따라서, NiFe층(71)에 접하는 NiFe층(70)에는 압축 응력이 발생한다. 이와 같이 하면, NiFe층(70)은 플러스의 자기 변형 상수를 갖기 때문에, 자기 변형의 역효과에 의해, NiFe층(70) 중의 스핀 방향은 용이축 방향으로부터 벗어나도록 회전한다. 이 결과, 기입 임계값 자계가 저하된다. 즉, 단순히 주울 발열에 의해서뿐만 아니라, 자기 변형의 역효과에 의해서도 기입 임계값 자계가 저하된다. 그 결과, 보다 작은 기입 전류 Iwrite에 의한 기입 동작이 가능해진다.
기입 임계값 자계의 저하를 유효하게 실현하기 위해서는, 자기 변형 상수의 값으로서, 그 절대값이 5×10-6보다도 큰 것이 바람직하다. 보다 바람직하게는, 본 실시예와 같이, 2×10-5 정도인 것이 바람직하다.
선택 메모리 셀에 대한 전류 Iselect의 공급을 정지하면, 선택 메모리 셀의 온도는 저하되고, 기록층에 발생하는 응력도 완화된다. 따라서, 기입 임계값 자계는 다시 증대되어(원래로 돌아가), 오기입을 방지할 수 있다.
도 43은 본 실시예의 변형예에 따른 MRAM의 자기 저항 소자의 열팽창율을 나타내는 그래프로서, 도 40에서의 X7-X7'선 방향을 따라, 각 층의 열팽창율을 나타낸 그래프이다.
도시한 바와 같이, NiFe층(70)의 자기 변형 상수가 마이너스인 경우에는 NiFe층(71)의 열팽창율을 NiFe층(70)보다도 크게 하여도, 상기 실시예와 마찬가지의 효과가 얻어진다.
실질적으로 기록층으로서 기능하는 NiFe층(70)의 자기 변형 상수는 충분한 기입 임계값의 변화, 즉 스핀 방향의 변화를 얻기 위해, 그 절대값이 1×10-5 정도 이상인 것이 바람직하다.
또한, 상기 제7 실시예에서는 NiFe층(71)이 기록층의 일부인 경우를 예로 들어 설명하였다. 그러나, 상술한 바와 같이 실질적인 기록으로서 기능하는 것은 NiFe층(70)이며, NiFe층(71)은 NiFe층(70)에 대하여 응력을 인가하기 위한, 말하자면 응력 인가층이라고 해야 하는 것이다. 따라서, 기록층(37)의 자기 변형 상수가 플러스인 경우, 기록층(37)보다도 열팽창율이 낮은 층을 기록층(37) 위에 새롭게 형성해도 된다. 물론, 기록층(37)의 자기 변형 상수가 마이너스인 경우에는, 기록층(37) 위에 새롭게 형성되어야 할 층은, 열팽창율이 기록층(37)보다도 큰 재료로 형성된다. 또한, 이 경우, 기록층(37) 위의 응력 인가층은 비자성체 등이어도 되며, 그 재료는 한정되는 것은 아니다.
또한, 터널 배리어막(36)에 접하고 있는 층(상기 실시예에서는, NiFe층(70))의 열팽창율은 터널 배리어막(36)의 열팽창율과 동일한 정도인 것이 바람직하다. 이것에 의해, 터널 배리어막(36)에 걸리는 응력을 저감할 수 있어서, 장기 사용에 대한 MRAM의 신뢰성을 향상할 수 있다.
다음으로, 본 발명의 제8 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시예는, 상기 제7 실시예와 마찬가지로 기록층에 대하여 고안함으로써, 자기 변형의 영향을 이용하여 기입 임계값을 저감하는 것이다. 도 44는 본 실시예에 따른 MRAM의, 특히 자기 저항 소자 및 그 주위의 구성의 단면도이다. 도 44에서는 인출 배선(22)보다 상층의 영역만 나타내고 있다.
도시한 바와 같이, 인출 배선(22) 위에 자기 저항 소자(20)가 형성되어 있다. 자기 저항 소자(20)는 고착층(35), 터널 배리어막(36), 및 기록층(73)을 포함하고 있다. 제7 실시예에서 설명한 바와 같이, 고착층(35)은, 예를 들면 CoFe/IrMn/Py 적층막으로 형성되어 있다. 터널 배리어막(36)은, 예를 들면 Al2O3막으로 형성되어 있다. 또한, 기록층(73)은, 예를 들면 NiFe 합금으로 형성되어 있다. 그리고, 기록층(73) 위에 캡층(71)이 형성되며, 캡층(71) 위에 금속 배선층(39)이 형성되어 있다. 기록층(73)은 플러스의 자기 변형 상수를 갖고 있어서, 기록층(73)을 형성하는 NiFe 합금은 터널 배리어막(36)으로부터 캡층(71)을 향하는 방향을 따라, Ni의 함유율은 연속적으로 변화되어, 저하되어 간다.
도 45a는, 도 44에서의 X8-X8'선 방향을 따라, 기록층(73)의 열팽창율을 나타낸 그래프이다.
도시한 바와 같이, 기록층(73)의 열팽창율은 터널 배리어막(36)과의 계면으로부터 캡층(71)과의 계면을 향해 연속적으로 변화되어, 1차 함수 또는 n차 함수에 따라 저하되어 간다. 이것은 NiFe 합금에서의 Ni의 함유율이 감소되기 때문이다.
본 실시예에 따른 구성에 따르면, 상기 제7 실시예와 마찬가지의 효과(11)가 얻어진다. 상기 제7 실시예와 같이 열팽창율이 상이한 2개의 층을 중첩하지 않고 기록층(73)의 내부에서, 열팽창율을 변화시키더라도, 제7 실시예와 마찬가지의 작용 효과가 얻어진다.
도 45b는 본 실시예의 변형예에 따른 MRAM의 자기 저항 소자의 열팽창율을 나타내는 그래프로서, 도 44에서의 X8-X8'선 방향을 따라, 각 층의 열팽창율을 나타낸 그래프이다.
도시한 바와 같이, 기록층(73)의 자기 변형 상수가 마이너스인 경우에는, Ni 함유율을 터널 배리어막(36)의 계면으로부터 캡층(71)의 계면을 향해 증가시키더라도, 상기 실시예와 마찬가지의 효과가 얻어진다.
상술한 바와 같이, 터널 배리어막(36)과의 계면에서의 기록층(73)의 열팽창율은 터널 배리어막(36)과 동일한 정도인 것이 바람직하다.
다음으로, 본 발명의 제9 실시예에 따른 반도체 기억 장치에 대하여 설명한다. 본 실시예는, 상기 제1 내지 제6 실시예에서, 기록층 위에 피에조 효과막을 형성한 것이다. 도 46은 본 실시예에 따른 MRAM의, 특히 자기 저항 소자 및 그 주위의 구성의 단면도이다. 도 46에서는, 인출 배선(22)보다 상층의 영역만 나타내고 있다.
도시한 바와 같이, 인출 배선(22) 위에 자기 저항 소자(20)가 형성되어 있다. 자기 저항 소자(20)는 고착층(35), 터널 배리어막(36), 및 기록층(37)을 포함하고 있다. 제7 실시예에서 설명한 바와 같이, 고착층(35)은, 예를 들면 CoFe/IrMn/Py 적층막으로 형성되어 있다. 터널 배리어막(36)은, 예를 들면 Al2O3막으로 형성되어 있다. 또한, 기록층(37)은, 예를 들면 NiFe 합금으로 형성되어 있다. 그리고, 기록층(37) 위에 피에조 효과 소자(74)가 형성되며, 피에조 효과막(74) 위에 캡층(71)이 형성되어 있다. 피에조 효과막은, 예를 들면 Pb(Zr, Ti)O3나 PZT 등을 이용할 수 있으며, 피에조 효과를 발생시키는 재료라면 제한적이지 않다.
본 실시예에 따른 구성에 의하면, 상기 제1 내지 제6 실시예에서 설명한 (1) 내지 (10)의 효과 이외에, 하기 (12)의 효과가 얻어진다.
(12) 자기 저항 소자의 기입 임계값을 보다 효과적으로 저감할 수 있다.
본 효과는, 상기 (11)과 거의 마찬가지의 작용에 의해 얻어지는 것이다. 본 실시예에 따른 구성에서는, 기록층(37) 위에 피에조 효과막(74)이 형성되어 있다. 피에조 효과막은 전계가 공급됨으로써 변형을 일으킨다. 따라서, 기입 시에 전류 Iselect를 자기 저항 소자(20)로 흘림으로써 피에조 효과막(74)은 변형을 일으킨다. 이 변형의 영향을 받아, 기록층(37)에서는, 상기 제7, 제8 실시예와 마찬가지로 자기 변형의 역효과에 의해, 스핀 방향이 용이축 방향으로부터 벗어나도록 회전한다. 이 결과, 기입 임계값 자계가 저하된다. 즉, 주울 발열에 의한 효과와 아울러, 기입 임계값 자계가 저하되고, 그 결과, 보다 작은 기입 전류 Iwrite에 의한 기입 동작이 가능해진다.
선택 메모리 셀에 대한 전류 Iselect의 공급을 정지하면, 선택 메모리 셀의 온도는 저하되고, 기록층에 발생하는 왜곡도 완화된다. 따라서, 기입 임계값 자계는 다시 증대되어(원래로 돌아감), 오기입을 방지할 수 있다.
또한, 본 실시예와 상기 제7, 제8 실시예를 조합하여도 된다. 즉, 기록층의 열팽창율을 상기 제7, 제8 실시예에서 설명한 바와 같은 분포로 하고, 또한 기록층 위에 피에조 효과막을 형성해도 된다.
다음으로, 본 발명의 제10 실시예에 따른 반도체 기억 장치에 대하여, 도 47을 이용하여 설명한다. 본 실시예는, 상기 제1, 제2 실시예에서 설명한 MRAM의 구성에서, 비트선 드라이버와 비트선 간의 접속 관계를 연구한 것이다. 도 47은 본 실시예에 따른 MRAM의 블록도이다.
도시한 바와 같이, 본 실시예에 따른 MRAM의 구성은, 도 1에서, 컬럼 디코더(12)를 2개의 컬럼 디코더(160, 170)로 분할하고, 감지 증폭기(13)를 2개의 감지 증폭기(180, 190)로 분할하며, 비트선 드라이버(14)를 2개의 비트선 드라이버(200, 210)로 분할한 것이다. 컬럼 디코더(160), 감지 증폭기(180), 및 비트선 드라이버(200)는 메모리 셀 어레이(11)를 협지하여, 컬럼 디코더(170), 감지 증폭기(190), 및 비트선 드라이버(210)와 대향하도록 배치되어 있다.
비트선 드라이버(200)는 컬럼 디코더(160)에 의해 얻어진 컬럼 어드레스 디코드 신호에 기초하여, 짝수 열의 비트선 BL0, BL2, BL4,…BL(n-1)에 전류를 공급한다. 감지 증폭기(180)는 짝수 열의 비트선 BL0, BL2, BL4,…BL(n-1)에 판독된 데이터를 증폭한다.
비트선 드라이버(210)는 컬럼 디코더(170)에서 얻어진 컬럼 어드레스 디코드 신호에 기초하여, 홀수 열의 비트선 BL1, BL3, BL5,…BLn으로 전류를 공급한다. 감지 증폭기(190)는 홀수 열의 비트선 BL1, BL3, BL5,…BLn에 판독된 데이터를 증폭한다.
상기 구성의 MRAM에 따르면, 또한 하기(13)의 효과가 더불어 얻어진다.
(13) MRAM의 셀 면적을 축소할 수 있다. 즉, 본 실시예에 따른 구조에 의하면, 짝수 열 및 홀수 열의 비트선마다, 비트선 드라이버 및 감지 증폭기를 메모리 셀 어레이의 상하로 나누어 배치하고 있다. 비트선 드라이버 및 감지 증폭기의 폭이 큼으로써 메모리 셀 어레이를 작게 할 수 없는 경우에는, 본 구성과 같이 비트선 드라이버 및 감지 증폭기를 분산하여 배치함으로써, 메모리 셀 어레이를 작게 할 수 있다. 그 결과, MRAM의 점유 면적을 줄일 수 있어서, 고밀도의 MRAM을 실현할 수 있다.
도 48은 본 실시예의 제1 변형예에 따른 MRAM의 블록도이다. 본 변형예는, 상기 제10 실시예를 제3 실시예에서 설명한 MRAM에 적용한 것이다. 도시한 바와 같이, 크로스 포인트형 메모리 셀을 갖는 경우에도, 본 실시예는 적용 가능하다.
도 49는 본 실시예의 제2 변형예에 따른 MRAM의 블록도이다. 본 변형예는, 상기 제10 실시예를 제4 실시예에서 설명한 MRAM에 적용한 것이다. 도시한 바와 같이, 본 변형예에 따른 MRAM의 구성은, 도 24에서, 로우 디코더(140)를 2개의 로우 디코더(250, 270)로 분할하고, 워드선 드라이버(150)를 2개의 워드선 드라이버(260, 280)로 분할한 것이다. 로우 디코더(250), 및 워드선 드라이버(260)는 메모리 셀 어레이(11)를 협지하여, 로우 디코더(270), 및 워드선 드라이버(280)와 대향하여 배치되어 있다.
워드선 드라이버(260)는 로우 디코더(250)에 의해 얻어진 로우 어드레스 디코드 신호에 기초하여, 짝수 행의 워드선 WL0, WL2, WL4,…WL(m-1)에 전류를 공급한다. 워드선 드라이버(280)는 로우 디코더(270)에 의해 얻어진 로우 어드레스 디코드 신호에 기초하여, 홀수 행의 워드선 WL1, WL3, WL5,…WLm에 전류를 공급한다.
본 변형예에 의해서도, 상기 (13)의 효과가 얻어진다. 즉, 본 변형예에 따른 구조에 따르면, 짝수 행 및 홀수 행의 워드선마다, 워드선 드라이버를 메모리 셀 어레이의 상하로 나누어 배치하고 있다. 워드선 드라이버의 폭이 큼으로써 메모리 셀 어레이를 작게 할 수 없는 경우에는, 본 구성과 같이 워드선 드라이버를 분산하여 배치함으로써, 메모리 셀 어레이를 작게 할 수 있다. 그 결과, MRAM의 점유 면적을 줄일 수 있어서, 고밀도인 MRAM을 실현할 수 있다.
본 실시예 및 그 변형예는, 상기 제1 내지 제4 실시예를 예로 들어 설명하였지만, 메모리 셀 및 그 주위의 구성이, 상기 제5 내지 제9 실시예에서 설명한 구조인 경우에도 적용할 수 있는 것은 물론이다.
다음으로, 본 발명의 제11 실시예에 따른 반도체 기억 장치에 대하여, 도 50을 이용하여 설명한다. 본 실시예는, 상기 제1 내지 제3 실시예에서 설명한 MRAM에서, 컬럼 디코더, 감지 증폭기, 및 비트선 드라이버 등을 복수의 메모리 셀 어레이 사이에서 공용하는 것이다. 도 50은 본 실시예에 따른 MRAM의 블록도이다.
도시한 바와 같이, 비트선을 따른 방향으로 인접하는 2개의 메모리 셀 어레이(11, 11)를 구비하고 있다. 그리고, 인접하는 2개의 메모리 셀 어레이(11, 11) 사이의 영역에, 컬럼 디코더(220), 감지 증폭기(230), 및 비트선 드라이버(240)가 배치되어 있다. 비트선 드라이버(240)는 컬럼 디코더(220)에 의해 얻은 컬럼 어드레스 디코드 신호에 기초하여, 어느 하나(또는 양쪽)의 메모리 셀 어레이(11)의 비트선으로 전류를 공급한다. 감지 증폭기(230)는 컬럼 디코더(220)에 의해 얻은 컬럼 어드레스 디코드 신호에 기초하여, 2개의 메모리 셀 어레이(11) 중 어느 하나에서의 비트선에 판독한 데이터를 증폭한다.
상기 구성의 MRAM에 따르면, 또한 하기 (14)의 효과가 더불어 얻어진다.
(14) 판독 정밀도를 향상할 수 있다. 즉, 본 실시예에 따른 구성에서는, 인접하는 메모리 셀 어레이 사이에 컬럼 디코더, 감지 증폭기, 및 비트선 드라이버를 배치하고, 이들을 2개의 메모리 셀 어레이 사이에서 공용하고 있다. 이 점은, 상기 제1 내지 제3 실시예에서 설명한 도 1 및 도 17에 도시하는 구성과 비교하면, 상기 제1 내지 제4 실시예에서 단순히 메모리 셀 어레이(11)의 규모를 비트선 방향으로 2배한 경우에 비해, 본 실시예에 따른 구성쪽이 비트선 드라이버 및 감지 증폭기로부터 메모리 셀까지의 거리가 짧아진다. 따라서, 비트선 배선 저항에 의한 전위 저하의 영향이 작아지기 때문에, 데이터의 판독 정밀도를 향상시킬 수 있다. 또한, 감지 증폭기 및 비트선 드라이버를 2개의 메모리 셀 어레이에서 공용하기 때문에, 감지 증폭기 및 비트선 드라이버의 점유 면적을 줄일 수 있다. 그 결과, 신뢰성이 높으며, 또한 저가인 MRAM을 실현할 수 있다.
도 51은 본 실시예의 변형예에 따른 MRAM의 블록도이다. 본 변형예는, 상기 제11 실시예를 제4 실시예에서 설명한 도 24의 구성에 적용한 것이다. 도시한 바와 같이, 비트선을 따른 방향으로서 인접하는 2개의 메모리 셀 어레이(11, 11) 사이의 영역에, 컬럼 디코더(290), 감지 증폭기(300), 선택용 비트선 드라이버(310), 및 기입용 비트선 드라이버(320)가 배치되어 있다. 이들은 2개의 메모리 셀 어레이(11, 11) 사이에서 공용된다. 즉, 선택용 비트선 드라이버(310)는 컬럼 디코더(290)에 의해 얻은 컬럼 어드레스 디코드 신호에 기초하여, 어느 하나(또는 양쪽)의 메모리 셀 어레이(11)의 선택용 비트선 SBL로 전류를 공급한다. 기입용 비트선 드라이버(320)는 컬럼 어드레스 디코드 신호에 기초하여, 어느 하나(또는 양쪽)의 메모리 셀 어레이(11)의 기입용 비트선 WBL에 전류를 공급한다. 감지 증폭기(300)는 컬럼 어드레스 디코드 신호에 기초하여, 2개의 메모리 셀 어레이(11) 중 어느 하나에서의 비트선 SBL에 판독한 데이터를 증폭한다.
상기 구성에 의해서도, 상기 (13)의 효과가 얻어진다. 본 실시예 및 그 변형예는, 상기 제1 내지 제4 실시예를 예로 들어 설명하였지만, 메모리 셀 및 그 주위의 구성이, 상기 제5 내지 제9 실시예에서 설명한 구조인 경우에도 적용할 수 있는 것은 물론이다. 또한, 상기 제10 실시예와 제11 실시예를 조합하여도 되다.
상기한 바와 같이, 본 발명의 제1 내지 제11 실시예에 따른 MRAM에 따르면 기입 시에, 2개의 강자성체막으로 터널 배리어막을 협지한 구조를 갖는 자기 저항 소자에, 한쪽 강자성체막으로부터 터널 배리어막을 관통하여 다른쪽 강자성체막으로 흐르는 전류 Iselect를 공급하고 있다. 그 결과, 선택 메모리 셀에 포함되는 자기 저항 소자가 고온화되어, 기입 임계값이 저하된다. 따라서, 1개의 배선에 의해 형성한 자계에 의해, 데이터의 기입이 가능해진다. 또한 그 때 고온화됨으로써 자기 저항 소자의 기입 임계값이 저하되어 있기 때문에, 필요한 기입 전류는 종래에 비해 대폭 적어진다. 그 결과, 전류 드라이버 회로를 작게 할 수 있다. 또한, 기입 시에는 선택 메모리 셀의 자기 저항 소자만이 고온화되고, 비선택 메모리 셀의 자기 저항 소자는 고온화되지 않는다. 즉, 선택 메모리 셀만의 기입 임계값이 저하된다. 따라서, 오기입의 발생을 효과적으로 방지할 수 있어서, MRAM의 기입 동작의 신뢰성을 향상할 수 있다.
또한, 상기 제1 내지 제11 실시예에 따른 MRAM에 의하면, 종래 기술에서 설명한, FeMn을 기록층으로서 이용한 GMR 소자와 비교할 때, 하기와 같은 효과가 얻어진다. 종래 기술에서 설명한 GMR 소자에서는, 반강자성막인 FeMn이 Neel 온도 이상으로 열을 받음으로써, 반강자성-강자성 전이가 발생한다. 또한, 감지선과 워드선의 2축에 의해 발생된 자계에 의해, FeMn의 스핀 방향이 역전된다. 문헌 중에서는 감지선을 흐르는 전류가 5㎃ 정도이며, 워드선을 흐르는 전류가 200㎃이고, 전류값이 매우 크다. 그런데, 미세화가 진행된 경우, MTJ 소자의 기록층의 형상을 제어하기 곤란해진다. 따라서, 제조 공정의 관리 상, 예를 들면 단축 방향의 길이만을 관리하는 것이 현실적이며, 장축 방향의 길이에는 어느 정도의 변동을 허용해 둘 필요가 있다. 이 경우, 용이축 방향의 반전 자계는 좋게 컨트롤되지만, 곤란축 방향의 특성을 컨트롤하는 것은 지극히 어렵다. 즉, 워드선과 비트선의 2축에 의해 발생된 자계에 의해 기입 동작을 행할 때에, 그 동작 마진의 확보가 곤란해진다. 그러나, 본 발명의 제1 내지 제11 실시예에 따르면, 메모리 셀에 MTJ 소자를 이용하여, 터널 배리어막에 수직으로 터널 전류를 흘림으로써 MTJ 소자를 가열하고 있다. 이 전류는 기록층에 대하여 유효한 자계를 발생할만한 것은 아니다. 즉, 1개의 배선에 의해 발생되는 자계에 의해, 기입이 행해져서, 완전한 1축 자계에 의한 기입 동작이 실현되고 있다. 그리고, MTJ 소자의 가열은, 상기 GMR 소자를 이용한 경우의 감지선에 흐르는 전류량보다 대폭 작은 터널 전류에 의해 유효하게 행해진다. 따라서, 미세화가 진행된 경우라도, 기입 시의 동작 마진을 충분히 확보할 수 있어서, MRAM의 동작 신뢰성이 향상된다.
또, 전류 Iselect에 의해 발생하는 자계에 의해 비선택 메모리 셀이 반 선택 상태로 되는 것을 방지하기 위해, 전류 Iselect의 크기는 기입 전류 Iwrite의 1/3 정도 이하인 것이 바람직하다.
또한, 자기 저항 소자로서 MTJ 소자를 이용한 경우, 그 저항값은 10㏀ 정도이고, GMR(Giant Magneto Resistive) 소자 등을 이용하는 경우에 비해 높은 저항이 얻어진다. 발열량은, (저항값)×(전류값)2으로 표시된다. 따라서, 자기 저항 소자로서 MTJ 소자를 이용함으로써, 자기 저항 소자를 효율적으로 발열시킬 수 있어서, 전류 Iselect를 대폭 저감할 수 있다.
또한, 회로 아키텍처 상, 전류 Iselect의 방향과 판독 전류 Iread의 방향을, 상기 실시예와는 반대 방향으로 하는 것이, 회로 면적을 축소할 수 있는 경우가 있다. 이 경우에는, 도 52에 도시한 바와 같이, 메모리 셀에 포함되는 선택 트랜지스터를 p채널 MOS 트랜지스터로 함으로써 실현할 수 있다. 이러한 구성으로 함으로써, 전류 Iselect 및 판독 전류 Iread를 상기 실시예와 반대 방향으로 한 경우라도, 기판 바이어스 효과를 억제할 수 있어서, 판독 동작 및 기입 동작이 안정된 MRAM이 얻어진다.
재료나 아키텍처의 형편 상, 전류 Iselect와 기입 전류 Iwrite가 동일한 정도로 되게 되는 경우에는, Iselect를 공급하는 배선과 기록층 간의 거리를, 자계를 형성하기 위한 Iwrite를 공급하는 배선과 기록층 간의 거리보다도 크게 하는 것이 유효하다. 배선으로부터 발생되는 자계의 세기는 근사적으로 거리에 반비례하기 때문에, 전자를 후자의 3배 정도 이상으로 하는 것이 바람직하다.
또한, 상기 제1 내지 제4 실시예에서는 전류 Iselect를 공급한 후에 기입 전류 Iwrite를 공급하는 경우에 대하여 설명하였다. 그러나, 먼저 기입 전류 Iwrite를 공급한 상태에서, 전류 Iselect를 공급해도 된다. 이 경우, 상온에서의 기입 임계값 이하의 자계를 인가한 상태에서, 선택 메모리 셀을 고온으로 높임으로써 기입 임계값을 내려 기입을 행한다. 이 경우라도, 자기 저항 소자의 온도를 내리는 것은 자계의 인가를 정지하기 전이 바람직하다.
또한, 전류 Iselect의 방향에 대해서는, 터널 배리어막을 관통하는 전자가 고착층으로부터 기록층을 향해 흐르는 경우에, 효과적으로 기입 임계값이 반전한다. 바꾸어 말하면, 터널 배리어막을 개재하여 설치된 2개의 강자성체막 중, 기록층을 고전위로 하여 전류 Iselect를 공급하는 것이 바람직하다. 즉, 터널 배리어막을 터널링하여 들어오는 전자가 기록층에 충돌함으로써 에너지를 잃어버린다. 그리고, 그 결과 기록층이 가열된다고 생각할 수 있다. 또한, 제6 실시예를 제외한 실시예와 같이, 인출 배선이 기록층과 고착층 중 어느 한쪽에만 접하여 형성되는 경우에는, 인출 배선에 접하는 측을 고전위로 하는 것이 바람직하다.
또한, 상기 제1 내지 제11 실시예 및 그 변형예에서는, 자기 저항 소자로서 MTJ 소자를 이용한 메모리 셀인 경우를 예로 들어 설명하였지만, 예를 들면 GMR 소자나, CMR(Colossal Maglleto Resistive) 소자를 이용하는 경우라도 무방하다.
본 발명의 제1 내지 제11 실시예에 따른 자기 랜덤 액세스 메모리(반도체 기억 장치)에서는 여러가지 적용예가 가능하다. 이들 적용예 중 몇 개를 도 53 내지 도 59에 나타낸다.
(적용예 1)
일례로서, 도 53은 디지털 가입자선(DSL)용 모뎀의 DSL 데이터 패스 부분을 나타낸다. 이 모뎀은 프로그래머블 디지털 시그널 프로세서(DSP)(400)와, 아날로그-디지털 컨버터(410)와, 디지털-아날로그 컨버터(420)와, 필터(430, 440)와, 송신 드라이버(450)와, 수신기 증폭기(460)를 포함한다. 도 53에서는 대역 통과 필터를 생략하고 있다. 그 대신, 회선 코드 프로그램을 홀드할 수 있는 여러가지의 타입의 옵션의 메모리로서, 본 발명의 제1 내지 제11 실시예에 따른 자기 랜덤 액세스 메모리(470)와 EEPROM(480)을 나타내고 있다.
본 적용예에서는, 회선 코드 프로그램을 홀드하기 위한 메모리로서 자기 랜덤 액세스 메모리, EEPROM의 두 종류의 메모리를 이용하고 있다. 그러나, EEPROM을 자기 랜덤 액세스 메모리로 치환하여도 되며, 또한 이러한 종류의 메모리를 이용하지 않고, 자기 랜덤 액세스 메모리만을 이용하도록 해도 된다.
(적용예 2)
다른 예에서, 도 54는 휴대 전화 단말기에서의, 통신 기능을 실현하는 부분을 나타낸다. 도 54에 도시한 바와 같이, 통신 기능을 실현하는 부분은, 송수신 안테나(501), 안테나 공용기(502), 수신부(503), 기저 대역 처리부(504), 음성 코덱으로서 이용되는 DSP(Digital Signal Processor)(505), 스피커(수화기)(506), 마이크로폰(송화기)(507), 송신부(508), 주파수 신디사이저(509)를 구비하고 있다.
또한, 도 54에 도시한 바와 같이, 휴대 전화 단말기(600)에는 해당 휴대 전화 단말기의 각 부를 제어하는 제어부(500)가 설치되어 있다. 제어부(500)는 CPU(521)와, ROM(522)과, 본 발명의 제1 내지 제11 실시예에 따른 자기 랜덤 액세스 메모리(MRAM)(523)와, 플래시 메모리(524)가 CPU 버스(525)를 통해 접속되어 형성된 마이크로 컴퓨터이다.
여기서, ROM(522)은 CPU(521)에서 실행되는 프로그램이나, 표시용 폰트 등의 필요한 데이터가 미리 기억된 것이다. 또한, MRAM(523)은 주로 작업 영역으로서 이용되는 것이며, CPU(521)가 프로그램 실행 중에, 필요에 따라 계산 도중의 데이터 등을 필요에 따라 기억하거나, 제어부(500)와 각 부 사이에서 주고 받는 데이터를 일시 기억하는 등의 경우에 이용된다. 또한, 플래시 메모리(524)는 휴대 전화 단말기(600)의 전원이 오프되더라도 예를 들면 직전의 설정 조건 등을 기억해두고, 다음의 전원 온 시에 동일한 설정으로 하도록 한 사용 방법을 하는 경우에, 이들 설정 파라미터를 기억해두는 것이다. 즉, 플래시 메모리(524)는 휴대 전화 단말기의 전원이 오프로 되어도 기억되어 있는 데이터가 소멸되지 않는 불휘발성 메모리이다.
본 적용예에서는 ROM(522), MRAM(523), 플래시 메모리(524)를 이용하고 있지만, 플래시 메모리(524)를 본 발명의 제1 내지 제11 실시예에 따른 자기 랜덤 액세스 메모리로 치환하여도 되고, 또한, ROM(522)도 본 발명의 제1 내지 제11 실시예에 따른 자기 랜덤 액세스 메모리로 치환하는 것도 가능하다.
(적용예 3)
도 55 내지 도 59는 본 발명의 제1 내지 제11 실시예에 따른 자기 랜덤 액세스 메모리를 스마트 미디어 등의 미디어 콘텐츠를 수납하는 카드(MRAM 카드)에 적용한 예를 나타낸다.
도 55에서, MRAM 카드(700)는 MRAM 칩(701), 개구부(702), 셔터(703), 외부 단자(704)를 구비하고 있다. MRAM 칩(701)은 카드 본체(700) 내부에 수납되어 있고, 개구부(702)에 의해 외부에 노출되어 있다. MRAM 카드 휴대 시에는 MRAM 칩(701)은 셔터(703)로 피복되어 있다. 셔터(703)는 외부 자계를 차폐하는 효과가 있는 재료, 예를 들면 세라믹으로 이루어져 있다. 데이터를 전사할 경우에는 셔터(703)를 개방하여 MRAM 칩(701)을 노출시켜 행한다. 외부 단자(704)는 MRAM 카드에 기억된 콘텐츠 데이터를 외부로 추출하기 위한 것이다.
도 56, 도 57은 MRAM 카드에 데이터를 전사하기 위한 전사 장치를 도시한다. 이 전사 장치는 카드 삽입형 전사 장치의 상면도, 및 단면도이다. 최종 사용자가 사용하는 제2 MRAM 카드(750)를 전사 장치(800)의 삽입부(810)로부터 삽입하여, 스토퍼(820)에 의해 멈출 때까지 꽂아넣는다. 스토퍼(820)는 제1 MRAM(850)과 제2 MRAM 카드를 위치 정렬하기 위한 부재로서도 이용된다. 제2 MRAM 카드(750)가 소정 위치에 배치됨과 동시에 제1 MRAM에 기억된 데이터가 제2 MRAM 카드로 전사된다.
도 58은 상감형 전사 장치를 도시한다. 이것은, 도면의 화살표로 나타낸 바와 같이, 스토퍼(820)를 목표로, 제1 MRAM 상에 제2 MRAM 카드를 끼워넣도록 장착하는 타입이다. 전사 방법에 대해서는 카드 삽입형과 동일하기 때문에, 설명을 생략한다.
도 59는 슬라이드형 전사 장치를 도시한다. 이것은 CD-ROM 드라이브, DVD 드라이브와 마찬가지로, 전사 장치(800)에 받침 슬라이드(860)가 설치되어 있고, 이 받침 슬라이드(860)가 도면의 화살표로 나타낸 바와 같이 동작한다. 받침 슬라이드(860)가 도면의 점선의 상태로 이동하였을 때에 제2 MRAM 카드(750)를 받침 슬라이드(860)에 장착하고, 제2 MRAM 카드를 전사 장치(800) 내부로 반송한다. 스토퍼(820)에 제2 MRAM 카드 선단부가 접촉하도록 반송되는 점 및 전사 방법에 대해서는 카드 삽입형과 동일하기 때문에, 설명을 생략한다.
본 발명의 추가 이점 및 변형은 기술에서의 숙련자라면 쉽게 알 수 있을 것이다. 따라서, 보다 넓은 측면에서의 본 발명은 본 명세서에 설명되며 개시된 상세한 설명 및 대표적인 실시예에 한하지는 않는다. 따라서, 첨부된 특허청구범위 및 그와 동등한 발명에 의해 정의된 일반적인 발명의 개념의 정신 또는 범위 내에서 여러 가지 변형들이 이루어질 수 있다.
본 발명에 따르면, 전류 드라이버 회로의 사이즈를 줄일 수 있다. 또한, 오기입의 발생을 억제할 수 있어서, 기입 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 MRAM의 블록도.
도 2는 본 발명의 제1 실시예에 따른 MRAM의 평면도.
도 3은 도 2에서의 3-3선을 따른 단면도.
도 4는 본 발명의 제1 실시예에 따른 MRAM의 기입 방법의 흐름도.
도 5는 본 발명의 제1 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 6은 본 발명의 제1 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 7은 본 발명의 제1 실시예에 따른 MRAM의, 판독 시의 메모리 셀 어레이의 회로도.
도 8은 본 발명의 제1 실시예에 따른 MRAM이 구비하는 자기 저항 소자의 아스테로이드 곡선을 나타내는 그래프.
도 9는 본 발명의 제1 실시예에 따른 MRAM이 구비하는 자기 저항 소자의 아스테로이드 곡선을 나타내는 그래프.
도 10은 본 발명의 제2 실시예에 따른 MRAM의 단면도로서, 도 2에서의 3-3선을 따른 단면도.
도 11은 본 발명의 제2 실시예에 따른 MRAM의 기입 방법의 흐름도.
도 12는 본 발명의 제2 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 13은 본 발명의 제2 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 14는 본 발명의 제2 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 15는 본 발명의 제2 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 16은 본 발명의 제2 실시예에 따른 MRAM의, 판독 시의 메모리 셀 어레이의 회로도.
도 17은 본 발명의 제3 실시예에 따른 MRAM의 블록도.
도 18은 본 발명의 제3 실시예에 따른 MRAM의 평면도.
도 19는 도 18에서의 19-19선을 따른 단면도.
도 20은 본 발명의 제3 실시예에 따른 MRAM의 기입 방법의 흐름도.
도 21은 본 발명의 제3 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 22는 본 발명의 제3 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 23은 본 발명의 제3 실시예에 따른 MRAM의, 판독 시의 메모리 셀 어레이의 회로도.
도 24는 본 발명의 제4 실시예에 따른 MRAM의 블록도.
도 25는 본 발명의 제4 실시예에 따른 MRAM의 평면도.
도 26은 도 25에서의 26-26선을 따른 단면도.
도 27은 본 발명의 제4 실시예에 따른 MRAM의 기입 방법의 흐름도.
도 28은 본 발명의 제4 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 29는 본 발명의 제4 실시예에 따른 MRAM의, 기입 시의 메모리 셀 어레이의 회로도.
도 30은 본 발명의 제4 실시예에 따른 MRAM의, 판독 시의 메모리 셀 어레이의 회로도.
도 31은 본 발명의 제5 실시예에 따른 MRAM의 단면도로서, 도 2에서의 3-3선을 따른 단면도.
도 32는 본 발명의 제5 실시예에 따른 MRAM의 단면도로서, 도 18에서의 19-19선을 따른 단면도.
도 33은 본 발명의 제5 실시예에 따른 MRAM의 단면도로서, 도 25에서의 26-26선을 따른 단면도.
도 34는 본 발명의 제6 실시예에 따른 MRAM의 단면도로서, 도 2에서의 34-34선을 따른 단면도.
도 35는 본 발명의 제6 실시예에 따른 MRAM의 단면도로서, 도 18에서의 35-35선을 따른 단면도.
도 36은 본 발명의 제6 실시예에 따른 MRAM의 단면도로서, 도 25에서의 36-36선을 따른 단면도.
도 37은 본 발명의 제6 실시예에 따른 MRAM의 단면도로서, 도 2에서의 34-34선 방향을 따른 단면도.
도 38은 본 발명의 제6 실시예에 따른 MRAM의 단면도로서, 도 18에서의 35-35선 방향을 따른 단면도.
도 39는 본 발명의 제6 실시예에 따른 MRAM의 단면도로서, 도 25에서의 36-36선 방향을 따른 단면도.
도 40은 본 발명의 제7 실시예에 따른 MRAM이 구비하는 메모리 셀의 일부 단면도.
도 41은 본 발명의 제7 실시예에 따른 MRAM이 구비하는 자기 저항 소자의 터널 배리어막 및 기록층의 열팽창율을 나타내는 그래프.
도 42는 본 발명의 제7 실시예에 따른 MRAM이 구비하는 메모리 셀의 일부 단면도.
도 43은 본 발명의 제7 실시예의 변형예에 따른 MRAM이 구비하는 자기 저항 소자의 터널 배리어막 및 기록층의 열팽창율을 나타내는 그래프.
도 44는 본 발명의 제8 실시예에 따른 MRAM이 구비하는 메모리 셀의 일부 단면도.
도 45a는 본 발명의 제8 실시예에 따른 MRAM이 구비하는 자기 저항 소자의 기록층의 열팽창율을 나타내는 그래프로서, 자기 변형 상수가 플러스인 경우에 대하여 나타내는 도면.
도 45b는 본 발명의 제8 실시예에 따른 MRAM이 구비하는 자기 저항 소자의 기록층의 열팽창율을 나타내는 그래프로서, 자기 변형 상수가 마이너스인 경우에 대하여 나타내는 도면.
도 46은 본 발명의 제9 실시예에 따른 MRAM이 구비하는 메모리 셀의 일부 단면도.
도 47은 본 발명의 제10 실시예에 따른 MRAM의 블록도.
도 48은 본 발명의 제10 실시예의 제1 변형예에 따른 MRAM의 블록도.
도 49는 본 발명의 제10 실시예의 제2 변형예에 따른 MRAM의 블록도.
도 50은 본 발명의 제11 실시예에 따른 MRAM의 블록도.
도 51은 본 발명의 제11 실시예의 변형예에 따른 MRAM의 블록도.
도 52는 본 발명의 제1 내지 제11 실시예의 변형예에 따른 MRAM의 메모리 셀의 회로도.
도 53은 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 모뎀의 블록도.
도 54는 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 휴대 전화 단말기의 블록도.
도 55는 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 카드의 블록도.
도 56은 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 카드의 데이터를 전사하는 전사 장치의 상면도.
도 57은 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 카드의 데이터를 전사하는 전사 장치의 단면도.
도 58은 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 카드의 데이터를 전사하는 전사 장치의 단면도.
도 59는 본 발명의 제1 내지 제11 실시예에 따른 MRAM을 구비한 카드의 데이터를 전사하는 전사 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : MRAM
11 : 메모리 셀 어레이
12, 100 : 컬럼 디코더
13 : 감지 증폭기
20 : 자기 저항 소자
22 : 금속 배선층
29, 52, 53 : 층간 절연막
30, 34, 61 : 컨택트 플러그
35 : 강자성층
110 : 선택용 비트선 드라이버
120, 130 : 기입 비트선 드라이버
140 : 로우 디코더
150 : 워드선 드라이버

Claims (28)

  1. 제1 강자성막과, 상기 제1 강자성막 위에 형성된 절연막과, 상기 절연막 위에 형성된 제2 강자성막을 갖는 자기 저항 소자를 갖는 복수의 메모리 셀;
    상기 메모리 셀에 구비되는 상기 자기 저항 소자와 근접하면서 이격하여 설치된 제1 배선;
    기입 동작 시에, 상기 제1 배선에 제1 전류를 공급하여, 상기 자기 저항 소자 주위에 자계를 형성하는 제1 전류 드라이버 회로; 및
    기입 동작 시 및 판독 동작 시에, 상기 절연막을 개재하여 상기 제1, 제2 강자성막 사이에 제2 전류를 공급하는 제2 전류 드라이버 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 전류의 크기는, 상기 제1 전류의 1/3 이하인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    기입 동작의 종료 시에, 상기 제1 전류 드라이버 회로는, 상기 제2 전류 드라이버 회로가 상기 제2 전류의 공급을 정지한 후에, 상기 제1 전류의 공급을 정지하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 전류 드라이버 회로는, 상기 제2 전류를 공급할 때, 기록층으로서 기능하는 상기 제1, 제2 강자성막 중 어느 한쪽을, 고착층으로서 기능하는 다른쪽에 대하여 고전위로 하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 셀은 게이트와, 상기 제1, 제2 강자성막 중 어느 한쪽에 접속된 전류 경로의 일단과, 제1 전위 노드에 접속된 전류 경로의 타단을 갖는 스위칭 트랜지스터를 더 구비하며,
    상기 제2 전류 드라이버 회로는 제1 전류 소스 및 전압원을 구비하여, 상기 기입 동작 시에, 상기 제1 전류 소스가 상기 제1, 제2 강자성막 중 다른쪽으로부터 상기 제2 전류를 공급하고, 상기 전압원이 상기 스위칭 트랜지스터의 게이트에 전압을 공급함으로써, 상기 제2 전류를 상기 제1, 제2 강자성막 사이로 흘리는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이;
    동일한 행의 상기 메모리 셀의 상기 자기 저항 소자에 근접하여 설치된 상기 제1 배선을 공통 접속하는 기입 워드선;
    동일한 행의 상기 메모리 셀의 상기 스위칭 트랜지스터의 상기 게이트를 공통 접속하는 선택용 워드선;
    동일한 열의 상기 메모리 셀의 상기 제1, 제2 강자성막 중 다른쪽을 공통 접속하는 비트선;
    상기 기입 워드선 및 선택용 워드선을 선택하는 로우 디코더; 및
    상기 비트선을 선택하는 컬럼 디코더
    를 더 포함하며,
    상기 제1 전류 드라이버 회로는, 상기 로우 디코더에 의해 선택된 상기 기입 워드선으로 상기 제1 전류를 공급하고,
    상기 제1 전류 소스는, 상기 컬럼 디코더에 의해 선택된 상기 비트선으로 상기 제2 전류를 공급하며,
    상기 제2 전압원은, 상기 로우 디코더에 의해 선택된 상기 선택용 워드선으로 상기 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1, 제2 강자성막 중 어느 한쪽과, 상기 스위칭 트랜지스터의 상기 전류 경로의 일단을 접속하는 제1 인출 배선 및 제1 컨택트 플러그; 및
    상기 제1, 제2 강자성막 중 다른쪽과, 상기 비트선을 접속하는 제2 인출 배선 및 제2 컨택트 플러그
    를 더 포함하며,
    상기 제1, 제2 컨택트 플러그는, 상기 자기 저항 소자의 바로 아래 및 바로 윗쪽 이외의 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 메모리 셀은, 반도체 기판의 표면 내에 서로 이격하여 형성된 소스 드레인 영역과, 상기 소스 드레인 영역 사이의 상기 반도체 기판 위에, 게이트 절연막을 개재하여 형성된 게이트 전극을 가지며, 상기 반도체 기판 위에 형성된 제1 층간 절연막에 피복되는 상기 스위칭 트랜지스터와,
    상기 제1 층간 절연막 위에 형성된 인출 배선층과,
    상기 제1 층간 절연막 내에 형성되며, 상기 스위칭 트랜지스터의 드레인 영역과 상기 인출 배선층을 접속하는 제1 컨택트 플러그와,
    상기 인출 배선층 위에 형성된 상기 자기 저항 소자와,
    상기 제1 층간 절연막 내에서, 상기 자기 저항 소자의 바로 아래의 영역에 형성된 상기 제1 배선
    을 더 구비하며,
    상기 제1 배선은, 상기 제1 층간 절연막 내에서, 최하층에 위치하는 금속 배선층에 의해 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 층간 절연막 내에 형성되며, 동일한 행의 상기 메모리 셀에 구비되는 상기 스위칭 트랜지스터의 소스 영역을 공통 접속하는 제2 컨택트 플러그를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 제1 전류 소스는, 상기 메모리 셀 어레이를 개재하여 상기 비트선을 따른 방향에 대향하도록 배치된 제2, 제3 전류 소스를 구비하며,
    상기 제2 전류 소스는 짝수 열의 상기 비트선으로 상기 제2 전류를 공급하며,
    상기 제3 전류 소스는 홀수 열의 상기 비트선으로 상기 제2 전류를 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이;
    동일한 행의 상기 메모리 셀의 상기 자기 저항 소자에 근접하여 설치된 상기 제1 배선을 공통 접속하는 기입 워드선;
    동일한 행의 상기 메모리 셀의 상기 제1, 제2 강자성막 중 어느 한쪽을 공통 접속하는 선택용 워드선;
    동일한 열의 상기 메모리 셀의 상기 제1, 제2 강자성막 중 다른쪽을 공통 접속하는 비트선;
    상기 기입 워드선 및 선택용 워드선을 선택하는 로우 디코더; 및
    상기 비트선을 선택하는 컬럼 디코더
    를 더 포함하며,
    상기 제1 전류 드라이버 회로는, 상기 로우 디코더에 의해 선택된 상기 기입 워드선으로 상기 제1 전류를 공급하고,
    상기 제2 전류 드라이버 회로는 제1 전류 소스 및 전류 싱크를 가지며, 상기 제1 전류 소스와 상기 전류 싱크 중 어느 한쪽은, 상기 컬럼 디코더에 의해 선택된 상기 비트선에 접속되며, 다른쪽은, 상기 로우 디코더에 의해 선택된 상기 선택용 워드선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1, 제2 강자성막 중 어느 한쪽과 상기 선택용 워드선을 접속하는 제1인출 배선 및 제1 컨택트 플러그; 및
    상기 제1, 제2 강자성막 중 다른쪽과 상기 비트선을 접속하는 제2 인출 배선 및 제2 컨택트 플러그
    를 더 포함하며,
    상기 제1, 제2 컨택트 플러그는, 상기 자기 저항 소자의 바로 아래 및 바로 윗쪽 이외의 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 제1 전류 소스는, 상기 메모리 셀 어레이를 개재하여 상기 비트선을 따른 방향에 대향하도록 배치된 제2, 제3 전류 소스를 구비하며,
    상기 제2 전류 소스는 짝수 열의 상기 비트선과 짝수 행의 상기 선택용 워드선 중 어느 한쪽에 접속되고,
    상기 제3 전류 소스는, 상기 제2 전류 소스가 상기 짝수 열의 상기 비트선에 접속되는 경우에는 홀수 열의 상기 비트선에 접속되며, 상기 제2 전류 소스가 상기 짝수 행의 상기 선택용 워드선에 접속되는 경우에는 홀수 행의 상기 선택용 워드선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서,
    상기 메모리 셀이 매트릭스 형태로 배치된 메모리 셀 어레이;
    동일한 열의 상기 메모리 셀의 상기 자기 저항 소자에 근접하여 설치된 상기 제1 배선을 공통 접속하는 기입 비트선;
    동일한 열의 상기 메모리 셀의 상기 제1, 제2 강자성막 중 어느 한쪽을 공통 접속하는 선택용 비트선;
    동일한 행의 상기 메모리 셀의 상기 제1, 제2 강자성막 중 다른쪽을 공통 접속하는 워드선;
    상기 워드선을 선택하는 로우 디코더; 및
    상기 기입 비트선 및 상기 선택용 비트선을 선택하는 컬럼 디코더
    를 더 포함하며,
    상기 제1 전류 드라이버 회로는, 상기 컬럼 디코더에 의해 선택된 상기 기입 비트선으로 상기 제1 전류를 공급하고,
    상기 제2 전류 드라이버 회로는 제1 전류 소스 및 전류 싱크를 가지며, 상기 제1 전류 소스와 상기 전류 싱크 중 어느 한쪽은, 상기 로우 디코더에 의해 선택된 상기 워드선에 접속되며, 다른쪽은 상기 컬럼 디코더에 의해 선택된 상기 선택용 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제1, 제2 강자성막 중 어느 한쪽과 상기 선택용 비트선을 접속하는 제1인출 배선 및 제1 컨택트 플러그; 및
    상기 제1, 제2 강자성막 중 다른쪽과 상기 워드선을 접속하는 제2 인출 배선 및 제2 컨택트 플러그
    를 더 포함하며,
    상기 제1, 제2 컨택트 플러그는, 상기 자기 저항 소자의 바로 아래 및 바로 윗쪽 이외의 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 전류 소스는, 상기 메모리 셀 어레이를 개재하여 상기 비트선을 따른 방향에 대향하도록 배치된 제2, 제3 전류 소스를 구비하며,
    상기 제2 전류 소스는 짝수 행의 상기 워드선과 짝수 열의 상기 선택용 비트선 중 어느 한쪽에 접속되고,
    상기 제3 전류 소스는, 상기 제2 전류 소스가 상기 짝수 행의 상기 워드선에 접속되는 경우에는 홀수 행의 상기 워드선에 접속되며, 상기 제2 전류 소스가 상기 짝수 열의 상기 선택용 비트선에 접속되는 경우에는 홀수 열의 상기 선택용 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1, 제2 강자성막 중 어느 한쪽에 접하도록 하여 형성된 인출 배선을 더 포함하며,
    상기 제2 전류 드라이버 회로는, 상기 제2 전류를 공급할 때, 상기 제1, 제2 강자성막 중 어느 한쪽을, 다른쪽에 대하여 고전위로 하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제1항에 있어서,
    복수의 상기 메모리 셀을 피복하도록 하여 형성된 제2 층간 절연막; 및
    상기 제2 층간 절연막 내에서, 인접하는 상기 메모리 셀의 자기 저항 소자 사이에 형성되며, 상기 제2 층간 절연막보다 열 전도율이 낮은 열 전도 방지 영역
    을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 열 전도 방지 영역은, 상기 제2 층간 절연막 내에 형성된 공동(空洞)인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제1항에 있어서,
    기록층으로서 기능하는 상기 제1, 제2 강자성막 중 어느 한쪽을 개재하여 상기 절연막과 대향하도록 하여 형성된 응력 인가층을 더 포함하며,
    상기 기록층은 플러스의 값의 자기 변형 상수를 가지고, 또한 열팽창 계수가 상기 응력 인가층보다도 작은 것을 특징으로 하는 반도체 메모리 장치.
  21. 제1항에 있어서,
    기록층으로서 기능하는 상기 제1, 제2 강자성막 중 어느 한쪽을 개재하여 상기 절연막과 대향하도록 하여 형성된 응력 인가층을 더 포함하며,
    상기 기록층은 마이너스의 값의 자기 변형 상수를 가지고, 또한 열팽창율 계수가 상기 응력 인가층보다도 큰 것을 특징으로 하는 반도체 메모리 장치.
  22. 제20항 또는 제21항에 있어서,
    상기 자기 변형 상수의 절대값은 5×10-6보다도 큰 것을 특징으로 하는 반도체 메모리 장치.
  23. 제20항 또는 제21항에 있어서,
    상기 응력 인가층은, 상기 기록층의 일부로서 기능하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제1항에 있어서,
    상기 기록층으로서 기능하는 상기 제1, 제2 강자성막 중 어느 한쪽은, 상기 절연막과의 계면으로부터 막 두께 방향을 따라 낮아지도록 열팽창 계수가 변화하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 기록층은 Ni 및 Fe를 포함하는 합금이며, 상기 절연막과의 계면으로부터 막 두께 방향을 따라 감소하도록 Ni 함유율이 변화하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제1항에 있어서,
    기록층으로서 기능하는 상기 제1, 제2 강자성막 중 어느 한쪽을 개재하여 상기 절연막과 대향하도록 하여 형성된 피에조 효과막을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제1 강자성막과, 상기 제1 강자성막 위에 형성된 절연막과, 상기 절연막 위에 형성된 제2 강자성막을 구비하는 자기 저항 소자를 구비하는 메모리 셀이 매트릭스 형태로 배치된 반도체 기억 장치의 데이터 기입 방법에 있어서,
    제1 선택 메모리 셀에 구비되는 상기 자기 저항 소자의 상기 제1, 제2 강자성막 사이에, 상기 절연막을 개재하여 제1 전류를 흘리는 단계;
    상기 제1 선택 메모리 셀 중 상기 자기 저항 소자에 상기 제1 전류를 흘린 상태에서, 상기 자기 저항 소자의 근방에 배치된 배선으로 제2 전류를 흘림으로써, 상기 자기 저항 소자에 자계를 인가하는 단계;
    상기 제1 전류의 공급을 정지하는 단계; 및
    상기 제1 전류의 공급을 정지한 후에, 상기 제2 전류의 공급을 정지하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 장치의 데이터 기입 방법.
  28. 제27항에 있어서,
    상기 제1 전류는, 동일한 행에 배치되며, 제1 데이터를 기입하기 위한 복수의 상기 제1 선택 메모리 셀에 구비되는 상기 자기 저항 소자로 공급되며,
    상기 제2 전류는, 상기 배선의 일단으로부터 타단을 향해 흐르도록 공급되고,
    상기 제2 전류의 공급을 정지한 후, 상기 제1 선택 메모리 셀과 동일한 행에 배치되며, 제2 데이터를 기입하기 위한 복수의 제2 선택 메모리 셀에 구비되는 상기 자기 저항 소자의 상기 제1, 제2 강자성막 사이에, 상기 절연막을 개재하여 제3 전류를 흘리는 단계와,
    상기 제2 선택 메모리 셀 중 상기 자기 저항 소자에 상기 제3 전류를 흘린 상태에서, 상기 자기 저항 소자의 근방에 배치된 상기 배선으로, 그 배선의 상기 타단으로부터 상기 일단을 향해 제4 전류를 흘림으로써, 상기 자기 저항 소자에 자계를 인가하는 단계와,
    상기 제3 전류의 공급을 정지하는 단계와,
    상기 제3 전류의 공급을 정지한 후에, 상기 제4 전류의 공급을 정지하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 데이터 기입 방법.
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