JP3802794B2 - Ｍｒａｍ装置における、望ましくないプログラミングを阻止する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルフィールド内のメモリセルがワード線またはプログラミング線とビット線との間の少なくとも１つの面内にあるＭＲＡＭ装置（ＭＲＡＭ構造；ＭＲＡＭ＝magnetoresistiver Speicher磁気抵抗メモリ）における、望ましくないプログラミングを阻止する方法であって、選択対象のメモリセルに属するワード線とビット線にプログラミング電流を送り、プログラミング電流が、選択対象のメモリセルに隣接している少なくとも１つのメモリセルにも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法に関するものである。
【０００２】
【従来の技術】
図５は、ワード線ＷＬと、これに対して垂直に延びているビット線ＢＬとの間にあって、その交差部に配置されるいわゆるＭＴＪメモリセル（ＭＴＪ＝Magnetic Tunnel Junctionまたはmagnetischer Tunneluebergang）１を示す斜視図である。
【０００３】
ＭＴＪメモリセルは、軟磁性層（自由な方向に磁化される磁性層）ＷＭＬと、トンネルバリアー層ＴＬと、硬磁性層（磁化方向の固定された磁性層）ＨＭＬとから成る多層系から構成されている。そして、硬磁性層ＨＭＬ内での磁化方向に対し、軟磁性層ＷＭＬの磁化方向を変化（または回転）させることにより、情報の蓄積を行うものである。
【０００４】
また、軟磁性層ＷＭＬ内の磁化方向の変化に必要な磁場は、ワード線ＷＬ内の電流ＩWLとビット線ＢＬ内の電流ＩBLとによって発生させる。これらの磁場は、ワード線ＷＬとビット線ＢＬとの交差部において重畳する。すなわち、両磁性層ＷＭＬ・ＨＭＬ内での磁化方向が等しいか、互いに平行であると、ＭＴＪメモリセル１は、低抵抗ＲC を有する。これに対し、両磁性層ＷＭＬ・ＨＭＬ内での磁化方向が等しくないか、互いに反平行（非平行）であると、ＭＴＪメモリセル１は高抵抗ＲC となる（図６の等価回路を参照）。
【０００５】
なお、図５において、符号「ＲC 」の後ろに示した矢印↑または↓は、この抵抗変化を表している。また、この抵抗変化は、情報の蓄積に利用される。また、この構成では、電流ＩWL・ＩBLの少なくとも一方の方向を切換えることができれば、軟磁性層ＷＭＬ内の磁化方向を回転または変化させることが十分に可能である。
【０００６】
図６は、ビット線ＢＬと、これに対して垂直に延びているワード線ＷＬとの間にある、抵抗ＲC としてのＭＴＪメモリセル１を、概略的に示す説明図であり、図５に示したＭＴＪメモリセルの等価回路図である。
【０００７】
図５・図６からすぐに見て取れるように、ＭＲＡＭ装置（ＭＲＡＭ構造）では、それぞれ中間にＭＴＪメモリセルを備えた複数の金属化系（Metallisierungssysteme）を積層させれば、かなり高い記憶密度を得ることができる。
【０００８】
このような積層に対しては、３つの異なるアレイバリエーションが可能である。これを図７ないし図９に概略的に示した。図７に示したバリエーションでは、個々のＭＴＪメモリセル（抵抗によって示している）は、マトリックス（マトリックス構造）において、ワード線ＷＬとビット線ＢＬとの間に、直接に位置している。このようなＭＲＡＭ装置では、かなり寄生的な効果が生じる。これは、選択されたメモリセルでは（黒塗りした抵抗を参照）、選択されたワード線または選択されたビット線と接続されているメモリセルによる散乱電流の発生を回避できないからである。
【０００９】
図８・図９のアレイバリエーションの場合は、それぞれダイオード（図８）またはトランジスタ（図９）が、個々のＭＴＪメモリセルに対して直列に配置されている。このアレイバリエーションは、かなりコスト高であり、特に図９のバリエーションにおいて顕著である。これは、ビット線ＢＬに加えて、プログラミング線ＰＲＬ，ゲート線ＧＬ，ソース線ＳＬを設ける必要があるからである。
【００１０】
【発明が解決しようとする課題】
ところで、ＭＲＡＭ装置におけるメモリセルフィールドを、図７ないし図９に示したアレイバリエーションのいずれを用いて構築するにしても、対応するビット線ＢＬとワード線ＷＬ（図９のアレイバリエーションではプログラミング線ＰＲＬ）とによってメモリセルをプログラミングする場合、選択メモリセルのそれぞれに、電流ＩBLまたは（ワード線内の）ＩWLを印加せねばならない。そして、その結果、これらの電流から生じる磁場によって、両線の交差個所において、選択ＭＴＪメモリセルをプログラミングすることができる。
【００１１】
図１０は、この過程を概略的に示すものであり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ３との交差個所を示す説明図である。ここで、電流ＩWLがワード線ＷＬ１を流れ、電流ＩBL2 がビット線ＢＬ２を流れるとすると、たとえば電流ＩBL2 によって発生した磁場ＨBL2 の影響は、ビット線ＢＬ２とワード線ＷＬ１との交差個所にあるＭＴＪメモリセルｌ2 だけに及ぶのではない。すなわち、この磁場ＨBL2 は、図１０に概略的に示したように、ビット線ＢＬ１・ＢＬ３とワード線ＷＬ１との間にある、ＭＴＪメモリセルｌ1 ・ｌ3 にも作用する。
【００１２】
従って、ＭＲＡＭ装置においては、本来の選択ＭＴＪメモリセルの横にある（近接する）ＭＴＪメモリセルが、選択されたワード線またはビット線内の電流による散乱磁場により、適切にプログラミングされないことが十分に起こりうる。これは、プログラミング障害またはプログラム撹乱と呼ばれる。
【００１３】
これは特に、冒頭で述べた、多層系（多層系のメモリセル）を形成しているＭＲＡＭ装置に言えることである。すなわち、複数レベルの導体軌道と、その間にあるＭＴＪメモリセルとを備えた、一般的に望ましい、目標とする高密度メモリアレイに対して特に言えることである。このようなメモリセルアレイでは、この種のプログラミング障害またはプログラム撹乱は極めて望ましくないものである。
【００１４】
本発明は、上記のような従来の問題点を解決するために成されたものである。そして、その課題
（目的）は、ＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法において、散乱磁場による、選択メモリセルに隣接しているメモリセルのプログラミング不能を、確実に且つ簡単に阻止できる前記方法を提供することである。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明の方法は、メモリセルフィールド内のメモリセルがワード線またはプログラミング線とビット線との間の少なくとも１つの面内にあるＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、選択対象のメモリセルに属するワード線またはプログラミング線とビット線とにプログラミング電流を送り、プログラミング電流が、選択対象のメモリセルに隣接している少なくとも１つのメモリセルにも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法において、選択対象のメモリセルのビット線の次の次のビット線であって、補償電流を供給する上記ビット線に、隣接しているメモリセルにおいて散乱磁場に反作用する補償磁場を提供する補償電流を流す方法である。
【００１６】
また、この方法では、補償電流をプログラミング電流よりも弱く設定することが好ましい。
【００１７】
また、上記の補償電流を、メモリセルを積層させている構造のＭＲＡＭ装置において、選択対象のメモリセル（ l ２ ）が存在する層と隣接する層に存在するビット線のうち、上記選択対象のメモリセル（ l ２ ）とワード線（ＷＬ１）に対して反対側に位置しているビット線にも補償電流を印加するようにしてもよい。さらに、補償電流の強さを自動調整回路により制御するようにしてもよい。
【００１８】
すなわち、上記の課題は、本発明によれば、冒頭で述べた種類の方法において、ワード線，プログラミング線またはビット線、または隣接している少なくとも１つのメモリセルの別個の線に、散乱磁場に反作用する（散乱磁場を打ち消す）ような補償磁場を発生させる（提供する）補償電流を流すことによって解決される。
【００１９】
つまり、本発明では、ＭＲＡＭ装置内においてプログラミング対象であるメモリセルに隣接しているメモリセルに対する散乱磁場の影響を、補償磁場を用いて回避するようになっている。
【００２０】
そして、本発明では、この補償磁場を、ビット線またはワード線、あるいは隣接しているメモリセルのプログラミング線、または危険性のあるメモリセルの横に延びている別個の線（ソース線等）に、補償電流を直接的に流すことにより発生させる。従って、本発明の方法によれば、危険性のあるメモリセルでのプログラミング障害またはプログラム撹乱を確実に防止できる。
【００２１】
また、本発明の方法は、多層系（多層系のメモリセル）に適用すると特に有利である。というのは、多層系のメモリセルでは、個々の層が互いに近接しているために、散乱磁場の発生が特に問題となるからである。
【００２２】
また、本発明のプログラミング方法は、複数のメモリセルを有するＭＲＡＭ装置に対するプログラミング方法であって、選択メモリセルに関わるプログラム配線に電流を流して磁場を発生させることで、その選択メモリセルのメモリ内容を書き換えるプログラミング方法において、選択メモリセルの近傍に位置するメモリセルに関わるメモリ線に補償電流を流す工程を含み、この補償電流によって、選択メモリセルのメモリ線から発生する磁場を、選択メモリセル以外のメモリセルの位置において小さくするような補償磁場を発生させる方法である。
【００２３】
この方法は、ＭＲＡＭ装置の選択メモリセルに関わるプログラム配線に適切な電流（プログラミング電流）を流して磁場を発生させ、この磁場によって、選択メモリセル（プログラミングの対象となるメモリセル）のメモリ内容（抵抗値）を更新する方法である。
【００２４】
ここで、プログラム配線とは、メモリセルに書き込みを行うための配線（ビット線やワード線、プログラミング線等）のことである。また、メモリセルに関わるプログラム配線とは、そのメモリセルのために配置されているプログラム配線のことである。
【００２５】
また、特に、この方法では、選択メモリセルの近傍に位置する非選択のメモリセルに関わるメモリ線に、補償電流を流すようになっている。そして、この補償電流によって、散乱磁場を、選択メモリセル以外のメモリセルの位置において小さくするような、補償磁場を発生するようになっている。
ここで、散乱磁場とは、選択メモリセルのプログラム配線から発生し、他のメモリセルに漏れる磁場のことである。
【００２６】
また、メモリ線とは、メモリセルに関わる配線のことであり、上記のプログラム配線や、メモリ内容の読み取るための配線、調整等を行うための配線を含むものである。メモリ線としては、例えば、上記したビット線やワード線、プログラミング線、メモリセルにおけるトランジスタのゲート線やソース線等を挙げられる。
【００２７】
これにより、この方法では、散乱磁場の影響を補償磁場によって低減できるため、非選択メモリセルのメモリ内容を書き換えてしまうことを回避できる。このため、プログラミングエラー（正しくない（不本意な）プログラミング）を低減させることが可能となる。
【００２８】
また、この方法では、選択メモリセルに隣接するメモリセル（隣接メモリセル）に対する散乱磁場の影響を回避するために、この隣接メモリセルにさらに隣接するメモリセル（対向メモリセル）に関わるメモリ線に、補償電流を流すようにしてもよい。
この方法では、隣接メモリセルを挟んで散乱磁場の発生源（プログラム配線）とほぼ等距離にある対向メモリセルのメモリ線によって補償磁場を発生させられるため、散乱磁場の影響を抑制することが容易となる。
【００２９】
なお、この場合、補償電流を、プログラミングのための電流よりも弱く設定することが好ましい。これにより、補償磁場を小さくできるので、補償磁場によって対向メモリセル（およびその周囲のメモリセル）を不本意にプログラミングしてしまうことを回避できる。
【００３０】
また、この方法では、散乱磁場の影響を回避するために、複数の非選択メモリセルに関わる複数のメモリ線に、補償電流を流すようにしてもよい。このような方法は、ＭＲＡＭ装置が多層構造（メモリセルを積層させている構造）にある場合に、特に有効である。
【００３１】
また、この方法において、ＭＲＡＭ装置における各部位に対する散乱磁場をセンサーで測定し、測定値に基づいて、補償電流を流すメモリ線、および、補償電流の値（強さ・方向）を、自動調整回路によって決定（制御）するようにしてもよい。
【００３２】
また、この方法によってプログラミングするＭＲＡＭ装置は、プログラム配線であるワード線とビット線との交点にメモリセルを有し、ワード線とビット線とでメモリセルを挟む構造であってもよい。また、ワード線とビット線とが、格子状に配置されているものでもよい。また、上記のプログラミング方法は、メモリセルとしてＭＴＪメモリセルを有するＭＲＡＭ装置に対し、好適に使用することが可能である。
【００３３】
【発明の実施の形態】
次に、本発明の実施形態を、図面を用いて詳細に説明する。
図１は、ＭＴＪメモリセルのプログラミング障害が本発明の第１実施形態に従っていかに低減されるかを説明する概略図である。
図２は、ＭＴＪメモリセルのプログラミング障害が本発明の第２実施形態に従っていかに低減されるかを説明する概略図である。
図３は、多層系の斜視図である。
図４は、多層系のプログラミング障害が本発明の第３実施形態に従っていかに低減されるかを説明する概略図である。
なお、図１〜４および既に説明した図５〜９においては、互いに対応している部品には同じ符号を使用する。
【００３４】
図１，図２および図４においては、図１０と同様に、図面を簡潔にするため、磁場を円形に示している。なお、通常、ビット線およびワード線用のケーブルの横断面は長方形であり、しかも、ビット線およびワード線を流れる電流によって、種々の磁場が重畳した状態となる。このため、実際のＭＲＡＭ装置においては、複雑な磁場分布が発生する。しかしながら、このような複雑な磁場分布においても、基本的には、磁場分布を円形とした場合と同様の条件が存在することとなる。
【００３５】
図１の実施形態では、図１０の装置の場合と同様に、ＭＴＪメモリセルｌ2 が、ビット線ＢＬ２とワード線ＷＬ１との交差部においてプログラミングされるべきものとする。このプログラミングは、ワード線ＷＬ１のプログラミング電流ＩWLとビット線ＢＬ２のプログラミング電流ＩBL2 とによって発生する磁場を重畳させることにより成される。
【００３６】
図１では、図１０の場合と同様に、ビット線ＢＬ２内を図面の面内へ向けて流れるプログラミング電流ＩBL2 によって発生する、磁場ＨBL2 だけを図示した。この電流ＩBL2 は、ビット線ＢＬ２とワード線ＷＬ１との交差部において、ＭＴＪメモリセルｌ2 の層系内に、強い平行磁場成分を発生させる。これにより、ワード線電流ＩWLにより提供される磁場とともに、いわゆるＭＴＪメモリセルｌ2 がプログラミングされる。
【００３７】
他方、ビット線ＢＬ２を流れる電流ＩBL2 は、ビット線ＢＬ１およびビット線ＢＬ３とワード線ＷＬ１との交差部の領域にも散乱磁場を発生させる。この散乱磁場により、前記交差部にあるＭＴＪメモリセルｌ1 ・ｌ3 は、望ましくない影響を受け、その結果、プログラミング障害または「プログラム撹乱（Program Disturbs）」が発生する。
【００３８】
なお、このような障害は、ＭＴＪメモリセルｌ2 に隣接しているＭＴＪメモリセルｌ1 ・ｌ3 の領域での平行磁場成分が、プログラミング対象であるＭＴＪメモリセルｌ2 の領域での平行磁場成分よりもかなり小さいにもかかわらず、発生する。
【００３９】
そして、図１の実施形態では、隣接しているＭＴＪメモリセルｌ1 ・ｌ3 の領域でのプログラミング障害を防止するため、補償磁場を使用することができる。このため、図１に概略的に図示したように、たとえばビット線ＢＬ３により、適当な補償電流ＩBL3 を送る。そして、この補償電流ＩBL3 により発生する補償磁場によって、ＭＴＪメモリセルｌ3 における平行磁場成分はほぼ解消される。同じことがＭＴＪメモリセルｌ1 に対しても言える。
【００４０】
なお、場合によっては、電流磁場で付勢されるビット線ＢＬの横に延びている別個の線ＳＬ（図９に示されているソース線ＳＬ）によって、補償磁場を発生させてもよい。
【００４１】
本発明による方法の他の実施形態を図２に示す。この実施形態では、図１の実施形態の場合と同様に、ビット線ＢＬ２を流れるプログラミング電流ＩBL2 、がＭＴＪメモリセルｌ1 ・ｌ3 の領域に散乱磁場を発生させる。そして、この実施形態では、ビット線ＢＬ４、また、場合によっては、ビット線ＢＬ４とこれに隣接するビット線（図示せず）とに電流を印加し、この電流により、電流ＩBL2 によるビット線ＢＬ３内の散乱磁場を減少させる。
これにより、ビット線ＢＬ２内のプログラミング電流ＩBL2 により、ビット線ＢＬ３とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 に対する、プログラミング障害の発生を防止するようになっている。
【００４２】
なお、補償磁場を発生させる（提供する）ビット線ＢＬ４内の電流ＩBL4 は、ＭＴＪメモリセルｌ3 内の平行散乱磁場成分が完全に消失するほどの大きさではないことが好ましい。これは、補償磁場を発生させるための電流ＩBL4 によって、ビット線ＢＬ４とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ4 をプログラミングしてしまうことを回避するためである。すなわち、この電流ＩBL4 は、プログラミング電流ＩBL2 によって生じるＭＴＪメモリセルｌ3 内の散乱磁場を弱化させられるような大きさであることが好ましい。弱化させるだけでも、実際の使用に対しては十分に効果がある。
【００４３】
図３は、多層系において、ビット線ＢＬ１, ＢＬ２, ＢＬ３が、ワード線ＷＬ１＆２およびワード線ＷＬ３＆４といかに協働するのか、を示す説明図である。すなわち、ＭＴＪメモリセルｌ1 ，ｌ2 ，ｌ3 ，ｌ4 は、それぞれ、ビット線ＢＬ１とワード線ＷＬ１＆２との間、ワード線ＷＬ１＆２とビット線ＢＬ２との間、ビット線ＢＬ２とワード線ＷＬ３＆４との間、および、ワード線ＷＬ３＆４とビット線ＢＬ３との間にある。
【００４４】
図４は、このような多層系の構成を示す説明図である。図４に示した実施形態（多層系メモリセルに関する実施形態）においても、ワード線ＷＬ１とビット線ＢＬ２との間にあるＭＴＪメモリセルｌ2 が、ワード線ＷＬ１およびビット線ＢＬ２内のプログラミング電流によりプログラミングされるとする。
【００４５】
この構成では、ＭＴＪメモリセルｌ3 におけるプログラミング障害は、図１の実施形態の場合と同様に、ビット線ＢＬ３内の適当な補償電流ＩBL3 によって阻止される。すなわち、この補償電流ＩBL3 によって発生する補償磁場により、ＭＴＪメモリセルｌ3 の領域での平行散乱磁場成分（電流ＩBL2 による磁場成分）を補償するようになっている。
【００４６】
ここで問題なのは、他の面内にある、ワード線ＷＬ１とビット線ＢＬ５との間に位置するＭＴＪメモリセルｌ5 の状況である。
ＭＴＪメモリセルｌ5 は、ビット線ＢＬ２に対し、なるほどＭＴＪメモリセルｌ3 と同じ間隔を持っている。しかし、ＭＴＪメモリセルｌ5 には、ビット線ＢＬ２に流れるプログラミング電流ＩBL2 のために、ＭＴＪメモリセルｌ3 の場合よりもかなり強い平行磁場成分が作用する。そして、その結果、ＭＴＪメモリセルｌ5 におけるプログラミング障害の危険は、ＭＴＪメモリセルｌ3 の場合よりもかなり大きい。
【００４７】
しかし、このプログラミング障害は、本発明によれば簡単に阻止できる。すなわち図４に示したように、適当な補償電流ＩBL5 をビット線ＢＬ５を通じて送ることで、電流ＩBL2 に基づくＭＴＪメモリセルｌ5 内の散乱磁場を解消させるような補償磁場を発生させることが可能である。
【００４８】
図４に示した実施形態から、本発明による方法に従って、多層系内で電流補償を行うことがどのような意味を持っているかが明瞭に見て取れる。もちろん、補償目的のために、他の線によって補償電流を送ってもよい。
【００４９】
なお、本発明によれば、たとえば選択性の点で改善がみられるならば、選択線に隣接している線を通じて、選択メモリセル内でのプログラミング過程をも支援する電流を送るようにしてもよい。さらに、個々の補償電流を自動調整回路により整合させて、たとえばＭＲＡＭ装置の製造の際のプロセス変動の影響をなくす（あるいは減少させる）ようにしてもよい。
【００５０】
また、図１の実施形態において、補償磁場を、図９に示したソース線ＳＬやプログラミング線ＰＲＬに補償電流を流すことによって、補償磁場を発生させるようにしてもよい。また、ビット線，ソース線，プログラミング線以外の他の線を用いて補償磁場を発生させるようにしてもよい。
また、図１等に示したビット線ＢＬ２の発生する平行磁場成分は、メモリセルｌ2 の層に平行な成分であってもよい。
【００５１】
また、本発明を、複数のメモリセルを有するＭＲＡＭ装置に対するプログラミング方法であって、選択メモリセルに関わるプログラム配線に電流を流して磁場を発生させることで、その選択メモリセルのメモリ内容を書き換えるプログラミング方法において、選択メモリセルの近傍に位置するメモリセルに関わるメモリ線に補償電流を流す工程を含み、この補償電流によって、選択メモリセルのメモリ線から発生する磁場を、選択メモリセル以外のメモリセルの位置において小さくするような補償磁場を発生させるプログラミング方法である、ということもできる。
【００５２】
また、ＭＲＡＭ装置のプログラミングに関し、以下のように表現することもできる。すなわち、メモリセルを、選択メモリセルの適当なビット線ＢＬとワード線ＷＬ（あるいは図９のアレイバリエーションではプログラミング線ＰＲＬ）によってプログラミングする場合、図７ないし図９のアレイバリエーションのうちどのバリエーションをＭＲＡＭ装置のメモリセルフィールドの構築のために使用するかに関係なく、それぞれ電流ＩBLまたはＩWLを（ワード線に）印加させねばならず、その結果これらの電流から生じる磁場が両線の交差個所において選択ＭＴＪメモリセルをプログラミングさせられる。また、図１０は、この過程を概略的に示すものであり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ３との交差個所を示している。
【００５３】
また、本発明における補償磁場を、ビット線またはワード線あるいは隣接しているメモリセルのプログラミング線または危険性のあるメモリセルの横に延びている別個の線にじかに流れている補償電流により発生させるように設定してもよい。
【００５４】
また、ＭＲＡＭ装置には、実際には複雑な磁場分布が発生するが、この複雑な磁場分布においては、円形の磁場に関し説明する場合と基本的には同様の条件が存在していることに変わりはない
また、図１の実施形態に関し、以下のように表現することもできる。すなわち、この実施形態では、図１０の装置の場合と同様に、ＭＴＪメモリセルｌ2 がビット線ＢＬ２とワード線ＷＬ１との交差部においてプログラミングされるが、これは、ワード線ＷＬ１のプログラミング電流ＩWLとビット線ＢＬ２のプログラミング電流ＩBL2 とによって発生する磁場が重畳することにより生じる。また、ビット線ＢＬ２を流れる電流ＩBL2 は、ビット線ＢＬ１・ＢＬ３とワード線ＷＬ１との交差部の領域に散乱磁場を発生させ、ＭＴＪメモリセルｌ1 ・ｌ3 のプログラミング障害を発生させるが、この障害は、この隣接しあうＭＴＪメモリセルｌ1 ・ｌ3 の領域での平行磁場成分がプログラミング対象であるＭＴＪメモリセルｌ2 の領域での平行磁場成分よりもかなり小さいにもかかわらず、発生する。
【００５５】
また、図２に示した実施形態に関し、以下のように表現することもできる。すなわち、この実施形態では、図１の実施形態の場合と同様に、ビット線ＢＬ２を流れるプログラミング電流ＩBL2 がＭＴＪメモリセルｌ1 ・ｌ3 の領域に散乱磁場を発生させ、ビット線ＢＬ４と場合によってはさらに隣接するビット線とに電流が印加され、この電流は、ビット線ＢＬ３内の電流ＩBL2 による散乱磁場を減少させて、ビット線ＢＬ２内のプログラミング電流ＩBL2 により、ビット線ＢＬ３とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 にプログラミング障害が発生しないようにする。また、図２の実施形態では、補償磁場を提供するビット線ＢＬ４内の電流ＩBL4 は、ＭＴＪメモリセルｌ3 内の平行散乱磁場成分が完全に消失するほどの大きさではないことが好ましいが、これは、ビット線ＢＬ４とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ4 もプログラミングされるからである。また、この形態では、電流ＩBL4 によって、プログラミング電流ＩBL2 によって生じるＭＴＪメモリセルｌ3 内の散乱磁場を弱化させる「にすぎない」。弱化させても実際の使用に対しては十分である。
【００５６】
また、本発明の要約を、ＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、補償電流により、散乱磁場に反作用する補償磁場を提供するようにした、ＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法である、と表現することもできる。
【００５７】
また、図９に示した構成では、ビット線と深い関連性のある（例えば、ビット線の近くに配置され、ビット線と１対１対応しているような）ソース線（制御線）ＳＬが、ビット線と平行に配設されている。このような別個の線ＳＬを、補償電流を流すために使用することも可能である。
【００５８】
【発明の効果】
以上のように、本発明の方法は、メモリセルフィールド内のメモリセルがワード線またはプログラミング線とビット線との間の少なくとも１つの面内にあるＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、選択対象のメモリセルに属するワード線またはプログラミング線とビット線とにプログラミング電流を送り、プログラミング電流が、選択対象のメモリセルに隣接している少なくとも１つのメモリセルにも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法において、選択対象のメモリセルのビット線の次の次のビット線であって、補償電流を供給する上記ビット線に、隣接しているメモリセルにおいて散乱磁場に反作用する補償磁場を提供する補償電流を流す方法である。
【００５９】
また、この方法では、補償電流をプログラミング電流よりも弱く設定することが好ましい。
【００６０】
また、上記の補償電流を、メモリセルを積層させている構造のＭＲＡＭ装置において、選択対象のメモリセル（ l ２ ）が存在する層と隣接する層に存在するビット線のうち、上記選択対象のメモリセル（ l ２ ）とワード線（ＷＬ１）に対して反対側に位置しているビット線にも補償電流を印加するようにしてもよい。さらに、補償電流の強さを自動調整回路により制御するようにしてもよい。
【００６１】
本発明では、ＭＲＡＭ装置内においてプログラミング対象であるメモリセルに隣接しているメモリセルに対する散乱磁場の影響を、補償磁場を用いて回避するようになっている。
【００６２】
そして、本発明では、この補償磁場を、ビット線またはワード線、あるいは隣接しているメモリセルのプログラミング線、または危険性のあるメモリセルの横に延びている別個の線に、補償電流を直接的に流すことにより発生させる。従って、本発明の方法によれば、危険性のあるメモリセルでのプログラミング障害またはプログラム撹乱を確実に防止できる。
【００６３】
また、本発明の方法は、多層系（多層系のメモリセル）に適用すると特に有利である。というのは、多層系のメモリセルでは、個々の層が互いに近接しているために、散乱磁場の発生が特に問題となるからである。
【００６４】
また、本発明のプログラミング方法は、複数のメモリセルを有するＭＲＡＭ装置に対するプログラミング方法であって、選択メモリセルに関わるプログラム配線に電流を流して磁場を発生させることで、その選択メモリセルのメモリ内容を書き換えるプログラミング方法において、選択メモリセルの近傍に位置するメモリセルに関わるメモリ線に補償電流を流す工程を含み、この補償電流によって、選択メモリセルのメモリ線から発生する磁場を、選択メモリセル以外のメモリセルの位置において小さくするような補償磁場を発生させる方法である。
【００６５】
この方法では、選択メモリセルの近傍に位置する非選択のメモリセルに関わるメモリ線に、補償電流を流すようになっている。そして、この補償電流によって、散乱磁場を、選択メモリセル以外のメモリセルの位置において小さくするような、補償磁場を発生するようになっている。
【００６６】
これにより、この方法では、散乱磁場の影響を補償磁場によって低減できるため、非選択メモリセルのメモリ内容を書き換えてしまうことを回避できる。このため、プログラミングエラー（正しくない（不本意な）プログラミング）を低減させることが可能となる。
【００６７】
また、この方法では、選択メモリセルに隣接するメモリセル（隣接メモリセル）に対する散乱磁場の影響を回避するために、この隣接メモリセルにさらに隣接するメモリセル（対向メモリセル）に関わるメモリ線に、補償電流を流すようにしてもよい。
この方法では、隣接メモリセルを挟んで散乱磁場の発生源（プログラム配線）とほぼ等距離にある対向メモリセルのメモリ線によって補償磁場を発生させられるため、散乱磁場の影響を抑制することが容易となる。
【００６８】
なお、この場合、補償電流を、プログラミングのための電流よりも弱く設定することが好ましい。これにより、補償磁場を小さくできるので、補償磁場によって対向メモリセル（およびその周囲のメモリセル）を不本意にプログラミングしてしまうことを回避できる。
【００６９】
また、この方法では、散乱磁場の影響を回避するために、複数の非選択メモリセルに関わる複数のメモリ線に、補償電流を流すようにしてもよい。このような方法は、ＭＲＡＭ装置が多層構造（メモリセルを積層させている構造）にある場合に、特に有効である。
【００７０】
また、この方法において、ＭＲＡＭ装置における各部位に対する散乱磁場をセンサーで測定し、測定値に基づいて、補償電流を流すメモリ線、および、補償電流の値（強さ・方向）を、自動調整回路によって決定（制御）するようにしてもよい。
【００７１】
また、この方法によってプログラミングするＭＲＡＭ装置は、プログラム配線であるワード線とビット線との交点にメモリセルを有し、ワード線とビット線とでメモリセルを挟む構造であってもよい。また、ワード線とビット線とが、格子状に配置されているものでもよい。
【図面の簡単な説明】
【図１】ＭＴＪメモリセルのプログラミング障害が本発明の第１実施形態に従っていかに低減されるかを説明するための説明図である。
【図２】ＭＴＪメモリセルのプログラミング障害が本発明の第２実施形態に従っていかに低減されるかを説明するための説明図である。
【図３】多層系のメモリセルを示す斜視図である。
【図４】多層系のメモリセルにおけるプログラミング障害が、本発明の第３実施形態に従っていかに低減されるかを説明する概略図である。
【図５】ビット線とワード線の間にある通常のＭＴＪメモリセルの斜視図である。
【図６】図５に示したＭＴＪメモリセルの等価回路図である。
【図７】ＭＲＡＭ装置用のアレイバリエーションを示す図である。
【図８】ＭＲＡＭ装置用の他のアレイバリエーションを示す図である。
【図９】ＭＲＡＭ装置用のさらに他のアレイバリエーションを示す図である。
【図１０】ＭＲＡＭ装置における、ワード線とビット線との交差個所を示す説明図である。
【符号の説明】
ｌ；ｌ1 ，ｌ2 ，ｌ3 ＭＴＪメモリセル
ＢＬ；ＢＬ１，ＢＬ２，ＢＬ３ ビット線
ＷＬ；ＷＬ１，ＷＬ２ ワード線
ＲC ＭＴＪメモリセルの抵抗
ＩBL，ＩBL1 ，ＩBL2 ビット線電流
ＩWL ワード線電流
ＨBL2 プログラミング磁場
Ｌ 別個の線
ＨK 補償磁場
ＷＭＬ 軟磁性層
ＨＭＬ 硬磁性層
ＴＬ トンネルバリアー層
ＧＬ ゲート線
ＰＲＬ プログラミング線
【発明の属する技術分野】
本発明は、メモリセルフィールド内のメモリセルがワード線またはプログラミング線とビット線との間の少なくとも１つの面内にあるＭＲＡＭ装置（ＭＲＡＭ構造；ＭＲＡＭ＝magnetoresistiver Speicher磁気抵抗メモリ）における、望ましくないプログラミングを阻止する方法であって、選択対象のメモリセルに属するワード線とビット線にプログラミング電流を送り、プログラミング電流が、選択対象のメモリセルに隣接している少なくとも１つのメモリセルにも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法に関するものである。
【０００２】
【従来の技術】
図５は、ワード線ＷＬと、これに対して垂直に延びているビット線ＢＬとの間にあって、その交差部に配置されるいわゆるＭＴＪメモリセル（ＭＴＪ＝Magnetic Tunnel Junctionまたはmagnetischer Tunneluebergang）１を示す斜視図である。
【０００３】
ＭＴＪメモリセルは、軟磁性層（自由な方向に磁化される磁性層）ＷＭＬと、トンネルバリアー層ＴＬと、硬磁性層（磁化方向の固定された磁性層）ＨＭＬとから成る多層系から構成されている。そして、硬磁性層ＨＭＬ内での磁化方向に対し、軟磁性層ＷＭＬの磁化方向を変化（または回転）させることにより、情報の蓄積を行うものである。
【０００４】
また、軟磁性層ＷＭＬ内の磁化方向の変化に必要な磁場は、ワード線ＷＬ内の電流ＩWLとビット線ＢＬ内の電流ＩBLとによって発生させる。これらの磁場は、ワード線ＷＬとビット線ＢＬとの交差部において重畳する。すなわち、両磁性層ＷＭＬ・ＨＭＬ内での磁化方向が等しいか、互いに平行であると、ＭＴＪメモリセル１は、低抵抗ＲC を有する。これに対し、両磁性層ＷＭＬ・ＨＭＬ内での磁化方向が等しくないか、互いに反平行（非平行）であると、ＭＴＪメモリセル１は高抵抗ＲC となる（図６の等価回路を参照）。
【０００５】
なお、図５において、符号「ＲC 」の後ろに示した矢印↑または↓は、この抵抗変化を表している。また、この抵抗変化は、情報の蓄積に利用される。また、この構成では、電流ＩWL・ＩBLの少なくとも一方の方向を切換えることができれば、軟磁性層ＷＭＬ内の磁化方向を回転または変化させることが十分に可能である。
【０００６】
図６は、ビット線ＢＬと、これに対して垂直に延びているワード線ＷＬとの間にある、抵抗ＲC としてのＭＴＪメモリセル１を、概略的に示す説明図であり、図５に示したＭＴＪメモリセルの等価回路図である。
【０００７】
図５・図６からすぐに見て取れるように、ＭＲＡＭ装置（ＭＲＡＭ構造）では、それぞれ中間にＭＴＪメモリセルを備えた複数の金属化系（Metallisierungssysteme）を積層させれば、かなり高い記憶密度を得ることができる。
【０００８】
このような積層に対しては、３つの異なるアレイバリエーションが可能である。これを図７ないし図９に概略的に示した。図７に示したバリエーションでは、個々のＭＴＪメモリセル（抵抗によって示している）は、マトリックス（マトリックス構造）において、ワード線ＷＬとビット線ＢＬとの間に、直接に位置している。このようなＭＲＡＭ装置では、かなり寄生的な効果が生じる。これは、選択されたメモリセルでは（黒塗りした抵抗を参照）、選択されたワード線または選択されたビット線と接続されているメモリセルによる散乱電流の発生を回避できないからである。
【０００９】
図８・図９のアレイバリエーションの場合は、それぞれダイオード（図８）またはトランジスタ（図９）が、個々のＭＴＪメモリセルに対して直列に配置されている。このアレイバリエーションは、かなりコスト高であり、特に図９のバリエーションにおいて顕著である。これは、ビット線ＢＬに加えて、プログラミング線ＰＲＬ，ゲート線ＧＬ，ソース線ＳＬを設ける必要があるからである。
【００１０】
【発明が解決しようとする課題】
ところで、ＭＲＡＭ装置におけるメモリセルフィールドを、図７ないし図９に示したアレイバリエーションのいずれを用いて構築するにしても、対応するビット線ＢＬとワード線ＷＬ（図９のアレイバリエーションではプログラミング線ＰＲＬ）とによってメモリセルをプログラミングする場合、選択メモリセルのそれぞれに、電流ＩBLまたは（ワード線内の）ＩWLを印加せねばならない。そして、その結果、これらの電流から生じる磁場によって、両線の交差個所において、選択ＭＴＪメモリセルをプログラミングすることができる。
【００１１】
図１０は、この過程を概略的に示すものであり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ３との交差個所を示す説明図である。ここで、電流ＩWLがワード線ＷＬ１を流れ、電流ＩBL2 がビット線ＢＬ２を流れるとすると、たとえば電流ＩBL2 によって発生した磁場ＨBL2 の影響は、ビット線ＢＬ２とワード線ＷＬ１との交差個所にあるＭＴＪメモリセルｌ2 だけに及ぶのではない。すなわち、この磁場ＨBL2 は、図１０に概略的に示したように、ビット線ＢＬ１・ＢＬ３とワード線ＷＬ１との間にある、ＭＴＪメモリセルｌ1 ・ｌ3 にも作用する。
【００１２】
従って、ＭＲＡＭ装置においては、本来の選択ＭＴＪメモリセルの横にある（近接する）ＭＴＪメモリセルが、選択されたワード線またはビット線内の電流による散乱磁場により、適切にプログラミングされないことが十分に起こりうる。これは、プログラミング障害またはプログラム撹乱と呼ばれる。
【００１３】
これは特に、冒頭で述べた、多層系（多層系のメモリセル）を形成しているＭＲＡＭ装置に言えることである。すなわち、複数レベルの導体軌道と、その間にあるＭＴＪメモリセルとを備えた、一般的に望ましい、目標とする高密度メモリアレイに対して特に言えることである。このようなメモリセルアレイでは、この種のプログラミング障害またはプログラム撹乱は極めて望ましくないものである。
【００１４】
本発明は、上記のような従来の問題点を解決するために成されたものである。そして、その課題
（目的）は、ＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法において、散乱磁場による、選択メモリセルに隣接しているメモリセルのプログラミング不能を、確実に且つ簡単に阻止できる前記方法を提供することである。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明の方法は、メモリセルフィールド内のメモリセルがワード線またはプログラミング線とビット線との間の少なくとも１つの面内にあるＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、選択対象のメモリセルに属するワード線またはプログラミング線とビット線とにプログラミング電流を送り、プログラミング電流が、選択対象のメモリセルに隣接している少なくとも１つのメモリセルにも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法において、選択対象のメモリセルのビット線の次の次のビット線であって、補償電流を供給する上記ビット線に、隣接しているメモリセルにおいて散乱磁場に反作用する補償磁場を提供する補償電流を流す方法である。
【００１６】
また、この方法では、補償電流をプログラミング電流よりも弱く設定することが好ましい。
【００１７】
また、上記の補償電流を、メモリセルを積層させている構造のＭＲＡＭ装置において、選択対象のメモリセル（ l ２ ）が存在する層と隣接する層に存在するビット線のうち、上記選択対象のメモリセル（ l ２ ）とワード線（ＷＬ１）に対して反対側に位置しているビット線にも補償電流を印加するようにしてもよい。さらに、補償電流の強さを自動調整回路により制御するようにしてもよい。
【００１８】
すなわち、上記の課題は、本発明によれば、冒頭で述べた種類の方法において、ワード線，プログラミング線またはビット線、または隣接している少なくとも１つのメモリセルの別個の線に、散乱磁場に反作用する（散乱磁場を打ち消す）ような補償磁場を発生させる（提供する）補償電流を流すことによって解決される。
【００１９】
つまり、本発明では、ＭＲＡＭ装置内においてプログラミング対象であるメモリセルに隣接しているメモリセルに対する散乱磁場の影響を、補償磁場を用いて回避するようになっている。
【００２０】
そして、本発明では、この補償磁場を、ビット線またはワード線、あるいは隣接しているメモリセルのプログラミング線、または危険性のあるメモリセルの横に延びている別個の線（ソース線等）に、補償電流を直接的に流すことにより発生させる。従って、本発明の方法によれば、危険性のあるメモリセルでのプログラミング障害またはプログラム撹乱を確実に防止できる。
【００２１】
また、本発明の方法は、多層系（多層系のメモリセル）に適用すると特に有利である。というのは、多層系のメモリセルでは、個々の層が互いに近接しているために、散乱磁場の発生が特に問題となるからである。
【００２２】
また、本発明のプログラミング方法は、複数のメモリセルを有するＭＲＡＭ装置に対するプログラミング方法であって、選択メモリセルに関わるプログラム配線に電流を流して磁場を発生させることで、その選択メモリセルのメモリ内容を書き換えるプログラミング方法において、選択メモリセルの近傍に位置するメモリセルに関わるメモリ線に補償電流を流す工程を含み、この補償電流によって、選択メモリセルのメモリ線から発生する磁場を、選択メモリセル以外のメモリセルの位置において小さくするような補償磁場を発生させる方法である。
【００２３】
この方法は、ＭＲＡＭ装置の選択メモリセルに関わるプログラム配線に適切な電流（プログラミング電流）を流して磁場を発生させ、この磁場によって、選択メモリセル（プログラミングの対象となるメモリセル）のメモリ内容（抵抗値）を更新する方法である。
【００２４】
ここで、プログラム配線とは、メモリセルに書き込みを行うための配線（ビット線やワード線、プログラミング線等）のことである。また、メモリセルに関わるプログラム配線とは、そのメモリセルのために配置されているプログラム配線のことである。
【００２５】
また、特に、この方法では、選択メモリセルの近傍に位置する非選択のメモリセルに関わるメモリ線に、補償電流を流すようになっている。そして、この補償電流によって、散乱磁場を、選択メモリセル以外のメモリセルの位置において小さくするような、補償磁場を発生するようになっている。
ここで、散乱磁場とは、選択メモリセルのプログラム配線から発生し、他のメモリセルに漏れる磁場のことである。
【００２６】
また、メモリ線とは、メモリセルに関わる配線のことであり、上記のプログラム配線や、メモリ内容の読み取るための配線、調整等を行うための配線を含むものである。メモリ線としては、例えば、上記したビット線やワード線、プログラミング線、メモリセルにおけるトランジスタのゲート線やソース線等を挙げられる。
【００２７】
これにより、この方法では、散乱磁場の影響を補償磁場によって低減できるため、非選択メモリセルのメモリ内容を書き換えてしまうことを回避できる。このため、プログラミングエラー（正しくない（不本意な）プログラミング）を低減させることが可能となる。
【００２８】
また、この方法では、選択メモリセルに隣接するメモリセル（隣接メモリセル）に対する散乱磁場の影響を回避するために、この隣接メモリセルにさらに隣接するメモリセル（対向メモリセル）に関わるメモリ線に、補償電流を流すようにしてもよい。
この方法では、隣接メモリセルを挟んで散乱磁場の発生源（プログラム配線）とほぼ等距離にある対向メモリセルのメモリ線によって補償磁場を発生させられるため、散乱磁場の影響を抑制することが容易となる。
【００２９】
なお、この場合、補償電流を、プログラミングのための電流よりも弱く設定することが好ましい。これにより、補償磁場を小さくできるので、補償磁場によって対向メモリセル（およびその周囲のメモリセル）を不本意にプログラミングしてしまうことを回避できる。
【００３０】
また、この方法では、散乱磁場の影響を回避するために、複数の非選択メモリセルに関わる複数のメモリ線に、補償電流を流すようにしてもよい。このような方法は、ＭＲＡＭ装置が多層構造（メモリセルを積層させている構造）にある場合に、特に有効である。
【００３１】
また、この方法において、ＭＲＡＭ装置における各部位に対する散乱磁場をセンサーで測定し、測定値に基づいて、補償電流を流すメモリ線、および、補償電流の値（強さ・方向）を、自動調整回路によって決定（制御）するようにしてもよい。
【００３２】
また、この方法によってプログラミングするＭＲＡＭ装置は、プログラム配線であるワード線とビット線との交点にメモリセルを有し、ワード線とビット線とでメモリセルを挟む構造であってもよい。また、ワード線とビット線とが、格子状に配置されているものでもよい。また、上記のプログラミング方法は、メモリセルとしてＭＴＪメモリセルを有するＭＲＡＭ装置に対し、好適に使用することが可能である。
【００３３】
【発明の実施の形態】
次に、本発明の実施形態を、図面を用いて詳細に説明する。
図１は、ＭＴＪメモリセルのプログラミング障害が本発明の第１実施形態に従っていかに低減されるかを説明する概略図である。
図２は、ＭＴＪメモリセルのプログラミング障害が本発明の第２実施形態に従っていかに低減されるかを説明する概略図である。
図３は、多層系の斜視図である。
図４は、多層系のプログラミング障害が本発明の第３実施形態に従っていかに低減されるかを説明する概略図である。
なお、図１〜４および既に説明した図５〜９においては、互いに対応している部品には同じ符号を使用する。
【００３４】
図１，図２および図４においては、図１０と同様に、図面を簡潔にするため、磁場を円形に示している。なお、通常、ビット線およびワード線用のケーブルの横断面は長方形であり、しかも、ビット線およびワード線を流れる電流によって、種々の磁場が重畳した状態となる。このため、実際のＭＲＡＭ装置においては、複雑な磁場分布が発生する。しかしながら、このような複雑な磁場分布においても、基本的には、磁場分布を円形とした場合と同様の条件が存在することとなる。
【００３５】
図１の実施形態では、図１０の装置の場合と同様に、ＭＴＪメモリセルｌ2 が、ビット線ＢＬ２とワード線ＷＬ１との交差部においてプログラミングされるべきものとする。このプログラミングは、ワード線ＷＬ１のプログラミング電流ＩWLとビット線ＢＬ２のプログラミング電流ＩBL2 とによって発生する磁場を重畳させることにより成される。
【００３６】
図１では、図１０の場合と同様に、ビット線ＢＬ２内を図面の面内へ向けて流れるプログラミング電流ＩBL2 によって発生する、磁場ＨBL2 だけを図示した。この電流ＩBL2 は、ビット線ＢＬ２とワード線ＷＬ１との交差部において、ＭＴＪメモリセルｌ2 の層系内に、強い平行磁場成分を発生させる。これにより、ワード線電流ＩWLにより提供される磁場とともに、いわゆるＭＴＪメモリセルｌ2 がプログラミングされる。
【００３７】
他方、ビット線ＢＬ２を流れる電流ＩBL2 は、ビット線ＢＬ１およびビット線ＢＬ３とワード線ＷＬ１との交差部の領域にも散乱磁場を発生させる。この散乱磁場により、前記交差部にあるＭＴＪメモリセルｌ1 ・ｌ3 は、望ましくない影響を受け、その結果、プログラミング障害または「プログラム撹乱（Program Disturbs）」が発生する。
【００３８】
なお、このような障害は、ＭＴＪメモリセルｌ2 に隣接しているＭＴＪメモリセルｌ1 ・ｌ3 の領域での平行磁場成分が、プログラミング対象であるＭＴＪメモリセルｌ2 の領域での平行磁場成分よりもかなり小さいにもかかわらず、発生する。
【００３９】
そして、図１の実施形態では、隣接しているＭＴＪメモリセルｌ1 ・ｌ3 の領域でのプログラミング障害を防止するため、補償磁場を使用することができる。このため、図１に概略的に図示したように、たとえばビット線ＢＬ３により、適当な補償電流ＩBL3 を送る。そして、この補償電流ＩBL3 により発生する補償磁場によって、ＭＴＪメモリセルｌ3 における平行磁場成分はほぼ解消される。同じことがＭＴＪメモリセルｌ1 に対しても言える。
【００４０】
なお、場合によっては、電流磁場で付勢されるビット線ＢＬの横に延びている別個の線ＳＬ（図９に示されているソース線ＳＬ）によって、補償磁場を発生させてもよい。
【００４１】
本発明による方法の他の実施形態を図２に示す。この実施形態では、図１の実施形態の場合と同様に、ビット線ＢＬ２を流れるプログラミング電流ＩBL2 、がＭＴＪメモリセルｌ1 ・ｌ3 の領域に散乱磁場を発生させる。そして、この実施形態では、ビット線ＢＬ４、また、場合によっては、ビット線ＢＬ４とこれに隣接するビット線（図示せず）とに電流を印加し、この電流により、電流ＩBL2 によるビット線ＢＬ３内の散乱磁場を減少させる。
これにより、ビット線ＢＬ２内のプログラミング電流ＩBL2 により、ビット線ＢＬ３とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 に対する、プログラミング障害の発生を防止するようになっている。
【００４２】
なお、補償磁場を発生させる（提供する）ビット線ＢＬ４内の電流ＩBL4 は、ＭＴＪメモリセルｌ3 内の平行散乱磁場成分が完全に消失するほどの大きさではないことが好ましい。これは、補償磁場を発生させるための電流ＩBL4 によって、ビット線ＢＬ４とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ4 をプログラミングしてしまうことを回避するためである。すなわち、この電流ＩBL4 は、プログラミング電流ＩBL2 によって生じるＭＴＪメモリセルｌ3 内の散乱磁場を弱化させられるような大きさであることが好ましい。弱化させるだけでも、実際の使用に対しては十分に効果がある。
【００４３】
図３は、多層系において、ビット線ＢＬ１, ＢＬ２, ＢＬ３が、ワード線ＷＬ１＆２およびワード線ＷＬ３＆４といかに協働するのか、を示す説明図である。すなわち、ＭＴＪメモリセルｌ1 ，ｌ2 ，ｌ3 ，ｌ4 は、それぞれ、ビット線ＢＬ１とワード線ＷＬ１＆２との間、ワード線ＷＬ１＆２とビット線ＢＬ２との間、ビット線ＢＬ２とワード線ＷＬ３＆４との間、および、ワード線ＷＬ３＆４とビット線ＢＬ３との間にある。
【００４４】
図４は、このような多層系の構成を示す説明図である。図４に示した実施形態（多層系メモリセルに関する実施形態）においても、ワード線ＷＬ１とビット線ＢＬ２との間にあるＭＴＪメモリセルｌ2 が、ワード線ＷＬ１およびビット線ＢＬ２内のプログラミング電流によりプログラミングされるとする。
【００４５】
この構成では、ＭＴＪメモリセルｌ3 におけるプログラミング障害は、図１の実施形態の場合と同様に、ビット線ＢＬ３内の適当な補償電流ＩBL3 によって阻止される。すなわち、この補償電流ＩBL3 によって発生する補償磁場により、ＭＴＪメモリセルｌ3 の領域での平行散乱磁場成分（電流ＩBL2 による磁場成分）を補償するようになっている。
【００４６】
ここで問題なのは、他の面内にある、ワード線ＷＬ１とビット線ＢＬ５との間に位置するＭＴＪメモリセルｌ5 の状況である。
ＭＴＪメモリセルｌ5 は、ビット線ＢＬ２に対し、なるほどＭＴＪメモリセルｌ3 と同じ間隔を持っている。しかし、ＭＴＪメモリセルｌ5 には、ビット線ＢＬ２に流れるプログラミング電流ＩBL2 のために、ＭＴＪメモリセルｌ3 の場合よりもかなり強い平行磁場成分が作用する。そして、その結果、ＭＴＪメモリセルｌ5 におけるプログラミング障害の危険は、ＭＴＪメモリセルｌ3 の場合よりもかなり大きい。
【００４７】
しかし、このプログラミング障害は、本発明によれば簡単に阻止できる。すなわち図４に示したように、適当な補償電流ＩBL5 をビット線ＢＬ５を通じて送ることで、電流ＩBL2 に基づくＭＴＪメモリセルｌ5 内の散乱磁場を解消させるような補償磁場を発生させることが可能である。
【００４８】
図４に示した実施形態から、本発明による方法に従って、多層系内で電流補償を行うことがどのような意味を持っているかが明瞭に見て取れる。もちろん、補償目的のために、他の線によって補償電流を送ってもよい。
【００４９】
なお、本発明によれば、たとえば選択性の点で改善がみられるならば、選択線に隣接している線を通じて、選択メモリセル内でのプログラミング過程をも支援する電流を送るようにしてもよい。さらに、個々の補償電流を自動調整回路により整合させて、たとえばＭＲＡＭ装置の製造の際のプロセス変動の影響をなくす（あるいは減少させる）ようにしてもよい。
【００５０】
また、図１の実施形態において、補償磁場を、図９に示したソース線ＳＬやプログラミング線ＰＲＬに補償電流を流すことによって、補償磁場を発生させるようにしてもよい。また、ビット線，ソース線，プログラミング線以外の他の線を用いて補償磁場を発生させるようにしてもよい。
また、図１等に示したビット線ＢＬ２の発生する平行磁場成分は、メモリセルｌ2 の層に平行な成分であってもよい。
【００５１】
また、本発明を、複数のメモリセルを有するＭＲＡＭ装置に対するプログラミング方法であって、選択メモリセルに関わるプログラム配線に電流を流して磁場を発生させることで、その選択メモリセルのメモリ内容を書き換えるプログラミング方法において、選択メモリセルの近傍に位置するメモリセルに関わるメモリ線に補償電流を流す工程を含み、この補償電流によって、選択メモリセルのメモリ線から発生する磁場を、選択メモリセル以外のメモリセルの位置において小さくするような補償磁場を発生させるプログラミング方法である、ということもできる。
【００５２】
また、ＭＲＡＭ装置のプログラミングに関し、以下のように表現することもできる。すなわち、メモリセルを、選択メモリセルの適当なビット線ＢＬとワード線ＷＬ（あるいは図９のアレイバリエーションではプログラミング線ＰＲＬ）によってプログラミングする場合、図７ないし図９のアレイバリエーションのうちどのバリエーションをＭＲＡＭ装置のメモリセルフィールドの構築のために使用するかに関係なく、それぞれ電流ＩBLまたはＩWLを（ワード線に）印加させねばならず、その結果これらの電流から生じる磁場が両線の交差個所において選択ＭＴＪメモリセルをプログラミングさせられる。また、図１０は、この過程を概略的に示すものであり、ワード線ＷＬ１とビット線ＢＬ１, ＢＬ２, ＢＬ３との交差個所を示している。
【００５３】
また、本発明における補償磁場を、ビット線またはワード線あるいは隣接しているメモリセルのプログラミング線または危険性のあるメモリセルの横に延びている別個の線にじかに流れている補償電流により発生させるように設定してもよい。
【００５４】
また、ＭＲＡＭ装置には、実際には複雑な磁場分布が発生するが、この複雑な磁場分布においては、円形の磁場に関し説明する場合と基本的には同様の条件が存在していることに変わりはない
また、図１の実施形態に関し、以下のように表現することもできる。すなわち、この実施形態では、図１０の装置の場合と同様に、ＭＴＪメモリセルｌ2 がビット線ＢＬ２とワード線ＷＬ１との交差部においてプログラミングされるが、これは、ワード線ＷＬ１のプログラミング電流ＩWLとビット線ＢＬ２のプログラミング電流ＩBL2 とによって発生する磁場が重畳することにより生じる。また、ビット線ＢＬ２を流れる電流ＩBL2 は、ビット線ＢＬ１・ＢＬ３とワード線ＷＬ１との交差部の領域に散乱磁場を発生させ、ＭＴＪメモリセルｌ1 ・ｌ3 のプログラミング障害を発生させるが、この障害は、この隣接しあうＭＴＪメモリセルｌ1 ・ｌ3 の領域での平行磁場成分がプログラミング対象であるＭＴＪメモリセルｌ2 の領域での平行磁場成分よりもかなり小さいにもかかわらず、発生する。
【００５５】
また、図２に示した実施形態に関し、以下のように表現することもできる。すなわち、この実施形態では、図１の実施形態の場合と同様に、ビット線ＢＬ２を流れるプログラミング電流ＩBL2 がＭＴＪメモリセルｌ1 ・ｌ3 の領域に散乱磁場を発生させ、ビット線ＢＬ４と場合によってはさらに隣接するビット線とに電流が印加され、この電流は、ビット線ＢＬ３内の電流ＩBL2 による散乱磁場を減少させて、ビット線ＢＬ２内のプログラミング電流ＩBL2 により、ビット線ＢＬ３とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ3 にプログラミング障害が発生しないようにする。また、図２の実施形態では、補償磁場を提供するビット線ＢＬ４内の電流ＩBL4 は、ＭＴＪメモリセルｌ3 内の平行散乱磁場成分が完全に消失するほどの大きさではないことが好ましいが、これは、ビット線ＢＬ４とワード線ＷＬ１との間にあるＭＴＪメモリセルｌ4 もプログラミングされるからである。また、この形態では、電流ＩBL4 によって、プログラミング電流ＩBL2 によって生じるＭＴＪメモリセルｌ3 内の散乱磁場を弱化させる「にすぎない」。弱化させても実際の使用に対しては十分である。
【００５６】
また、本発明の要約を、ＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、補償電流により、散乱磁場に反作用する補償磁場を提供するようにした、ＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法である、と表現することもできる。
【００５７】
また、図９に示した構成では、ビット線と深い関連性のある（例えば、ビット線の近くに配置され、ビット線と１対１対応しているような）ソース線（制御線）ＳＬが、ビット線と平行に配設されている。このような別個の線ＳＬを、補償電流を流すために使用することも可能である。
【００５８】
【発明の効果】
以上のように、本発明の方法は、メモリセルフィールド内のメモリセルがワード線またはプログラミング線とビット線との間の少なくとも１つの面内にあるＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、選択対象のメモリセルに属するワード線またはプログラミング線とビット線とにプログラミング電流を送り、プログラミング電流が、選択対象のメモリセルに隣接している少なくとも１つのメモリセルにも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法において、選択対象のメモリセルのビット線の次の次のビット線であって、補償電流を供給する上記ビット線に、隣接しているメモリセルにおいて散乱磁場に反作用する補償磁場を提供する補償電流を流す方法である。
【００５９】
また、この方法では、補償電流をプログラミング電流よりも弱く設定することが好ましい。
【００６０】
また、上記の補償電流を、メモリセルを積層させている構造のＭＲＡＭ装置において、選択対象のメモリセル（ l ２ ）が存在する層と隣接する層に存在するビット線のうち、上記選択対象のメモリセル（ l ２ ）とワード線（ＷＬ１）に対して反対側に位置しているビット線にも補償電流を印加するようにしてもよい。さらに、補償電流の強さを自動調整回路により制御するようにしてもよい。
【００６１】
本発明では、ＭＲＡＭ装置内においてプログラミング対象であるメモリセルに隣接しているメモリセルに対する散乱磁場の影響を、補償磁場を用いて回避するようになっている。
【００６２】
そして、本発明では、この補償磁場を、ビット線またはワード線、あるいは隣接しているメモリセルのプログラミング線、または危険性のあるメモリセルの横に延びている別個の線に、補償電流を直接的に流すことにより発生させる。従って、本発明の方法によれば、危険性のあるメモリセルでのプログラミング障害またはプログラム撹乱を確実に防止できる。
【００６３】
また、本発明の方法は、多層系（多層系のメモリセル）に適用すると特に有利である。というのは、多層系のメモリセルでは、個々の層が互いに近接しているために、散乱磁場の発生が特に問題となるからである。
【００６４】
また、本発明のプログラミング方法は、複数のメモリセルを有するＭＲＡＭ装置に対するプログラミング方法であって、選択メモリセルに関わるプログラム配線に電流を流して磁場を発生させることで、その選択メモリセルのメモリ内容を書き換えるプログラミング方法において、選択メモリセルの近傍に位置するメモリセルに関わるメモリ線に補償電流を流す工程を含み、この補償電流によって、選択メモリセルのメモリ線から発生する磁場を、選択メモリセル以外のメモリセルの位置において小さくするような補償磁場を発生させる方法である。
【００６５】
この方法では、選択メモリセルの近傍に位置する非選択のメモリセルに関わるメモリ線に、補償電流を流すようになっている。そして、この補償電流によって、散乱磁場を、選択メモリセル以外のメモリセルの位置において小さくするような、補償磁場を発生するようになっている。
【００６６】
これにより、この方法では、散乱磁場の影響を補償磁場によって低減できるため、非選択メモリセルのメモリ内容を書き換えてしまうことを回避できる。このため、プログラミングエラー（正しくない（不本意な）プログラミング）を低減させることが可能となる。
【００６７】
また、この方法では、選択メモリセルに隣接するメモリセル（隣接メモリセル）に対する散乱磁場の影響を回避するために、この隣接メモリセルにさらに隣接するメモリセル（対向メモリセル）に関わるメモリ線に、補償電流を流すようにしてもよい。
この方法では、隣接メモリセルを挟んで散乱磁場の発生源（プログラム配線）とほぼ等距離にある対向メモリセルのメモリ線によって補償磁場を発生させられるため、散乱磁場の影響を抑制することが容易となる。
【００６８】
なお、この場合、補償電流を、プログラミングのための電流よりも弱く設定することが好ましい。これにより、補償磁場を小さくできるので、補償磁場によって対向メモリセル（およびその周囲のメモリセル）を不本意にプログラミングしてしまうことを回避できる。
【００６９】
また、この方法では、散乱磁場の影響を回避するために、複数の非選択メモリセルに関わる複数のメモリ線に、補償電流を流すようにしてもよい。このような方法は、ＭＲＡＭ装置が多層構造（メモリセルを積層させている構造）にある場合に、特に有効である。
【００７０】
また、この方法において、ＭＲＡＭ装置における各部位に対する散乱磁場をセンサーで測定し、測定値に基づいて、補償電流を流すメモリ線、および、補償電流の値（強さ・方向）を、自動調整回路によって決定（制御）するようにしてもよい。
【００７１】
また、この方法によってプログラミングするＭＲＡＭ装置は、プログラム配線であるワード線とビット線との交点にメモリセルを有し、ワード線とビット線とでメモリセルを挟む構造であってもよい。また、ワード線とビット線とが、格子状に配置されているものでもよい。
【図面の簡単な説明】
【図１】ＭＴＪメモリセルのプログラミング障害が本発明の第１実施形態に従っていかに低減されるかを説明するための説明図である。
【図２】ＭＴＪメモリセルのプログラミング障害が本発明の第２実施形態に従っていかに低減されるかを説明するための説明図である。
【図３】多層系のメモリセルを示す斜視図である。
【図４】多層系のメモリセルにおけるプログラミング障害が、本発明の第３実施形態に従っていかに低減されるかを説明する概略図である。
【図５】ビット線とワード線の間にある通常のＭＴＪメモリセルの斜視図である。
【図６】図５に示したＭＴＪメモリセルの等価回路図である。
【図７】ＭＲＡＭ装置用のアレイバリエーションを示す図である。
【図８】ＭＲＡＭ装置用の他のアレイバリエーションを示す図である。
【図９】ＭＲＡＭ装置用のさらに他のアレイバリエーションを示す図である。
【図１０】ＭＲＡＭ装置における、ワード線とビット線との交差個所を示す説明図である。
【符号の説明】
ｌ；ｌ1 ，ｌ2 ，ｌ3 ＭＴＪメモリセル
ＢＬ；ＢＬ１，ＢＬ２，ＢＬ３ ビット線
ＷＬ；ＷＬ１，ＷＬ２ ワード線
ＲC ＭＴＪメモリセルの抵抗
ＩBL，ＩBL1 ，ＩBL2 ビット線電流
ＩWL ワード線電流
ＨBL2 プログラミング磁場
Ｌ 別個の線
ＨK 補償磁場
ＷＭＬ 軟磁性層
ＨＭＬ 硬磁性層
ＴＬ トンネルバリアー層
ＧＬ ゲート線
ＰＲＬ プログラミング線
Claims (3)
- メモリセルフィールド内のメモリセル（ｌ；ｌl ，ｌ2 ．．．．．）がワード線（ＷＬ）またはプログラミング線（ＰＲＬ）とビット線（ＢＬ）との間の少なくとも１つの面内にあるＭＲＡＭ装置における、望ましくないプログラミングを阻止する方法であって、
選択対象のメモリセル（ｌ2 ）に属するワード線（ＷＬ１）またはプログラミング線（ＰＲＬ）とビット線（ＢＬ２）とにプログラミング電流（ＩWL，ＩBL2 ）を送り、プログラミング電流（ＩWL，ＩBL2 ）が、選択対象のメモリセル（ｌ2 ）に隣接している少なくとも１つのメモリセル（ｌ 3 ）にも、そこで散乱磁場として作用する磁場を発生させるようにした前記方法において、
選択対象のメモリセル（ｌ 2 ）のビット線（ＢＬ２）の次の次のビット線（ＢＬ４）であって、補償電流を供給する上記ビット線（ＢＬ４）に、隣接しているメモリセル（ｌ 3 ）において散乱磁場に反作用する補償磁場を提供する補償電流を流すことを特徴とする方法。 - 上記補償電流をプログラミング電流よりも弱く設定することを特徴とする、請求項１に記載の方法。
- メモリセルを積層させている構造のＭＲＡＭ装置において、選択対象のメモリセル（ l ２ ）が存在する層と隣接する層に存在するビット線のうち、上記選択対象のメモリセル（ l ２ ）とワード線（ＷＬ１）に対して反対側に位置しているビット線にも補償電流を印加することを特徴とする、請求項１または２に記載の方法。
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