JP3739679B2 - Ｍｒａｍの損失の少ない書き込みを行なう装置 - Google Patents
Ｍｒａｍの損失の少ない書き込みを行なう装置 Download PDFInfo
- Publication number
- JP3739679B2 JP3739679B2 JP2001235533A JP2001235533A JP3739679B2 JP 3739679 B2 JP3739679 B2 JP 3739679B2 JP 2001235533 A JP2001235533 A JP 2001235533A JP 2001235533 A JP2001235533 A JP 2001235533A JP 3739679 B2 JP3739679 B2 JP 3739679B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- memory cell
- mram
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 claims description 14
- 230000003071 parasitic effect Effects 0.000 description 20
- 101100361282 Schizosaccharomyces pombe (strain 972 / ATCC 24843) rpm1 gene Proteins 0.000 description 7
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 6
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 6
- 102100026134 Tissue factor pathway inhibitor 2 Human genes 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000013598 vector Substances 0.000 description 6
- 101100406879 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) par-2 gene Proteins 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 1
- 101100512568 Arabidopsis thaliana MED33B gene Proteins 0.000 description 1
- 101150095928 F2rl1 gene Proteins 0.000 description 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、多数のメモリセルを有し、これらのメモリセルが、それぞれワードラインとビットラインとの間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワード又はビットラインにおいて電圧降下が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置に関する。
【０００２】
【従来の技術】
図４は、ｙ方向に延びたワードラインＷＬ及びこれに間隔を置いて垂直に交差しかつｘ方向に延びたビットラインＢＬを有するＭＲＡＭセルを概略的に示している。ワードラインＷＬとビットラインＢＬとの間にメモリセルＺがあり、このメモリセルは、通常のように硬磁性層１、トンネル障壁層２及び軟磁性層３からなり、これらは、層積み重ね体にしてワードラインＷＬとビットラインＢＬとの間に配置されている。
【０００３】
このようなＭＲＡＭセルに所望のデータを記憶するために、ワードラインＷＬに電流ＩWLが、かつビットラインＢＬに電流ＩBLが印加される。これらの電流ＩWL及びＩBLは、それぞれ磁界ＢWL又はＢBLを発生する。なお、磁界ＢWL及びＢBLはベクトルであって、図４ではＢWL及びＢBLのそれぞれの上部にベクトルであることを示す矢印を付加してある。ビットラインＢＬとワードラインＷＬの交差位置において、したがってメモリセルＺにおいて、このようにしてワードラインＷＬを通って流れる電流ＩWLに基づいてｘ方向に延びた磁界ＢxWLが、かつビットラインＢＬを通って流れる電流ＩBLに基づいてｙ方向に延びた磁界ＢyBLが存在する。磁界ＢxWL及びＢyBLも、それぞれｘ方向、ｙ方向のベクトルであるので、図４ではＢxWL及びＢyBLのそれぞれの上部にベクトルであることを示す矢印を付加してある。両方の磁界ＢxWL及びＢyBLの合計から形成される総合磁界Ｂは、メモリセルＺの軟磁性層３を所定の方向に整列し、この方向は、硬磁性層１の磁界に対して平行又は逆平行（反平行）となることができる。総合磁界Ｂもベクトルであるので、図４ではＢの上部にベクトルであることを示す矢印を付加してある。メモリセルＺの抵抗値は、両磁性層１・３の磁化が平行であるか逆平行であるかによって、高くあるいは低くなる。すなわちメモリセルＺは、それぞれ１つの低い又は高い抵抗値が対応する両方の層１及び３の平行又は逆平行の磁化に依存して、論理“１"又は“０"を記憶する。
【０００４】
【発明が解決しようとする課題】
図５は、ＭＲＡＭ書き込み装置の概略回路図である。この図に示すように、書き込み過程の際に、ワードライン電流ＩWLはワードラインＷＬを通って流れる。しかしワードラインＷＬは、個々のビットラインＢＬ０、ＢＬ１、・・・の間のそのそれぞれの部分片において抵抗ＲLを有するので、ワードラインＷＬに沿ったこのライン抵抗のため、それぞれの部分片において電圧降下ＵLが生じる。この電圧降下ＵLは、個々のメモリセルＺにわたって電圧差ＵZ0、ＵZ1、ＵZ2、・・・を引起こし、この電圧降下は、図５に概略的に示すように、メモリセルＺを通る寄生電流Ｉpar0、Ｉpar1、Ｉpar2、・・・を流す。
【０００５】
これらの寄生電流Ｉpar0、Ｉpar1、・・・によって、ワードラインＷＬに流れる電流ＩWLは、ワードラインＷＬに沿って弱められるので、ワードラインＷＬにおける電流ＩWLの所定の電流強さ（電流の大きさ）を前提とする確実な書き込みは、もはや保証することができない。換言すれば、寄生電流Ｉpar0、Ｉpar1、・・・のために、ワードラインＷＬ内に流れる電流ＩWLの強さを増加しなければならない。
【０００６】
しかしワードラインＷＬ内におけるあまりに大きな電流ＩWLは、このワードラインＷＬに沿ったすべてのメモリセルが、それぞれのビットラインＢＬ０、ＢＬ１、・・・の共同作用なしに書き込まれることに通じることがあるので、ワードラインＷＬ内に流れる電流ＩWLのこのような増加は、制限されている。換言すれば、ワードラインＷＬの電流ＩWLを過大にすると、メモリセルの選択はもはや不可能となる。
【０００７】
この事実において寄生電流Ｉpar0、Ｉpar1、・・・をできるだけ小さく維持するために、メモリセルのできるだけ大きな抵抗を配慮するか、又はワードラインＷＬの長さを短くすることを考えることができる。しかし両方の処置は、かなりの欠点に結び付いている。すなわち、メモリセルの大きな抵抗は、これによる読み出し電流を減少させ、これによって確実な読み出しを困難にする。一方、短いワードラインＷＬは、ＭＲＡＭ又はメモリチップの効率を低下させ、かつこれによって製造コストを高価にする。相応した考えは、ビットラインに対しても行なわれることがある。すなわち、ビットラインに関しても同様に考えることが可能である。
【０００８】
それ故に本発明の課題は、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用しない、ＭＲＡＭの損失の少ない書き込みを行なう装置を提供することにある。
【０００９】
【課題を解決するための手段】
この課題を解決するために、本発明は、特許請求の範囲に記載した独立請求項の特徴を有する装置を考慮している。本発明の有利な変形は、特許請求の範囲における従属請求項から明らかである。
【００１０】
すなわち、本発明に係る第１のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）と個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に加わる電圧が調節されていることを特徴としている。
【００１１】
また、本発明に係る第２のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）と個々のワードライン（ＷＬ）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ワードライン（ＷＬ）に加わる電圧が調節されていることを特徴としている。
【００１２】
したがって初めに述べたような装置において、選ばれたワードライン又は選ばれたビットラインと個々のビットライン又はワードラインとの間のメモリセルにわたるセル電圧が最小であるように、ビットライン又はワードラインに加わる電圧が調節されている。
【００１３】
また、本発明に係る別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の一方の端部に電圧Ｖ１が加わり、当該ワードライン（ＷＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２であってもよい。
【００１４】
また、本発明に係るさらに別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の一方の端部に電圧Ｖ１が加わり、当該ビットライン（ＢＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのワードライン（ＷＬ）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２であってもよい。
【００１５】
さらに、本発明に係る第３のＭＲＡＭの損失の少ない書き込みを行なう装置は、上記第１のＭＲＡＭの損失の少ない書き込みを行なう装置において、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電位に置かれて（ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するそのそれぞれの部分におけるワードライン（ＷＬ）と同じ電位に置かれて）いてもよい。
【００１６】
さらに、本発明に係る第４のＭＲＡＭの損失の少ない書き込みを行なう装置は、上記第３のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の電位分布をシミュレートする基準ワードライン（ＲｅｆＷＬ）を備えていてもよい。
【００１７】
さらに、本発明に係る第５のＭＲＡＭの損失の少ない書き込みを行なう装置は、第３又は第４のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点（このグループに対応するワードライン（ＷＬ）の部分）における電圧の平均値に相当していてもよい。
【００１８】
さらに、本発明に係る第６のＭＲＡＭの損失の少ない書き込みを行なう装置は、第２のＭＲＡＭの損失の少ない書き込みを行なう装置において、ワードライン（ＷＬ）が、個々のワードライン（ＷＬ）に対応するメモリセルと選ばれたビットライン（ＢＬ）と同じ電位に置かれて（ワードライン（ＷＬ）が、個々のワードライン（ＷＬ）に対応するそのそれぞれの部分におけるビットライン（ＢＬ）と同じ電位に置かれて）いてもよい。
【００１９】
さらに、本発明に係る第７のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の電位分布をシミュレートする基準ビットライン（ＲｅｆＢＬ）を備えていてもよい。
【００２０】
さらに、本発明に係る第８のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６又は第７のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点（このグループに対応するワードライン（ＷＬ）の部分）における電圧の平均値に相当していてもよい。
【００２１】
したがって上記第１〜第８のそれぞれに係る発明によるＭＲＡＭの損失の少ない書き込みを行なう装置において、書き込みの際に生じるセル電圧及び個々のメモリセルを通って流れる寄生電流は、個々のビットライン又はワードラインに加わる電圧の適当な調節又は調整によって小さくされ、又はそれどころか除去される。この結果、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用せずに、少ない損失でＭＲＡＭに書き込みを行なうことができる。
【００２２】
このことを達成するために、以下において選ばれたワードラインによって説明するように、基本的に２つの変形（ａ）・（ｂ）が存在する。この選ばれたワードラインに対して説明する状態は、意味的に同じに選ばれたビットラインについても有効である。選ばれたビットラインと選ばれたワードラインとの組合せも可能である。すなわち、すべてのビットラインは選ばれたワードラインの電圧に調整されているが、一方同時にすべてのワードラインは選ばれたビットラインの電圧に調整される。
【００２３】
（ａ）ワードラインに沿った電圧降下が量Ｖ１−Ｖ２を有し、その際、Ｖ１がワードラインの一方の端部における電圧を、かつＶ２が他方の端部における電圧を意味するとき、すべてのビットラインは、電圧（Ｖ１＋Ｖ２）／２に調節される。この時、±（Ｖ１−Ｖ２）／２の最大セル電圧が存在する。すなわちメモリセルを介してワードラインの一方の半分に流入する寄生電流は、ワードラインの他方の半分において再び流出する。換言すれば、この変形において、ビットラインは、すべて適当な等電位に置かれ、この等電位は、ちょうどＶ１とＶ２との間の中央にある。
【００２４】
（ｂ）２つ目の変形では、変形（ａ）と相違して、個々のビットラインの電圧は、等電位に調節されるのではなく、個別的にワードラインに沿った電圧降下に整合されるので、個々のメモリセルにわたる電圧は、ほぼゼロであり、かつ実質的に寄生電流は流れない。基準電圧を得るために選ばれたワードラインに沿ったそれぞれ個々のメモリセルにおけるワードライン電圧の測定は、多くのチップ面積を必要とするので、基準ワードラインを導入することは目的に合っており、この基準ワードラインは、選ばれたワードライン（ワードラインの電位分布）をシミュレートし、かつこの基準ワードラインから基準電圧が取出され、この基準電圧は、電圧フォロワによってそれぞれのビットラインに加えられる。チップ面積をそれ以上節約するために、場合によっては複数のビットラインを１つのグループにまとめることもでき、かつ等電位に置くことができ、この等電位は、このグループに対応するメモリセルと選ばれたワードラインとの接続点（ビットラインのこのグループにそれぞれ対応するワードラインの部分）における電圧の平均値に相当する。
【００２５】
【発明の実施の形態】
次に本発明を図面により詳細に説明する。
【００２６】
図４及び５は、すでに初めに説明した。
【００２７】
各図において互いに共通する構成部分には、それぞれ同じ参照符号を付している。
【００２８】
図１は、本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置（ＭＲＡＭ書き込み装置）の第１の実施例を示している。第１の実施例は、前記変形（ａ）に対応している。この実施例において、ワードラインＷＬの一方の端部は電位Ｖ１にあるが、一方このワードラインＷＬの他方の端部は電位Ｖ２を加えられているものと仮定する。それによりワードラインＷＬに電圧降下Ｖ１−Ｖ２が生じる。
【００２９】
同様に電圧Ｖ１及びＶ２が供給されている調整器Ｒによって、電圧（Ｖ１＋Ｖ２）／２＝ＶBLが発生し、この電圧は、図１に示されていない個々のスイッチを介して、ビットラインＢＬ０、ＢＬ１、・・・に供給することができる。
【００３０】
図２は、ワードラインＷＬに沿った電圧ＶWLの経過及び個々のビットラインＢＬにわたる電圧ＶBLの経過を示している。この図２から明らかなように、図１の実施例において、ビットラインＢＬ０とワードラインＷＬとの交差点におけるメモリセルにわたって、電圧降下（Ｖ１−Ｖ２）／２＝ＶZ0が生じ、かつビットラインＢＬ４とワードラインＷＬの交差点におけるメモリセルにわたって、電圧降下−（Ｖ１−Ｖ２）／２＝ＶZ4が生じる。
【００３１】
一方、ワードラインＷＬとビットラインＢＬ２との交差点におけるメモリセルにおいて、したがって電圧曲線ＶBLと電圧曲線ＶWLの交差点において、セル電圧ＶZ2＝０が存在する。
【００３２】
図１及び２のこの実施例においてこのようにして寄生電流が流れ、この電流は、ワードラインの一方の半分においてセルＺ０及びＺ１を介して流出し、セルＺ３及びＺ４を介して再び流入する。すなわちセルＺ０を通る寄生電流Ｉpar0は、セルＺ４を介した電流−Ｉpar0として再び流入し、その際、セルＺ１とＺ３に対して相応する状態が存在し、かつ寄生セルＺ２を通る寄生電流Ｉpar2は値０を有する。
【００３３】
図３は、本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置（ＭＲＡＭ書き込み装置）の第２の実施例を示している。第２の実施例は、前記変形（ｂ）に対応している。この実施例においてビットライン電圧ＵBL0、ＵBL1、・・・は、図１及び２の実施例とは相違して等電位には調節されず、個別的に電流ＩWLが流れるワードラインＷＬにおける電圧降下に整合される。それにより、個々のメモリセルＺ０、Ｚ１、・・・にわたる電圧降下（セル電圧）Ｕ0、Ｕ1、・・・及び寄生電流Ｉpar0、Ｉpar1、・・・は、それぞれほぼゼロであることが達成される。すなわち、メモリセルＺ０、Ｚ１、・・・にわたるセル電圧は最小である。
【００３４】
このことを達成するために、基準ワードラインＲｅｆＷＬが導入され、この基準ワードラインＲｅｆＷＬは、選ばれたワードラインＷＬをシミュレートし、かつこの基準ワードラインＲｅｆＷＬにおいて、個々の基準セルにおける個々の基準電圧ＵREF0、ＵREF1、・・・が測定される。基準ワードラインＲｅｆＷＬには電流ＩWLと同じ値の電流が流れ、基準ワードラインＲｅｆＷＬにおける電位分布はワードラインＷＬにおける電位分布と同一であり、基準電圧ＵREF0、ＵREF1、・・・はそれぞれ、セルＺ０、Ｚ１、…のワードラインＷＬとの接続点の電圧に等しい。このように基準ワードラインＲｅｆＷＬはワードラインＷＬの電位分布をシミュレートする。これらの基準電圧ＵREF0、ＵREF1、・・・は、それぞれの調整器（電圧フォロワ回路）Ｒ０、Ｒ１、Ｒ２、・・・に電圧ＵINとして入力され、かつこれらの調整器の出力電圧ＵOUTとしてビットラインＢＬ０、ＢＬ１、・・・に供給されるので、一般に、ＵBL0＝ＵREF0、ＵBL1＝ＵREF1、・・・が成立つ。したがって、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電位に置かれている。それにより寄生電流は、実質的に排除されるので、Ｉpar0＝０、Ｉpar1＝０、以下同様となる。
【００３５】
場合によっては、複数のビットライン、例えばビットラインＢＬ０とＢＬ１とを１つのグループにまとめ、かつワードラインＷＬの対応する部分における電圧の平均値に相当する等電位に置くことが可能である。すなわち、複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当するようにすることが可能である。
【００３６】
すでに何度も述べたように、本発明は、選ばれたビットラインにも適用することができる。この時、図３の実施例において、かっこに入れて示すように、ワードラインＷＬ０、ＷＬ１、・・・ＷＬ４、ビットラインＢＬ及び基準ビットラインＲｅｆＢＬが存在する。ビットラインＢＬ及び基準ビットラインＲｅｆＢＬに、それぞれ電流ＩBLが流れ、かつワードライン電圧に対して、ＵWL0＝ＵREF0、ＵWL1＝ＵREF1、・・・ＵWL4＝ＵREF4が成立つ。
【００３７】
なお、上述したように複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当する構成に対応するものとして、複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するワードライン（ＷＬ）の部分における電圧の平均値に相当する構成としてもよい。
【００３８】
したがって上述した各実施例によるＭＲＡＭの損失の少ない書き込みを行なう装置において、書き込みの際に生じるセル電圧及び個々のメモリセルを通って流れる寄生電流は、個々のビットライン又はワードラインに加わる電圧の適当な調節又は調整によって小さくされ、又はそれどころか除去される。第１の実施例では、流出する寄生電流と流入する寄生電流とが互いを相殺して寄生電流全体として小さくされたり、除去されたりする。
【００３９】
この結果、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用せずに、少ない損失でＭＲＡＭに書き込みを行なうことができる。
【００４０】
【発明の効果】
本発明に係る第１のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）と個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に加わる電圧が調節されている構成である。
【００４１】
また、本発明に係る第２のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）と個々のワードライン（ＷＬ）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ワードライン（ＷＬ）に加わる電圧が調節されている構成である。
【００４２】
したがって初めに述べたような装置において、選ばれたワードライン又は選ばれたビットラインと個々のビットライン又はワードラインとの間のメモリセルにわたるセル電圧が最小であるように、ビットライン又はワードラインに加わる電圧が調節されている。
【００４３】
また、本発明に係る別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の一方の端部に電圧Ｖ１が加わり、当該ワードライン（ＷＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２である構成である。
【００４４】
また、本発明に係るさらに別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の一方の端部に電圧Ｖ１が加わり、当該ビットライン（ＢＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのワードライン（ＷＬ）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２である構成である。
【００４５】
さらに、本発明に係る第３のＭＲＡＭの損失の少ない書き込みを行なう装置は、第１のＭＲＡＭの損失の少ない書き込みを行なう装置において、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電位に置かれている構成である。
【００４６】
さらに、本発明に係る第４のＭＲＡＭの損失の少ない書き込みを行なう装置は、第３のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の電位分布をシミュレートする基準ワードライン（ＲｅｆＷＬ）を備えている構成である。
【００４７】
さらに、本発明に係る第５のＭＲＡＭの損失の少ない書き込みを行なう装置は、第３又は第４のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当している構成である。
【００４８】
さらに、本発明に係る第６のＭＲＡＭの損失の少ない書き込みを行なう装置は、第２のＭＲＡＭの損失の少ない書き込みを行なう装置において、ワードライン（ＷＬ）が、個々のワードライン（ＷＬ）に対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点と同じ電位に置かれている構成である。
【００４９】
さらに、本発明に係る第７のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の電位分布をシミュレートする基準ビットライン（ＲｅｆＢＬ）を備えている構成である。
【００５０】
さらに、本発明に係る第８のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６又は第７のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点における電圧の平均値に相当している構成である。
【００５１】
それゆえ、上記各発明によるＭＲＡＭの損失の少ない書き込みを行なう装置において、書き込みの際に生じるセル電圧及び個々のメモリセルを通って流れる寄生電流は、個々のビットライン又はワードラインに加わる電圧の適当な調節又は調整によって小さくされ、又はそれどころか除去される。この結果、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用せずに、少ない損失でＭＲＡＭに書き込みを行なうことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置の第１の実施例を説明するための概略回路図である。
【図２】図１の実施例におけるワードラインに沿った電圧経過の図である。
【図３】本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置の第２の実施例を説明するための概略回路図である。
【図４】ＭＲＡＭにおけるビットラインとワードラインとの交差位置における従来のメモリセルの構成を示す図である。
【図５】寄生電流の発生を説明するための概略回路図である。
【符号の説明】
１ 硬磁性層
２ トンネル障壁層
３ 軟磁性層
Ｚ メモリセル
ＩWL 電流
ＩBL 電流
ＷＬ ワードライン
ＲｒｅｆＷＬ基準ワードライン
ＢＬ ビットライン
ＲｅｆＢＬ基準ビットライン
ＢWL 磁界
ＢBL 磁界
ＢxWL 磁界
ＢyBL 磁界
Ｉpar0、Ｉpar1、ＩPar2、・・・寄生電流
ＲL 抵抗
ＵL 電圧降下
Ｕ0 、Ｕ1 、Ｕ2 、・・・電圧降下（セル電圧）
ＵZ0、ＵZ1、ＵZ2、・・・電圧差
ＢＬ０、ＢＬ１、ＢＬ２、・・・ビットライン
Ｚ０、Ｚ１、Ｚ２、Ｚ３、・・・セル（メモリセル）
Ｖ１、Ｖ２電圧
ＶZO、ＶZ2、ＶZ4、電圧降下（セル電圧）
Ｒ、Ｒ０、Ｒ１、Ｒ２、・・・調整器
ＵREF0、ＵREF1、ＵREF2、・・・基準電圧
ＵBL0、ＵBL1、ＵBL2、・・・ビットライン電圧
ＵWL0、ＵWL1、ＵWL2、・・・ワードライン電圧
ＵIN 電圧
ＵOUT 出力電圧
【発明の属する技術分野】
本発明は、多数のメモリセルを有し、これらのメモリセルが、それぞれワードラインとビットラインとの間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワード又はビットラインにおいて電圧降下が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置に関する。
【０００２】
【従来の技術】
図４は、ｙ方向に延びたワードラインＷＬ及びこれに間隔を置いて垂直に交差しかつｘ方向に延びたビットラインＢＬを有するＭＲＡＭセルを概略的に示している。ワードラインＷＬとビットラインＢＬとの間にメモリセルＺがあり、このメモリセルは、通常のように硬磁性層１、トンネル障壁層２及び軟磁性層３からなり、これらは、層積み重ね体にしてワードラインＷＬとビットラインＢＬとの間に配置されている。
【０００３】
このようなＭＲＡＭセルに所望のデータを記憶するために、ワードラインＷＬに電流ＩWLが、かつビットラインＢＬに電流ＩBLが印加される。これらの電流ＩWL及びＩBLは、それぞれ磁界ＢWL又はＢBLを発生する。なお、磁界ＢWL及びＢBLはベクトルであって、図４ではＢWL及びＢBLのそれぞれの上部にベクトルであることを示す矢印を付加してある。ビットラインＢＬとワードラインＷＬの交差位置において、したがってメモリセルＺにおいて、このようにしてワードラインＷＬを通って流れる電流ＩWLに基づいてｘ方向に延びた磁界ＢxWLが、かつビットラインＢＬを通って流れる電流ＩBLに基づいてｙ方向に延びた磁界ＢyBLが存在する。磁界ＢxWL及びＢyBLも、それぞれｘ方向、ｙ方向のベクトルであるので、図４ではＢxWL及びＢyBLのそれぞれの上部にベクトルであることを示す矢印を付加してある。両方の磁界ＢxWL及びＢyBLの合計から形成される総合磁界Ｂは、メモリセルＺの軟磁性層３を所定の方向に整列し、この方向は、硬磁性層１の磁界に対して平行又は逆平行（反平行）となることができる。総合磁界Ｂもベクトルであるので、図４ではＢの上部にベクトルであることを示す矢印を付加してある。メモリセルＺの抵抗値は、両磁性層１・３の磁化が平行であるか逆平行であるかによって、高くあるいは低くなる。すなわちメモリセルＺは、それぞれ１つの低い又は高い抵抗値が対応する両方の層１及び３の平行又は逆平行の磁化に依存して、論理“１"又は“０"を記憶する。
【０００４】
【発明が解決しようとする課題】
図５は、ＭＲＡＭ書き込み装置の概略回路図である。この図に示すように、書き込み過程の際に、ワードライン電流ＩWLはワードラインＷＬを通って流れる。しかしワードラインＷＬは、個々のビットラインＢＬ０、ＢＬ１、・・・の間のそのそれぞれの部分片において抵抗ＲLを有するので、ワードラインＷＬに沿ったこのライン抵抗のため、それぞれの部分片において電圧降下ＵLが生じる。この電圧降下ＵLは、個々のメモリセルＺにわたって電圧差ＵZ0、ＵZ1、ＵZ2、・・・を引起こし、この電圧降下は、図５に概略的に示すように、メモリセルＺを通る寄生電流Ｉpar0、Ｉpar1、Ｉpar2、・・・を流す。
【０００５】
これらの寄生電流Ｉpar0、Ｉpar1、・・・によって、ワードラインＷＬに流れる電流ＩWLは、ワードラインＷＬに沿って弱められるので、ワードラインＷＬにおける電流ＩWLの所定の電流強さ（電流の大きさ）を前提とする確実な書き込みは、もはや保証することができない。換言すれば、寄生電流Ｉpar0、Ｉpar1、・・・のために、ワードラインＷＬ内に流れる電流ＩWLの強さを増加しなければならない。
【０００６】
しかしワードラインＷＬ内におけるあまりに大きな電流ＩWLは、このワードラインＷＬに沿ったすべてのメモリセルが、それぞれのビットラインＢＬ０、ＢＬ１、・・・の共同作用なしに書き込まれることに通じることがあるので、ワードラインＷＬ内に流れる電流ＩWLのこのような増加は、制限されている。換言すれば、ワードラインＷＬの電流ＩWLを過大にすると、メモリセルの選択はもはや不可能となる。
【０００７】
この事実において寄生電流Ｉpar0、Ｉpar1、・・・をできるだけ小さく維持するために、メモリセルのできるだけ大きな抵抗を配慮するか、又はワードラインＷＬの長さを短くすることを考えることができる。しかし両方の処置は、かなりの欠点に結び付いている。すなわち、メモリセルの大きな抵抗は、これによる読み出し電流を減少させ、これによって確実な読み出しを困難にする。一方、短いワードラインＷＬは、ＭＲＡＭ又はメモリチップの効率を低下させ、かつこれによって製造コストを高価にする。相応した考えは、ビットラインに対しても行なわれることがある。すなわち、ビットラインに関しても同様に考えることが可能である。
【０００８】
それ故に本発明の課題は、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用しない、ＭＲＡＭの損失の少ない書き込みを行なう装置を提供することにある。
【０００９】
【課題を解決するための手段】
この課題を解決するために、本発明は、特許請求の範囲に記載した独立請求項の特徴を有する装置を考慮している。本発明の有利な変形は、特許請求の範囲における従属請求項から明らかである。
【００１０】
すなわち、本発明に係る第１のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）と個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に加わる電圧が調節されていることを特徴としている。
【００１１】
また、本発明に係る第２のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）と個々のワードライン（ＷＬ）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ワードライン（ＷＬ）に加わる電圧が調節されていることを特徴としている。
【００１２】
したがって初めに述べたような装置において、選ばれたワードライン又は選ばれたビットラインと個々のビットライン又はワードラインとの間のメモリセルにわたるセル電圧が最小であるように、ビットライン又はワードラインに加わる電圧が調節されている。
【００１３】
また、本発明に係る別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の一方の端部に電圧Ｖ１が加わり、当該ワードライン（ＷＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２であってもよい。
【００１４】
また、本発明に係るさらに別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の一方の端部に電圧Ｖ１が加わり、当該ビットライン（ＢＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのワードライン（ＷＬ）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２であってもよい。
【００１５】
さらに、本発明に係る第３のＭＲＡＭの損失の少ない書き込みを行なう装置は、上記第１のＭＲＡＭの損失の少ない書き込みを行なう装置において、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電位に置かれて（ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するそのそれぞれの部分におけるワードライン（ＷＬ）と同じ電位に置かれて）いてもよい。
【００１６】
さらに、本発明に係る第４のＭＲＡＭの損失の少ない書き込みを行なう装置は、上記第３のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の電位分布をシミュレートする基準ワードライン（ＲｅｆＷＬ）を備えていてもよい。
【００１７】
さらに、本発明に係る第５のＭＲＡＭの損失の少ない書き込みを行なう装置は、第３又は第４のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点（このグループに対応するワードライン（ＷＬ）の部分）における電圧の平均値に相当していてもよい。
【００１８】
さらに、本発明に係る第６のＭＲＡＭの損失の少ない書き込みを行なう装置は、第２のＭＲＡＭの損失の少ない書き込みを行なう装置において、ワードライン（ＷＬ）が、個々のワードライン（ＷＬ）に対応するメモリセルと選ばれたビットライン（ＢＬ）と同じ電位に置かれて（ワードライン（ＷＬ）が、個々のワードライン（ＷＬ）に対応するそのそれぞれの部分におけるビットライン（ＢＬ）と同じ電位に置かれて）いてもよい。
【００１９】
さらに、本発明に係る第７のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の電位分布をシミュレートする基準ビットライン（ＲｅｆＢＬ）を備えていてもよい。
【００２０】
さらに、本発明に係る第８のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６又は第７のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点（このグループに対応するワードライン（ＷＬ）の部分）における電圧の平均値に相当していてもよい。
【００２１】
したがって上記第１〜第８のそれぞれに係る発明によるＭＲＡＭの損失の少ない書き込みを行なう装置において、書き込みの際に生じるセル電圧及び個々のメモリセルを通って流れる寄生電流は、個々のビットライン又はワードラインに加わる電圧の適当な調節又は調整によって小さくされ、又はそれどころか除去される。この結果、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用せずに、少ない損失でＭＲＡＭに書き込みを行なうことができる。
【００２２】
このことを達成するために、以下において選ばれたワードラインによって説明するように、基本的に２つの変形（ａ）・（ｂ）が存在する。この選ばれたワードラインに対して説明する状態は、意味的に同じに選ばれたビットラインについても有効である。選ばれたビットラインと選ばれたワードラインとの組合せも可能である。すなわち、すべてのビットラインは選ばれたワードラインの電圧に調整されているが、一方同時にすべてのワードラインは選ばれたビットラインの電圧に調整される。
【００２３】
（ａ）ワードラインに沿った電圧降下が量Ｖ１−Ｖ２を有し、その際、Ｖ１がワードラインの一方の端部における電圧を、かつＶ２が他方の端部における電圧を意味するとき、すべてのビットラインは、電圧（Ｖ１＋Ｖ２）／２に調節される。この時、±（Ｖ１−Ｖ２）／２の最大セル電圧が存在する。すなわちメモリセルを介してワードラインの一方の半分に流入する寄生電流は、ワードラインの他方の半分において再び流出する。換言すれば、この変形において、ビットラインは、すべて適当な等電位に置かれ、この等電位は、ちょうどＶ１とＶ２との間の中央にある。
【００２４】
（ｂ）２つ目の変形では、変形（ａ）と相違して、個々のビットラインの電圧は、等電位に調節されるのではなく、個別的にワードラインに沿った電圧降下に整合されるので、個々のメモリセルにわたる電圧は、ほぼゼロであり、かつ実質的に寄生電流は流れない。基準電圧を得るために選ばれたワードラインに沿ったそれぞれ個々のメモリセルにおけるワードライン電圧の測定は、多くのチップ面積を必要とするので、基準ワードラインを導入することは目的に合っており、この基準ワードラインは、選ばれたワードライン（ワードラインの電位分布）をシミュレートし、かつこの基準ワードラインから基準電圧が取出され、この基準電圧は、電圧フォロワによってそれぞれのビットラインに加えられる。チップ面積をそれ以上節約するために、場合によっては複数のビットラインを１つのグループにまとめることもでき、かつ等電位に置くことができ、この等電位は、このグループに対応するメモリセルと選ばれたワードラインとの接続点（ビットラインのこのグループにそれぞれ対応するワードラインの部分）における電圧の平均値に相当する。
【００２５】
【発明の実施の形態】
次に本発明を図面により詳細に説明する。
【００２６】
図４及び５は、すでに初めに説明した。
【００２７】
各図において互いに共通する構成部分には、それぞれ同じ参照符号を付している。
【００２８】
図１は、本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置（ＭＲＡＭ書き込み装置）の第１の実施例を示している。第１の実施例は、前記変形（ａ）に対応している。この実施例において、ワードラインＷＬの一方の端部は電位Ｖ１にあるが、一方このワードラインＷＬの他方の端部は電位Ｖ２を加えられているものと仮定する。それによりワードラインＷＬに電圧降下Ｖ１−Ｖ２が生じる。
【００２９】
同様に電圧Ｖ１及びＶ２が供給されている調整器Ｒによって、電圧（Ｖ１＋Ｖ２）／２＝ＶBLが発生し、この電圧は、図１に示されていない個々のスイッチを介して、ビットラインＢＬ０、ＢＬ１、・・・に供給することができる。
【００３０】
図２は、ワードラインＷＬに沿った電圧ＶWLの経過及び個々のビットラインＢＬにわたる電圧ＶBLの経過を示している。この図２から明らかなように、図１の実施例において、ビットラインＢＬ０とワードラインＷＬとの交差点におけるメモリセルにわたって、電圧降下（Ｖ１−Ｖ２）／２＝ＶZ0が生じ、かつビットラインＢＬ４とワードラインＷＬの交差点におけるメモリセルにわたって、電圧降下−（Ｖ１−Ｖ２）／２＝ＶZ4が生じる。
【００３１】
一方、ワードラインＷＬとビットラインＢＬ２との交差点におけるメモリセルにおいて、したがって電圧曲線ＶBLと電圧曲線ＶWLの交差点において、セル電圧ＶZ2＝０が存在する。
【００３２】
図１及び２のこの実施例においてこのようにして寄生電流が流れ、この電流は、ワードラインの一方の半分においてセルＺ０及びＺ１を介して流出し、セルＺ３及びＺ４を介して再び流入する。すなわちセルＺ０を通る寄生電流Ｉpar0は、セルＺ４を介した電流−Ｉpar0として再び流入し、その際、セルＺ１とＺ３に対して相応する状態が存在し、かつ寄生セルＺ２を通る寄生電流Ｉpar2は値０を有する。
【００３３】
図３は、本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置（ＭＲＡＭ書き込み装置）の第２の実施例を示している。第２の実施例は、前記変形（ｂ）に対応している。この実施例においてビットライン電圧ＵBL0、ＵBL1、・・・は、図１及び２の実施例とは相違して等電位には調節されず、個別的に電流ＩWLが流れるワードラインＷＬにおける電圧降下に整合される。それにより、個々のメモリセルＺ０、Ｚ１、・・・にわたる電圧降下（セル電圧）Ｕ0、Ｕ1、・・・及び寄生電流Ｉpar0、Ｉpar1、・・・は、それぞれほぼゼロであることが達成される。すなわち、メモリセルＺ０、Ｚ１、・・・にわたるセル電圧は最小である。
【００３４】
このことを達成するために、基準ワードラインＲｅｆＷＬが導入され、この基準ワードラインＲｅｆＷＬは、選ばれたワードラインＷＬをシミュレートし、かつこの基準ワードラインＲｅｆＷＬにおいて、個々の基準セルにおける個々の基準電圧ＵREF0、ＵREF1、・・・が測定される。基準ワードラインＲｅｆＷＬには電流ＩWLと同じ値の電流が流れ、基準ワードラインＲｅｆＷＬにおける電位分布はワードラインＷＬにおける電位分布と同一であり、基準電圧ＵREF0、ＵREF1、・・・はそれぞれ、セルＺ０、Ｚ１、…のワードラインＷＬとの接続点の電圧に等しい。このように基準ワードラインＲｅｆＷＬはワードラインＷＬの電位分布をシミュレートする。これらの基準電圧ＵREF0、ＵREF1、・・・は、それぞれの調整器（電圧フォロワ回路）Ｒ０、Ｒ１、Ｒ２、・・・に電圧ＵINとして入力され、かつこれらの調整器の出力電圧ＵOUTとしてビットラインＢＬ０、ＢＬ１、・・・に供給されるので、一般に、ＵBL0＝ＵREF0、ＵBL1＝ＵREF1、・・・が成立つ。したがって、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電位に置かれている。それにより寄生電流は、実質的に排除されるので、Ｉpar0＝０、Ｉpar1＝０、以下同様となる。
【００３５】
場合によっては、複数のビットライン、例えばビットラインＢＬ０とＢＬ１とを１つのグループにまとめ、かつワードラインＷＬの対応する部分における電圧の平均値に相当する等電位に置くことが可能である。すなわち、複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当するようにすることが可能である。
【００３６】
すでに何度も述べたように、本発明は、選ばれたビットラインにも適用することができる。この時、図３の実施例において、かっこに入れて示すように、ワードラインＷＬ０、ＷＬ１、・・・ＷＬ４、ビットラインＢＬ及び基準ビットラインＲｅｆＢＬが存在する。ビットラインＢＬ及び基準ビットラインＲｅｆＢＬに、それぞれ電流ＩBLが流れ、かつワードライン電圧に対して、ＵWL0＝ＵREF0、ＵWL1＝ＵREF1、・・・ＵWL4＝ＵREF4が成立つ。
【００３７】
なお、上述したように複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当する構成に対応するものとして、複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するワードライン（ＷＬ）の部分における電圧の平均値に相当する構成としてもよい。
【００３８】
したがって上述した各実施例によるＭＲＡＭの損失の少ない書き込みを行なう装置において、書き込みの際に生じるセル電圧及び個々のメモリセルを通って流れる寄生電流は、個々のビットライン又はワードラインに加わる電圧の適当な調節又は調整によって小さくされ、又はそれどころか除去される。第１の実施例では、流出する寄生電流と流入する寄生電流とが互いを相殺して寄生電流全体として小さくされたり、除去されたりする。
【００３９】
この結果、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用せずに、少ない損失でＭＲＡＭに書き込みを行なうことができる。
【００４０】
【発明の効果】
本発明に係る第１のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）と個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に加わる電圧が調節されている構成である。
【００４１】
また、本発明に係る第２のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）と個々のワードライン（ＷＬ）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたるセル電圧が最小であるように、ワードライン（ＷＬ）に加わる電圧が調節されている構成である。
【００４２】
したがって初めに述べたような装置において、選ばれたワードライン又は選ばれたビットラインと個々のビットライン又はワードラインとの間のメモリセルにわたるセル電圧が最小であるように、ビットライン又はワードラインに加わる電圧が調節されている。
【００４３】
また、本発明に係る別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の一方の端部に電圧Ｖ１が加わり、当該ワードライン（ＷＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２である構成である。
【００４４】
また、本発明に係るさらに別のＭＲＡＭの損失の少ない書き込みを行なう装置は、多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の一方の端部に電圧Ｖ１が加わり、当該ビットライン（ＢＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのワードライン（ＷＬ）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２である構成である。
【００４５】
さらに、本発明に係る第３のＭＲＡＭの損失の少ない書き込みを行なう装置は、第１のＭＲＡＭの損失の少ない書き込みを行なう装置において、ビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電位に置かれている構成である。
【００４６】
さらに、本発明に係る第４のＭＲＡＭの損失の少ない書き込みを行なう装置は、第３のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたワードライン（ＷＬ）の電位分布をシミュレートする基準ワードライン（ＲｅｆＷＬ）を備えている構成である。
【００４７】
さらに、本発明に係る第５のＭＲＡＭの損失の少ない書き込みを行なう装置は、第３又は第４のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当している構成である。
【００４８】
さらに、本発明に係る第６のＭＲＡＭの損失の少ない書き込みを行なう装置は、第２のＭＲＡＭの損失の少ない書き込みを行なう装置において、ワードライン（ＷＬ）が、個々のワードライン（ＷＬ）に対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点と同じ電位に置かれている構成である。
【００４９】
さらに、本発明に係る第７のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６のＭＲＡＭの損失の少ない書き込みを行なう装置において、選ばれたビットライン（ＢＬ）の電位分布をシミュレートする基準ビットライン（ＲｅｆＢＬ）を備えている構成である。
【００５０】
さらに、本発明に係る第８のＭＲＡＭの損失の少ない書き込みを行なう装置は、第６又は第７のＭＲＡＭの損失の少ない書き込みを行なう装置において、複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点における電圧の平均値に相当している構成である。
【００５１】
それゆえ、上記各発明によるＭＲＡＭの損失の少ない書き込みを行なう装置において、書き込みの際に生じるセル電圧及び個々のメモリセルを通って流れる寄生電流は、個々のビットライン又はワードラインに加わる電圧の適当な調節又は調整によって小さくされ、又はそれどころか除去される。この結果、メモリセルの大きな抵抗も短いワードライン及び／又はビットラインも利用せずに、少ない損失でＭＲＡＭに書き込みを行なうことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置の第１の実施例を説明するための概略回路図である。
【図２】図１の実施例におけるワードラインに沿った電圧経過の図である。
【図３】本発明によるＭＲＡＭの損失の少ない書き込みを行なう装置の第２の実施例を説明するための概略回路図である。
【図４】ＭＲＡＭにおけるビットラインとワードラインとの交差位置における従来のメモリセルの構成を示す図である。
【図５】寄生電流の発生を説明するための概略回路図である。
【符号の説明】
１ 硬磁性層
２ トンネル障壁層
３ 軟磁性層
Ｚ メモリセル
ＩWL 電流
ＩBL 電流
ＷＬ ワードライン
ＲｒｅｆＷＬ基準ワードライン
ＢＬ ビットライン
ＲｅｆＢＬ基準ビットライン
ＢWL 磁界
ＢBL 磁界
ＢxWL 磁界
ＢyBL 磁界
Ｉpar0、Ｉpar1、ＩPar2、・・・寄生電流
ＲL 抵抗
ＵL 電圧降下
Ｕ0 、Ｕ1 、Ｕ2 、・・・電圧降下（セル電圧）
ＵZ0、ＵZ1、ＵZ2、・・・電圧差
ＢＬ０、ＢＬ１、ＢＬ２、・・・ビットライン
Ｚ０、Ｚ１、Ｚ２、Ｚ３、・・・セル（メモリセル）
Ｖ１、Ｖ２電圧
ＶZO、ＶZ2、ＶZ4、電圧降下（セル電圧）
Ｒ、Ｒ０、Ｒ１、Ｒ２、・・・調整器
ＵREF0、ＵREF1、ＵREF2、・・・基準電圧
ＵBL0、ＵBL1、ＵBL2、・・・ビットライン電圧
ＵWL0、ＵWL1、ＵWL2、・・・ワードライン電圧
ＵIN 電圧
ＵOUT 出力電圧
Claims (6)
- 多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、
個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に加わる各電圧（Ｕ ＢＬＯ , Ｕ ＢＬ１ ，・・・）が、選ばれたワードライン（ＷＬ）の電位分布をシミュレートする基準ワードライン（ＲｅｆＷＬ）を用いて、個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）に対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点と同じ電圧（Ｕ ＷＬＯ ，Ｕ ＢＬ１ ，・・・）に調節され、選ばれたワードライン（ＷＬ）と個々のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたる各セル電圧が最小であることを特徴とする、ＭＲＡＭの損失の少ない書き込みを行なう装置。 - 多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたワードライン（ＷＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、
選ばれたワードライン（ＷＬ）の一方の端部に電圧Ｖ１が加わり、当該ワードライン（ＷＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２であることを特徴とする、ＭＲＡＭの損失の少ない書き込みを行なう装置。 - 複数のビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたワードライン（ＷＬ）との接続点における電圧の平均値に相当することを特徴とする、請求項１に記載のＭＲＡＭの損失の少ない書き込みを行なう装置。
- 多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、
個々のワードライン（ＷＬ）に加わる各電圧が、選ばれたビットライン（ＢＬ）の電位分布をシミュレートする基準ビットライン（ＲｅｆＢＬ）を用いて、個々のワードライン（ＷＬ）に対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点と同じ電圧に調節され、選ばれたビットライン（ＢＬ）と個々のワードライン（ＷＬ）との間のメモリセル（Ｚ０，Ｚ１，・・・）にわたる各セル電圧が最小であることを特徴とする、ＭＲＡＭの損失の少ない書き込みを行なう装置。 - 多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられており、その際、所定のメモリセルへの書き込み過程の際に、このメモリセルに接続された選ばれたビットライン（ＢＬ）において電圧降下（Ｖ１−Ｖ２）が生じる、ＭＲＡＭの損失の少ない書き込みを行なう装置において、
選ばれたビットライン（ＢＬ）の一方の端部に電圧Ｖ１が加わり、当該ビットライン（ ＢＬ）の他方の端部に電圧Ｖ２＜Ｖ１が加わるとき、すべてのワードライン（ＷＬ）が電圧（Ｖ１＋Ｖ２）／２に調節されていることにより、セル電圧が最大で±（Ｖ１−Ｖ２）／２であることを特徴とする、ＭＲＡＭの損失の少ない書き込みを行なう装置。 - 複数のワードライン（ＷＬ）が１つのグループにまとめられており、かつ等電位に置かれており、この等電位が、このグループに対応するメモリセルと選ばれたビットライン（ＢＬ）との接続点における電圧の平均値に相当することを特徴とする、請求項４に記載のＭＲＡＭの損失の少ない書き込みを行なう装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10037976A DE10037976C2 (de) | 2000-08-03 | 2000-08-03 | Anordnung zum verlustarmen Schreiben eines MRAMs |
| DE10037976.1 | 2000-08-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002124080A JP2002124080A (ja) | 2002-04-26 |
| JP3739679B2 true JP3739679B2 (ja) | 2006-01-25 |
Family
ID=7651268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001235533A Expired - Fee Related JP3739679B2 (ja) | 2000-08-03 | 2001-08-02 | Ｍｒａｍの損失の少ない書き込みを行なう装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6639829B2 (ja) |
| EP (1) | EP1178490A1 (ja) |
| JP (1) | JP3739679B2 (ja) |
| KR (1) | KR100443543B1 (ja) |
| CN (1) | CN1146914C (ja) |
| DE (1) | DE10037976C2 (ja) |
| TW (1) | TWI235370B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1339065A3 (en) * | 2002-02-22 | 2005-06-15 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US6930915B2 (en) * | 2003-06-19 | 2005-08-16 | Infineon Technologies Ag | Cross-point MRAM array with reduced voltage drop across MTJ's |
| US7290118B2 (en) * | 2004-01-08 | 2007-10-30 | Hewlett-Packard Development Company, L.P. | Address control system for a memory storage device |
| CN100429721C (zh) * | 2004-04-01 | 2008-10-29 | 中国科学院物理研究所 | 一种基于垂直电流写入的磁随机存取存储器及其控制方法 |
| US7436645B2 (en) * | 2004-10-07 | 2008-10-14 | Applied Materials, Inc. | Method and apparatus for controlling temperature of a substrate |
| US20080080226A1 (en) * | 2006-09-25 | 2008-04-03 | Thomas Mikolajick | Memory system and method of operating the memory system |
| US7577031B2 (en) * | 2007-03-29 | 2009-08-18 | Sandisk Corporation | Non-volatile memory with compensation for variations along a word line |
| US7508713B2 (en) | 2007-03-29 | 2009-03-24 | Sandisk Corporation | Method of compensating variations along a word line in a non-volatile memory |
| CN101675481A (zh) * | 2007-03-29 | 2010-03-17 | 桑迪士克公司 | 非易失性存储器和补偿沿字线的压降的方法 |
| US20080310210A1 (en) * | 2007-06-13 | 2008-12-18 | Dietmar Gogl | Semiconductor memory device and method of operation |
| CN102000196B (zh) * | 2010-11-23 | 2012-01-18 | 王清令 | 一种治疗肛瘘的中药组合物 |
| US9183912B2 (en) | 2012-05-17 | 2015-11-10 | Everspin Technologies, Inc. | Circuit and method for controlling MRAM cell bias voltages |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150189A (en) * | 1979-05-10 | 1980-11-21 | Nec Corp | Memory circuit |
| TW411471B (en) * | 1997-09-17 | 2000-11-11 | Siemens Ag | Memory-cell device |
| US6130835A (en) * | 1997-12-02 | 2000-10-10 | International Business Machines Corporation | Voltage biasing for magnetic RAM with magnetic tunnel memory cells |
| JP3773031B2 (ja) * | 1999-01-13 | 2006-05-10 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Ｍｒａｍ用の読出／書込構造 |
| DE10032273C2 (de) * | 2000-07-03 | 2002-07-18 | Infineon Technologies Ag | Verfahren und Anordnung zur Kompensation von parasitären Stromverlusten |
| US6490217B1 (en) * | 2001-05-23 | 2002-12-03 | International Business Machines Corporation | Select line architecture for magnetic random access memories |
-
2000
- 2000-08-03 DE DE10037976A patent/DE10037976C2/de not_active Expired - Fee Related
-
2001
- 2001-07-16 EP EP01117216A patent/EP1178490A1/de not_active Withdrawn
- 2001-08-02 CN CNB011247630A patent/CN1146914C/zh not_active Expired - Fee Related
- 2001-08-02 TW TW090118872A patent/TWI235370B/zh not_active IP Right Cessation
- 2001-08-02 JP JP2001235533A patent/JP3739679B2/ja not_active Expired - Fee Related
- 2001-08-03 KR KR10-2001-0046925A patent/KR100443543B1/ko not_active IP Right Cessation
- 2001-08-03 US US09/922,471 patent/US6639829B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP1178490A1 (de) | 2002-02-06 |
| DE10037976A1 (de) | 2002-02-21 |
| DE10037976C2 (de) | 2003-01-30 |
| KR100443543B1 (ko) | 2004-08-09 |
| CN1146914C (zh) | 2004-04-21 |
| CN1338756A (zh) | 2002-03-06 |
| TWI235370B (en) | 2005-07-01 |
| KR20020011921A (ko) | 2002-02-09 |
| US20020021543A1 (en) | 2002-02-21 |
| JP2002124080A (ja) | 2002-04-26 |
| US6639829B2 (en) | 2003-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6839269B2 (en) | Magnetic random access memory | |
| US7411815B2 (en) | Memory write circuit | |
| US6477077B2 (en) | Non-volatile memory device | |
| JP2006140468A (ja) | マグネチックｒａｍ | |
| JP5091969B2 (ja) | 半導体記憶装置 | |
| US20040022097A1 (en) | Magnetic random access memory device capable of providing a constant current to a reference cell | |
| JP3739679B2 (ja) | Ｍｒａｍの損失の少ない書き込みを行なう装置 | |
| US6999340B2 (en) | Semiconductor memory device including reference memory cell and control method | |
| KR20120069380A (ko) | 자기 메모리 장치 및 이를 위한 레퍼런스 셀의 프로그램 방법 및 검증 방법 | |
| JP2007115956A (ja) | 半導体記憶装置 | |
| US6853599B2 (en) | Magnetic memory device implementing read operation tolerant to bitline clamp voltage (VREF) | |
| US20080094874A1 (en) | Multiple-read resistance-variable memory cell structure and method of sensing a resistance thereof | |
| US7280388B2 (en) | MRAM with a write driver and method therefor | |
| WO2007142138A1 (ja) | ２t２mtjセルを用いたmram | |
| JP3866621B2 (ja) | 磁気ランダムアクセスメモリ | |
| US6836429B2 (en) | MRAM having two write conductors | |
| JP2021047950A (ja) | 記憶装置 | |
| JP3809445B2 (ja) | 磁気抵抗ランダムアクセスメモリおよびその駆動方法 | |
| JP2019160365A (ja) | 磁気メモリ装置及び磁気メモリ装置の書き込み方法 | |
| CN1503976B (zh) | 操作mram半导体存储器排列的方法 | |
| KR100802262B1 (ko) | 자기저항램과 그의 셀 및 셀 어레이 | |
| KR20020005513A (ko) | 자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적메모리 | |
| KR100429199B1 (ko) | 자기 저항 메모리 장치 | |
| JP2012069222A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050602 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051102 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091111 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |