KR20020005513A - 자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적메모리 - Google Patents

자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적메모리 Download PDF

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Abstract

본 발명은 각각 공통 전기 라인(WLk)에 연결되는, 자기저항 메모리 효과를 갖는 메모리 셀(MC1 내지 MC3)을 포함하는 집적 메모리에 관한 것이다. 상기 라인(WLk)은 제 1 도체 트랙(LB1)과 제 2 도체 트랙(LB2), 및 제 1 단자(A1)와 제 2 단자(A2)를 포함하고, 상기 단자들(A1, A2) 사이에서 상기 메모리 셀(MC1 내지 MC3)에 연결된다. 상기 메모리 셀(MC1 내지 MC3) 중 하나로 정보를 기록하기 위해, 제 1 도체 트랙(LB1)이 제 1 단자(A1)에서 제 1 전류원(Q1)에, 제 2 도체 트랙(LB2)이 제 2 단자(A2)에서 제 2 전류원(Q2)에 연결된다. 그로 인해 저장될 데이터의 관점에서 메모리 셀의 비교적 높은 신뢰도가 달성될 수 있다.

Description

자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적 메모리{INTEGRATED MEMORY WITH MEMORY CELLS WITH MAGNETORESISTIVE MEMORY EFFECT}
본 발명은 자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적 메모리에 관한 것이다.
자기저항 메모리 효과를 갖는 메모리 셀들은 데이터 신호를 저장하기 위해 일반적으로 상태가 변동될 수 있는 강자성 층을 갖는다. 상기 메모리 효과는 일반적으로 소위 GMR(giant magnetoresistive)-효과 또는 TMR(tunneling magnetoresistive)-효과로 공지되어있다. 상기 메모리 셀의 전기 저항은 강자성 층내에서의 자화에 따라 좌우된다.
소위 MRAM-메모리로도 표기되는, 상기 방식의 메모리 셀들을 갖는 집적 메모리는 종종 예컨대 DRAM 타입의 집적 메모리와 유사하게 설계된다. 상기 방식의 메모리는 일반적으로 서로 평행하게 연장되는 행 라인 및 열라인을 갖는 메모리 셀 장치를 포함하며, 이 때 상기 행 라인은 대체로 열 라인에 대해 횡으로 연장된다.
상기 방식의 MRAM-메모리는 WO99/14760에 공지되어있다. 거기에서는 메모리 셀이 각각 행 라인들을 따라 각각의 행 라인과 열 라인들 사이에 접속되며, 각각의 열 라인 및 행 라인에 전기적으로 연결된다. 이 때 자기저항 메모리 효과를 갖는 메모리 셀들은 행 라인들 및 열 라인들보다 고 임피던스이다. 열 라인들은 메모리 셀들 중 하나의 데이터 신호의 판독을 위해 판독 증폭기에 연결된다. 판독을 위해서는 열 라인상에서 검출될 수 있는 전류가 측정된다.
상기와 같은 MRAM-메모리에는 DRAM-메모리와는 달리, 데이터 신호의 판독을 위해 어드레싱에 따라 메모리 셀을 각각의 열 라인에 연결시키는 다이오드 또는 트랜지스터가 존재하지 않는다. 그로 인해 메모리 셀의 기하학적 배치에서 특별한 장점을 얻을 수 있다. 특히 메모리 셀의 스택 구조로 인해 메모리 셀 배치시 공간 절약이 달성될 수 있다. 물론 선택된 행 라인 또는 열 라인에 연결된 메모리 셀을통해 확실한 누설 전류가 발생하나 판독되거나 기록되지는 않는다.
메모리 셀 중 하나에 정보를 기록하기 위해서 일반적으로 관련 메모리 셀에 대한 자계가 형성되며, 상기 자계는 메모리 셀의 자성 층을 적절한 상태로 변위시킨다. 상기 자계는 각각의 전류에 의해(또는 그의 자계들의 중첩에 의해) 형성되며, 상기 전류는 각각의 공급 지점에서 연결된 행 라인 및 열 라인 내로 공급된다. 관련 행 라인 및 열 라인에 연결되고, 전체 메모리 셀의 개수에 합산되는 메모리 셀을 통한 누설 전류로 인해, 공급 지점에서의 전류는 모든 메모리 셀에 대해 메모리 셀 중 하나의 기록에 필요한 전류가 공통 행 라인 또는 열 라인을 따라 공급되도록, 정확한 허용 오차 범위내에서 설정된다. 따라서 특히 구동 전류원 또는 전류 드라이버가 적절한 크기로 설계되어야 한다. 또한 메모리 셀에는 공급 지점에 대한 그의 상대적 위치에 따라 상이한 세기의 전류 또는 자계가 기록된다. 예컨대 노후화로 인해 하나 이상의 메모리 셀의 누설 전류가 증가되고 상기 누설 전류의 허용 오차 범위가 비교적 좁게 설정되는 경우, 저장될 데이터의 관점에서 메모리의 신뢰도가 전체적으로 저하될 수 있다.
본 발명의 목적은 저장될 데이터의 관점에서 비교적 높은 신뢰도가 실현될 수 있는, 자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적 메모리를 제공하는 것이다.
도 1은 집적 MRAM 메모리의 실시예.
도 2는 본 발명에 따른 집적 메모리의 실시예.
도 3은 도 2에 따른 메모리의 전류 특성.
도 4는 개별 전류원에 연결되는 메모리의 실시예.
도 5는 도 4에 따른 메모리의 전류 특성.
* 도면의 주요 부호 설명*
A1, A2 : 단자 BL :비트라인
LB : 도체 트랙 MC : 메모리 셀
Q1, Q2 : 전류원 WL : 비트라인
x : 결합 노드
상기 목적은 각각 공통 전기 라인에 연결되는, 자기저항 메모리 효과를 갖는메모리 셀로 구성된 집적 메모리를 통해 달성되며, 상기 집적 메모리에서 상기 라인은 제 1 도체 트랙과 제 2 도체 트랙, 및 제 1 단자와 제 2 단자를 포함하고, 상기 단자들 사이의 결합 노드에서 상기 메모리 셀에 연결되며, 상기 메모리 셀 중 하나로 정보를 기록하기 위해, 상기 제 1 도체 트랙의 제 1 단자가 제 1 전류원에, 상기 제 2 도체 트랙의 제 2 단자가 제 2 전류원에 연결된다.
메모리 셀과 달리, 마주놓인 단부에서 공통 라인에 연결되는 2 개의 전류원을 사용함으로써 메모리 셀 중 하나로 정보를 기록하기 위해 메모리 셀의 관점에서, 정보의 기록에 필요한 작용할 자계의 동일한 특성이 제공된다. 제 1 전류원 및 제 2 전류원으로부터 공급된 전류는 관련 메모리 셀에 대해 중첩의 정리에 따라 야기되는 자계를 제공한다.
그로 인해 바람직하게는 기록 과정동안 선택되지 않은, 라인에 연결된 메모리 셀에서의 누설 전류를 보상하기 위해 개별 위치에 공급될 전류가 비교적 넓은 허용오차 범위 내에서 설정되어야만 하는 것을 피할 수 있다. 예컨대 노후화로 인해 하나 이상의 메모리 셀의 누설 전류가 증가되는 경우 상기 허용오차 범위가 예컨대 비교적 좁게 설정되면, 저장될 데이터의 관점에서 집적 메모리의 신뢰도가 저하될 수 있다. 본 발명에서는 자계의 형성을 위해 야기되는 유효 전류가 동일한 특성을 가짐으로써, 저장될 데이터의 관점에서 집적 메모리가 증가된 신뢰도를 갖기 때문에 상기 문제가 예방된다.
본 발명의 개선예에서는 열 라인 및 행 라인을 포함하는 메모리 셀 필드 내에 베보리 셀들이 배치된다. 이 때 상기 메모리 셀들은 각각 열 라인들 중 하나및 행 라인들 중 하나에 연결된다. 상기 행 라인 또는 열 라인 중 하나로서 공통 라인이 형성된다. 집적 메모리의 모든 행 라인 및 열 라인이 각각 2 개의 도체 트랙을 갖는 것이 바람직하다. 상기 도체 트랙은 정보의 기록을 위해 각각 하나의 전류원에 연결된다. 그러나 행 라인 또는 열 라인이 본 발명에 따른 방식으로 설계되는 것도 가능하다.
제 1 전류원 및 제 2 전류원은 관련 라인의 개별 공급 지점에만 전류를 공급하는 개별 전류원보다 더 작게 설계될 수 있다. 제공된 2 개의 전류원은 적절한 위치, 예컨대 메모리 셀 필드의 가장자리에 배치될 수 있다. 이 때 행 라인 또는 열 라인의 특성에 상응하게 제 1 전류원 및 제 2 전류원이 메모리 셀 필드의 서로 마주놓인 측면에 배치된다.
유효 전류의 대체로 동일한 특성을 얻기 위해, 상기 제 1 전류원 및 제 2 전류원이 각각 동일한 값을 갖는 전류를 공급하는 것이 바람직하다. 따라서 제 1 전류원 및 제 2 전류원은 대체로 동일한 회로 구조를 갖는 것이 유리하다.
또 다른 바람직한 실시예 및 개선예의 특징들은 종속항에 제시되어있다.
도 1은 자기저항 메모리 효과를 갖는 메모리 셀(MC)로 구성된 MRAM 메모리의 실시예를 나타낸다. 메모리 셀로는, 열 라인(여기서는 비트라인(BL0 내지 BLn)으로 표기됨) 및 행 라인(여기서는 워드라인(WL0 내지 WLm)으로 표기됨)보다 고 임피던스이기만 하다면, 공지된 모든 GMR-/TMR-엘리먼트가 적합하다. 여기서 메모리는 예컨대 다수의 워드라인 및 비트라인을 갖는다. 하나의 매트릭스형 메모리 셀 필드(1) 내에 배치되는 메모리 셀(MC)은 각각 비트라인(BL0 내지 BLn) 중 하나와 워드라인(WL0 내지 WLm) 중 하나 사이에 접속된다.
정보 내지는 데이터 신호를 메모리 셀들(MC) 중 하나에 기록하기 위해 적절하게 접속된 비트라인 및 워드라인이 도 1에는 도시되지 않은 각각의 전류원에 연결된다. 관련 라인들 내에서 흐르는 전류에 의해, 관련 메모리 셀(MC)이 배치되는 라인들의 교차점에 중첩된 자계가 발생하고, 상기 자계는 관련 메모리 셀의 자성 층을 특정 상태로 변위시킨다.
메모리 셀들(MC) 중 하나로부터 데이터 신호를 판독하기 위해 관련 비트라인이 예컨대 판독 증폭기(역시 도 1에는 도시되지 않음)에 연결된다. 판독을 위해 관련 워드라인이 트리거링되고 사전 설정된 전위에 인가됨으로써, 판독될 메모리 셀을 통해 전류 흐름이 발생한다. 다른 모든 워드라인들은 예컨대 기준 전위에 놓이게 된다. 상기 메모리 셀을 통하는 전류 흐름은 연결된 비트라인에서 판독 증폭기에 의해 검출된다.
도 4는 도 1에 따른 메모리의 실시예에서 메모리 셀 MC10, MC11 및 MC12에 연결된 워드라인(WL2)을 나타낸다. 상기 메모리 셀들은 각각 비트라인 BL0, BL1 내지는 BL2에 연결된다. 데이터 신호를 예컨대 메모리 셀 MC10 내로 기록하기 위해 워드라인 WL2이 전류원(Q)에 연결된다. 열 라인(BL0)의 경우에도 이와 상응하게 실시된다. 전류원(Q)은 라인(WL2) 내에서 전류(I)를 이동시킨다. 메모리 셀 MC10 내지 MC12는 예컨대 트랜지스터처럼 스위칭 수단에 의해 워드라인 WL2에 연결되지 않기 때문에, 상기 메모리 셀들 내에 누설 전류 IL10, IL11 또는 IL12가 발생한다. 상기 메모리 셀 MC10에 순서에 따라 데이터 신호를 기록하기 위해서는, 상기 메모리 셀(M10)에 상응하는 자계를 형성하기 위한 최소 전류(Imin)가 필요하다. 상기 전류에 도달하기 위해 공급 지점(A)에서 증가한 전류(I)가 공급됨으로써 누설 전류(IL11 및 IL12)가 보상된다.
도 5에는 도 4에 따른 전류 I의 개략적 전류 특성이 도시되어있다. 누설 전류(IL11 및 IL12)로 인해 메모리 셀(MC10)이 워드라인(WL2)과 연결되는 위치(x10)에서 전류(I)가 값 △I 만큼 감소된다. 이는, 상기 메모리 셀(MC10)에서 최소 전류(Imin)를 발생시키기 위해서는 상기 워드라인(WL2)에 연결된 메모리 셀의 수에 상응하게 누설 전류의 합만큼 증가한 전류(I)가 공급되어야 한다는 것을 의미한다. 따라서 전류원(Q)이 그에 상응하는 크기로 설계되어야 한다.
메모리 셀(MC10 내지 MC12)은 전류원(Q)으로부터 상이한 위치의 전류 내지는 자계에 상응하게 서로 상이한 강도로 기록된다. 예컨대 노후화로 인해 메모리 셀 중 하나의 누설 전류가 증가하는 경우, 특히 기록될 메모리 셀에서 필요한 최소 전류(Imin)에 미달되는 경우, 저장될 데이터의 관점에서 메모리의 신뢰도에 악영향을 미칠 수 있다.
도 2는 도 1의 구조에 따라 메모리 셀 필드 내에 배치되는 워드라인(WLk) 및 비트라인(BLi-1, BLi 및 BLi+1)을 갖는 본 발명에 따른 집적 메모리의 단면의 개략도이다. 자기저항성 메모리 셀(MC1 내지 MC3)이 각각 공통 워드라인(WLk)에 연결된다. 이 때 상기 메모리 셀(MC1 내지 MC3)은 결합 노드(x1 내지 x3)에서 워드라인(WLk)에 연결된다. 워드라인(WLk)은 제 1 도체 트랙(LB1) 및 제 2 도체 트랙(LB2)을 포함한다. 상기 워드라인(WLk)은 단자(A1 및 A2)를 포함하며, 상기단자 A1과 A2 사이에서 상기 워드라인(WLk)이 결합 노드(x1 내지 x3)에서 메모리 셀(MC1 내지 MC3)에 연결된다. 상기 도체 트랙(LB1)은 단자(A1)에서 제 1 전류원(Q1)에 연결된다. 상기 제 2 도체 트랙(LB2)은 단자 A2에서 제 2 전류원(Q2)에 연결된다. 이 때 상기 제 1 전류원(Q1)은 전류 I1을, 제 2 전류원(Q2)은 전류 I2를 이동시킨다. 데이터 신호를 메모리 셀(MC1 내지 MC3) 내에 기록할 때 도체 트랙(LB1, LB2)은 각각 전류원 Q1 또는 Q2에 연결된다. 이 때 상기 메모리 셀 내에는 각각 누설 전류 IL1 내지 IL3가 발생한다.
도시된 실시예에서는 메모리 셀 필드(1)의 마주놓인 면에 단자 A1 및 A2가 배치된다. 마찬가지로 전류원 Q1 및 Q2가 메모리 셀 필드의 마주놓인 면에 배치된다. 전류 I1 및 I2의 값은 동일하다. 이는 전류원 Q1 및 Q2의 지속적으로 동일한 회로 구조에 의해 구현된다.
도 2에 워드라인(WLk)와 관련하여 도시된 회로 장치는 비트라인(BLi-1 내지 BLi+1) 중 하나에도 역시 유사하게 적용될 수 있는데, 그 이유는 데이터 신호를 연결된 메모리 셀 내로 기록하기 위해 상기 비트라인들이 마찬가지로 각각 관련 전류원에 연결되기 때문이다. 이 경우 관련 워드라인 또는 비트라인에 의해 발생한 자계들은 관련 메모리 셀의 프로그래밍을 위해 중첩되어 얻어진 자계를 형성한다.
도 3에는 도 2에 따른 메모리의 전류 특성이 개략적으로 도시되어있다. 전류 I1 및 I2가 단자 A1 또는 A2에 공급된다. 상기 전류 I1 및 I2는 중첩의 정리에 따라 얻어진 자계를 발생시키며, 상기 자계는 유효 전류 Ig = I1 + I2 로 표현된다. 누설 전류 IL1 및 IL3로 인해 상기 유효 전류 Ig는 결합 노드(x2)에서 단자A1 또는 A2에서의 값 Ig와의 편차(△I12)를 갖는다. 각각 워드라인(WLk)의 마주놓인 단부에 배치되는 2 개의 전류원(Q1, Q2)을 사용함으로써, 중첩의 정리에 의해 도 5와 동일한 유효 전류(Ig)의 특성이 제공된다. 이 때 상기 편차 △I12는 도 5에 따른 편차 △I1의 절반이다. 또한 저장될 데이터의 관점에서 메모리의 신뢰도는, 예컨대 노후화로 인해 최소 전류(Imin)에 대한 간격이 더 커짐으로써 메모리 셀(MC1 내지 MC3) 중 하나의 누설 전류가 증가하는 경우에도 충분히 유지된다.
워드라인(WLk) 또는 비트라인(BLi-1 내지 BLi+1)과 메모리 셀들(MC1 내지 MC3)의 콘택팅이 도 2에 (도 4에서와 상응하게) 각각 기호로만 도시되어있다. 물리적으로는 라인들이 메모리 셀 위로 직접 배치된다. 왜냐하면 각각의 전류에 의해 형성된 자계는 각각의 기록 과정에 결정적인 요소이기 때문이다. 여기에 도시된 메모리 셀드은 각각 3 개의 층, 즉 강자성층(HM), 터널 배리어(TB) 및 연자성층(WM)으로 구성되어있다. 기록 과정에서 형성된 자계에 의해 각각의 연자성층(WM)이 측정 상태로 변위된다. 상기 상태에 따라 추후 임의 시점까지 메모리 셀로부터 저장된 정보가 판독될 수 있다.
본 발명을 통해 저장될 데이터의 관점에서 비교적 높은 신뢰도가 실현될 수 있는, 자기저항 메모리 효과를 갖는 메모리 셀로 구성된 집적 메모리를 제공하는 것이 보증된다.

Claims (5)

  1. - 각각 공통 전기 라인(WLk)에 연결되는, 자기저항 메모리 효과를 갖는 메모리 셀(MC1 내지 MC3)로 구성되고,
    - 상기 라인(WLk)이 제 1 도체 트랙(LB1) 및 제 2 도체 트랙(LB2)을 포함하며,
    - 상기 라인(WLk)이 제 1 단자(A1) 및 제 2 단자(A2)를 포함하고, 상기 단자들(A1, A2) 사이의 결합 노드(x1 내지 x3)에서 상기 메모리 셀(MC1 내지 MC3)에 연결되고,
    - 상기 메모리 셀(MC1 내지 MC3) 중 하나로 정보를 기록하기 위해, 상기 제 1 도체 트랙(LB1)의 제 1 단자(A1)가 제 1 전류원(Q1)에, 상기 제 2 도체 트랙(LB2)의 제 2 단자(A2)가 제 2 전류원(Q2)에 연결되는 것을 특징으로 하는 집적 메모리.
  2. 제 1항에 있어서,
    - 상기 메모리 셀들(MC1 내지 MC3)은 열 라인(BL0 내지 BLn) 및 행 라인(WL0 내지 WLm)을 포함하는 메모리 셀 필드(1) 내에 배치되고, 각각 상기 열 라인들(BL0 내지 BLn) 중 하나 및 행 라인들(WL0 내지 WLm) 중 하나에 연결되며,
    - 공통 라인(WLk)이 상기 행 라인들(WL0 내지 WLm) 중 하나 또는 열 라인들(BL0 내지 BLn) 중 하나를 형성하는 것을 특징으로 하는 집적 메모리.
  3. 제 2항에 있어서,
    상기 제 1 단자(A1) 및 제 2 단자(A2)가 메모리 셀 필드(1)의 서로 마주놓인 면에 배치되는 것을 특징으로 하는 집적 메모리.
  4. 제 2항 또는 3항에 있어서,
    상기 제 1 전류원(Q1) 및 제 2 전류원(Q2)이 메모리 셀 필드(1)의 서로 마주놓인 면에 배치되는 것을 특징으로 하는 집적 메모리.
  5. 제 1항 내지 3항 중 어느 한 항에 있어서,
    상기 제 1 전류원(Q1) 및 제 2 전류원(Q2)이 동일한 회로 구조를 갖는 것을 특징으로 하는 집적 메모리.
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