KR100450465B1 - Ｍｒａｍ 에서 에이징 가속을 위한 회로 및 방법 - Google Patents

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Abstract

본 발명은 연자성 층(WM) 근처에 놓인 메모리 셀(Z)의 제어 라인(WL)에 높은 전류를 공급하기 위한 추가 수단(T5,T6)이 제공된, MRAM 에서의 에이징 가속을 위한 회로 및 방법에 관한 것이다.

Description

ＭＲＡＭ 에서 에이징 가속을 위한 회로 및 방법 {CIRCUIT AND METHOD FOR AGING ACCELERATION IN A MRAM}
본 발명은 메모리 셀 어레이를 포함한 MRAM(자기 저항 메모리)에서 에이징 가속을 위한 회로 및 방법에 관한 것이고, 상기 메모리 셀 어레이 내에는 각각 하나의 연자성 층 및 하나의 강자성 층을 포함하는 다수의 메모리 셀이 2 개의 제어 라인의 교차점에 배치되고, 제어 신호는 각각 제 1 제어 유닛을 통해 상기 제어 라인에 공급될 수 있다.
MRAM-셀은 공지된 바와 같이 연자성 층, 터널 배리어 층 및 강자성 층으로 이루어지고, 상기 층들은 2 개의 교차된 제어 라인 사이에서, 즉 워드라인과 비트라인 사이의 교차점에서 스택된다. 정상 작동시 이러한 MRAM-셀은 제어 라인을 통해 흐르는 전류에 의해 발생된 중첩된 자계에 의해 기록된다. 이 경우 강자성 층이 그의 자화 방향을 유지하는 반면, 연자성 층의 자화 방향은 제어 라인 내에서 흐르는 전류 방향에 따라 세팅되고, 경우에 따라 역전된다. 강자성 층 및 연자성 층에서 자화 방향이 서로 평행할 경우에는, MRAM-셀이 낮은 저항을 가지는 반면, 상기 층에서 자화 방향이 반평행(anti-parallel)할 경우에는 높은 저항을 가진다. 이러한 낮은 또는 높은 저항은 정보 단위로서 "0" 또는 "1" 또는 그 반대로 평가될 수 있다.
MRAM-셀은 에이징된다. 따라서 예컨대 10년 후에 또는 동일한 MRAM-셀에 대한 예컨대 1012번의 반복된 액세스 이후에 MRAM-셀은 에이징됨으로써, 연자성 층의 자화 방향 또는 분극이 더 이상 강자성 층의 자화 방향 또는 분극에 대해 정확하게 평행 또는 반평행하지 않을 수 있다. 그러나 이러한 연자성 층 및 강자성 층에서의 자화 방향의 평행성 또는 반평행성이 더 이상 제공되지 않음으로써, 반드시 판독 신호의 감소가 나타나는데, 그 이유는 평행한 자화 및 반평행한 자화의 양 상태가 더 이상 신뢰할 만하게 구분될 수 없기 때문이다. 결국 이것은 MRAM의 결함을 야기할 수 있다.
상기 메모리 셀은 상이하게 에이징할 수 있기 때문에, MRAM 에서 에이징 프로세스의 진행에 대한 정보는 매우 중요하다. 그러나 상기 에이징 프로세스의 연구는 비용이 매우 많이 드는데, 그 이유는 에이징을 위해서는 매우 긴 시간이 기다려져야 하기 때문이고, 이것은 대략 10 년이라는 기간의 관점에서 보았을 때 허용될 수 없고, 또는 반복된 액세스가 실행되어야 하기 때문인데, 이것은 그 반복 회수가 1012번일 경우 적지 않은 시간적 비용 및 장치적 비용을 의미한다.
본 발명의 목적은 적은 비용으로 에이징을 실행시킬 수 있는, 에이징 가속을 위한 회로 및 방법을 제공하는 데 있다.
도 1은 본 발명에 따른 회로의 실시예.
*도면의 주요 부호 설명*
A,B,,: 트랜지스터(T1 내지 T4)용 스위칭 신호
T1 내지 T6 : 드라이버 트랜지스터
K1,K2 : 회로 노드 Z : 메모리 셀
HM : 강자성 층 WM : 연자성 층
TB : 터널 배리어 층 W1, W2 :채널 폭
L : 채널 길이 WL : 워드라인
BL : 비트라인 1,2 : 제 1 제어 유닛
상기 목적은 서두에 언급된 방식의 회로에서 본 발명에 따라, 제 1 제어 유닛에 대해 병렬로 추가의 하나의 제 2 제어 유닛이 제공됨으로써 달성되고, 상기 제 2 제어 유닛을 통해, 제 1 제어 유닛을 통과하는 전류보다 더 큰 전류가 관련 제어 라인에 공급될 수 있다.
본 발명에 따른 방법은 정상 판독/기록시보다 높은 전류가 연자성 층 근처에 놓인 제어 라인에 공급되고, 강자성 층 근처에 놓인 다른 제어 라인이 차단되는 것을 특징으로 한다.
본 발명에서 연자성 층 근처에 놓인 제어 라인을 통과하는 전류를 공급하고 제 1 제어 유닛을 형성하는 드라이버 트랜지스터에 대해 병렬로 상기 제어 라인을 통해 높은 전류를 통과시킬 수 있고 테스트 모드를 통해 활성화될 수 있는 제 2 트랜지스터가 제 2 제어 유닛으로서 제공된다. 이러한 높은 전류는 연자성 층의 하드 스위칭을 야기하고, 즉 상기 연자성 층이 다른 제어 라인 내에 흐르는 전류에 의한 자계의 중첩 없이 그의 분극을 변경시킨다. 따라서 전력을 감소시키기 위해, 강자성 층 근처에 놓인 제어 라인의 제어 유닛을 형성하는 드라이버 트랜지스터를 차단하는 것이 가능하다. 테스트 모드에서 제 2 제어 유닛을 통과하는 높은 전류에 의한 하드 스위칭은 강자성 층을 열화시키고, 판독 신호의 감소, 즉 메모리 셀의 에이징을 야기한다.
본 발명은 테스트 모드의 실행시 하드 스위칭을 가능하게 하고, 이러한 하드 스위칭에 의해 메모리 셀의 가속화된 에이징이 이루어질 수 있다.
이러한 에이징에 의해 메모리 셀이 손상되기 때문에. 본 발명은 특히 모니터 셀로 형성된 특수 메모리 셀 어레이에 있는 모니터 셀에서의 용도에 적합하다.
이어서 본 발명은 도면에 의해 더 자세히 설명된다.
연자성 층(WM),터널 배리어 층(TB) 및 강자성 층(HM)으로 이루어진 메모리 셀(Z)은 워드라인(WL)과 비트라인(BL) 사이의 교차점에 놓인다. 워드라인(WL)은 양측에서 제어 유닛(1 또는 2)에 연결된다. 제어 유닛(1)이 드라이버 트랜지스터(T1 및 T2)를 포함하는 반면, 제어 유닛(2)은 드라이버 트랜지스터(T3 및 T4)를 포함한다. 드라이버 트랜지스터(T1,T2)는 낮은 전위(접지)와 높은 전위(공급 전위) 사이에 직렬로 놓이고, 이것은 동일한 방식으로 드라이버 트랜지스터(T3 및 T4)에도 해당된다. 상기 트랜지스터의 게이트에서 드라이버 트랜지스터(T1 내지 T4)는 제어 신호(A,B,및)에 의해 제어된다.
드라이버 트랜지스터(T1 및 T3)는 p-채널-MOS-트랜지스터인 반면, 드라이버 트랜지스터(T2 및 T4)는 n-채널-MOS-트랜지스터이다.
상기 드라이버 트랜지스터의 게이트에 인가된 신호(A 및 B, 및및)에 따라, 노드(K1 또는 K2)에 낮은 및/또는 높은 전위가 제공된다. 예컨대 트랜지스터(T1 및 T4)가 차단되고, 트랜지스터(T2 및 T3)가 도전되면(A,B 둘다 "높다"), 노드(K2)가 높은 전위에 놓이는 반면, 노드(K1)는 낮은 전위에 놓임으로써, 전류가 노드(K2)로부터 워드라인(WL)을 통해 노드(K1)로 흐른다. 이와는 반대로 트랜지스터(T2 및 T3)가 차단되고, 트랜지스터(T1 및 T4)가 도전되면(A,B 둘다 "낮다"), 노드(K1)가 높은 전위에 놓이는 반면, 노드(K2)는 낮은 전위에 놓임으로써, 전류가 노드(K1)로부터 워드라인(WL)을 통해 노드(K2)로 흐른다.
비트라인(BL)에 제어 유닛(1,2)과 유사한 제어 유닛이 제공된다.
워드라인(WL) 및 비트라인(BL)을 통해 흐르는 전류의 방향에 따라, 연자성 층(WM)의 자화 방향이 강자성 층(HM)의 자화 방향에 대해 평행하게 또는 반평행하게 세팅됨으로써, 메모리 셀(Z)은 두개의 분극 상태로 나타나서, 즉 층(WM 및 HM)에서의 평행한 자화 상태 및 층(WM 및 HM)에서의 반평행한 자화 상태로 나타나서, 낮은 또는 높은 저항 값을 나타낸다.
본 발명에 따라, 드라이버 트랜지스터(T5) 또는 드라이버 트랜지스터(T6)를 포함하는 제 2 제어 유닛 각각은 제어 유닛(1 및 2)과 병렬로 접속되거나, 또는 드라이버 트랜지스터(T1) 및 드라이버 트랜지스터(T4)에 대해 병렬로 놓인다. 상기 드라이버 트랜지스터(T5 및 T6)는 스위칭 신호(TMHS 및)에 의해 제어된다.
드라이버 트랜지스터(T5)는 드라이버 트랜지스터(T1)와 같이 p-채널-MOS-트랜지스터인 반면, 드라이버 트랜지스터(T6)는 드라이버 트랜지스터(T4)와 같이 n-채널-MOS-트랜지스터이다.
이제 드라이버 트랜지스터(T1)가 채널 폭(W1) 및 길이(L)를 가진다고 가정할 수 있다. 따라서 드라이버 트랜지스터(T5)에 채널 폭(nW1) 및 채널 길이(L)가 제공된다.
또한 드라이버 트랜지스터(T4)는 채널 폭(W2) 및 길이(L)를 가진다고 가정할수 있다. 따라서 드라이버 트랜지스터(T6)는 채널 폭(nW2) 및 채널 길이(L)를 가진다.
만약 n의 값이 1 보다 크다면, 드라이버 트랜지스터(T5 및 T6)는 드라이버 트랜지스터(T1 및 T4)보다 큰 채널 폭을 가진다. 채널 길이(L)가 동일할 경우, 드라이버 트랜지스터(T5 및 T6)는 드라이버 트랜지스터(T1 및 T4)에 의해 가능한 것보다 더 높은 전류를 워드라인(WL)을 통해 통과시킬 수 있다. 이러한 높은 전류는 연자성 층(WM)의 하드 스위칭을 야기함으로써, 비트라인(BL)을 통해 자계가 제공되지 않을 경우에도 상기 연자성 층은 그의 분극을 변경시킨다. 즉, 전력을 감소시키기 위해 비트라인(BL)상 제어 유닛이 차단될 수 있다.
스위칭 신호(TMHS 또는)에 의해 제어된 트랜지스터(T5 및 T6)를 통과하는 높은 전류에 의해 야기된 연자성 층(WM)의 하드 스위칭은 강자성 층(HM)을 열화시킴으로써, 메모리 셀(Z)에 가속화된 에이징이 발생된다. 상기 신호(TMHS 또는)는 신호(A 또는)에 대해 동기화될 수 있고, 상기 신호와 함께 또는 그와 무관하게 선택적으로 인가될 수 있다. 신호(TMHS 또는)가 인가되는 동안 비트라인(BL)의 제어 유닛은 차단될 수 있는데, 그 이유는 트랜지스터(T5 및 T6)의 가장 넓은 채널 폭에 의해 이미 연자성 층(WM)의 자화를 위한 충분한 전류가 워드라인(WL)을 통해 흐르기 때문이다.
본 발명의 목적에 따라 적은 비용으로 에이징을 실행시킬 수 있는, 에이징 가속을 위한 회로 및 방법이 제공된다.

Claims (8)

  1. 메모리 셀 어레이를 포함한 MRAM에서 에이징 가속을 위한 회로로서, 상기 메모리 셀 어레이 내에서는 각각 하나의 연자성 층(WM) 및 하나의 강자성 층(HM)을 포함하는 다수의 메모리 셀(Z)이 2 개의 제어 라인(WL,BL)의 교차점에 배치되고, 제어 신호는 각각 제 1 제어 유닛(1,2)을 통해 상기 제어 라인에 공급될 수 있는, 에이징 가속을 위한 회로에 있어서,
    상기 제 1 제어 유닛(1,2)에 대해 병렬로 하나의 제 2 제어 유닛이 제공되고, 상기 제 2 제어 유닛을 통해 제 1 제어 유닛(1,2)을 통과하는 전류보다 더 큰 전류가 관련 제어 라인(WL)에 공급될 수 있는 것을 특징으로 하는 회로.
  2. 제 1항에 있어서,
    상기 제 2 제어 유닛(T5,T6)이 상기 연자성 층(WM) 근처에 놓인 상기 제어 라인(WL)과 접속되는 것을 특징으로 하는 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 2 제어 유닛이 하나의 드라이버 트랜지스터(T5 또는 T6)를 포함하는 것을 특징으로 하는 회로.
  4. 제 1항 또는 제 2항에 있어서,
    상기 제 1 제어 유닛이 2 개의 드라이버 트랜지스터(T1,T2;T3,T4)로 구성된 직렬 회로로 이루어지는 것을 특징으로 하는 회로.
  5. 제 3항에 있어서,
    상기 제 2 제어 유닛의 드라이버 트랜지스터(T5,T6) 각각은 상기 제 1 제어 유닛의 드라이버 트랜지스터(T1, T4) 각각에 대해 병렬로 놓이는 것을 특징으로 하는 회로.
  6. 제 5항에 있어서,
    각각 서로 병렬로 놓인 드라이버 트랜지스터(T1 및 T5 ; T4 및 T6)가 각각 동일한 채널-라인 타입을 가지는 것을 특징으로 하는 회로.
  7. 메모리 셀 어레이를 포함한 MRAM에서 에이징 가속을 위한 방법으로서, 상기 메모리 셀 어레이 내에서는 각각 하나의 연자성 층(WM) 및 하나의 강자성 층(HM)을 포함하는 다수의 메모리 셀(Z)이 2 개의 제어 라인(WL,BL)의 교차점에 배치되고, 제어 신호는 각각 제 1 제어 유닛(1,2)을 통해 상기 제어 라인에 공급될 수 있는, 에이징 가속을 위한 방법에 있어서,
    정상적인 판독/기록시 보다 높은 전류가 상기 연자성 층(WM) 근처에 놓인 제어 라인(BL)에 공급되는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서,
    상기 강자성 층(HM) 근처에 놓인 다른 제어 라인(BL)이 차단되는 것을 특징으로 하는 방법.
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