JP3769209B2 - 寄生電流損失の補正のための方法および構造物 - Google Patents
寄生電流損失の補正のための方法および構造物 Download PDFInfo
- Publication number
- JP3769209B2 JP3769209B2 JP2001200212A JP2001200212A JP3769209B2 JP 3769209 B2 JP3769209 B2 JP 3769209B2 JP 2001200212 A JP2001200212 A JP 2001200212A JP 2001200212 A JP2001200212 A JP 2001200212A JP 3769209 B2 JP3769209 B2 JP 3769209B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- word
- bit
- lines
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ワード線、そのワード線と交叉するビット線およびそのワード線とそのビット線との間の交叉接合部に存在するメモリセルからなるメモリセルフィールド（Ｆｅｌｄ）における寄生電流損失の補正のための方法および配置物に関する。これらのメモリセルを通じて、寄生電流損失に対して流れる寄生電流が流れる。
【０００２】
半導体メモリ配置物のメモリセルフィールドの例として、図２において、ＭＲＡＭメモリセルフィールド（ＭＲＡＭ＝磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が示されている。このＭＲＡＭは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．およびビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、．．．からなり、これらのビット線は、そのワード線ＷＬ１、ＷＬ２、ＷＬ３．．．と、本質的に垂直に交叉する。そのワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．と、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、．．．との間の交叉の位置においてメモリセルが配置される。このメモリセルは、それぞれ、抵抗Ｒ１１、Ｒ１２、．．．Ｒ３３、Ｒ３４、一般的にＲｉｊと称される。
【０００３】
この抵抗Ｒｉｊは、トンネル電流の経路を表す。このトンネル電流は、ワード線（例えば、ワード線ＷＬ２）と、ビット線（例えば、ビット線ＢＬ３）との間を、このワード線ＷＬ２とこのビット線ＢＬ３との間に電位差が存在するときに、流れる。次いで、メモリセルにおいて書き込まれる磁場に依存して、このトンネル電流は、より大きいかまたはより小さな値を採る。換言すれば、そのメモリセルは、二値抵抗（Ｂｉｎａｅｒｗｉｄｅｒｓｔａｎｄ）として含まれ得る。この二値抵抗は、より大きいかまたはより小さな抵抗値でプログラミングされる。次いで、この両方の抵抗値には、情報ユニット「１」または「０」が割り当てられる。
【０００４】
従って、メモリーセルのプログラミングは、磁場の配置によって達成される。今度は、メモリーセルを、ある値「０」または「１」へとプログラミングするために、磁場は、特定の閾値を超過せねばならない。ここで、そのメモリーセルは、磁気的ヒステリシスを有することに注意せねばならない。
【０００５】
図２において示されるように、例えば、ワード線ＷＬ２において流れる直流Ｉ２は、このワード線ＷＬ２の周りの磁場Ｍを生じる。ここで、電流Ｉ２が逆向きの方向を流れるときに、磁場Ｍの方向は、逆向きになる。次に、磁場Ｍの方向は、メモリセルにおいて「１」または「０」が書き込まれるかどうかを決定する。
【０００６】
ここで、ワード線ＷＬ２における電流Ｉ２は、情報ユニット「１」を意味すると仮定する。次いで、ワード線ＷＬ２に接続されたすべてのメモリセル、すなわち、抵抗Ｒ２１、Ｒ２２、Ｒ２３およびＲ２４を有するそのメモリセルには、電流Ｉ２によって磁場Ｍが印加される。この抵抗Ｒ２１、Ｒ２２、Ｒ２３およびＲ２４を有するこのメモリセルのこのヒステレシスは、その磁場Ｍ単独が、これらすべてのメモリセルを「０」状態から「１」状態へと変更するのにはまだ十分に強くないように生じる。さらに、なおさらなるビット線（例えば、ビット線ＢＬ３）が、電流Ｉ１を用いて制御され、その結果、そのビット線ＢＬ３のインターフェイスにおいて、ワード線ＷＬ２とともに磁場を生成する。この磁場は、その電流Ｉ１およびＩ２により生成した磁場の重複によって、そのインターフェイス、すなわち抵抗Ｒ２３において、例えば、「０」状態を「１」状態へと導くのに十分強くなる。換言すれば、選択されたワード線ＷＬｉおよび選択されたビット線ＢＬｊの駆動によって、そのメモリセルが、このワード線およびビット線のインターフェイス上で、それぞれの電流によって生成される磁場の方向に依存して、「０」状態または「１」状態においてプログラミングすることが可能になる。
【０００７】
しかし、このプログラミングにおいて、ある問題が存在する。この問題は、抵抗Ｒｉｊから形成されたネットを通じた寄生電流損失に起因する。例えば、電流Ｉ２が、ワード線ＷＬ２の開始時に、１ｍＡの強さ（図において、「１．０」と示す）が存在する場合、この値は、ワード線ＷＬ２に接続された抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４によってそれぞれ、より低い値へと降下する。説明を単純化するために、この電圧降下を、それぞれ抵抗０．１ｍＡであるとする。抵抗Ｒ２１の後には、電流Ｉ２は、従って０．９ｍＡの強さを有し、抵抗Ｒ２２の後には、０．８ｍＡの強さを有し、抵抗Ｒ２３の後には０．７ｍＡの強さを有し、そして抵抗Ｒ２４の後には、０．６ｍＡの強さを有する。実際の値は、これとは異なるが、比較的単純な方法で、対応するネットシミュレーションによって確認することができる。この実際の値はまた、それぞれ各々のメモリセルの補償（Ｅｒｓａｔｚ）抵抗にも依存するが、本発明の理解のためには、このことは重要ではない。
【０００８】
電流の強さの対応する降下はまた、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４についても存在し、そしてワード線の場合のように、それぞれの抵抗Ｒｉｊの後にそれぞれ０．１ｍＡであるとする。すると、ビット線ＢＬ１において、電流は、抵抗Ｒ３１の後に０．９ｍＡの強さを有し、抵抗Ｒ２１の後に、０．８ｍＡの強さを有し、そして抵抗Ｒ１１の後に、０．７ｍＡの強さを有する。同様のことが、ビット線ＢＬ２〜ＢＬ４についても適用される。
【０００９】
次いで、ワード線ＷＬｉと、ビット線ＢＬｊとの交叉位置において、それぞれの線において各々の電流の重複によって与えられる電流の強さが存在する。そこで、例えば、合計の電流の強さは、ワード線ＷＬ２とビット線ＢＬ３との交叉位置における電流Ｉ２および電流Ｉ１から、０．８ｍＡ＋０．８ｍＡ＝１．６ｍＡとなる。ワード線ＷＬ１とビット線ＢＬ４との交叉における対応する電流の強さは、１．４ｍＡである。これに対し、ワード線ＷＬ３と、ビット線ＢＬ１との交叉位置においては、１．９ｍＡの電流の強さが存在する。対応する値が、メモリセルフィールドの残りの交叉位置についても与えられ得る。
【００１０】
しかし、それぞれの交叉位置での合計の電流の強さは、処理のためのメモリセルの局所的なプログラミングのために存在する磁場を固定する。この磁場は、かなり変動し得、例えば、図２の例のように、これは、１．９ｍＡと１．４ｍＡとの間の電流値を示す。このメモリセルが磁気ヒステレシスを有し、そしてそのプログラミングのためにある閾値を越えることが必要とされることから、磁場のそのような変動は、全然所望されない。換言すれば、すべてが本質的に同じように構成されており、そして同じ変動値を有するメモリセルは、可能な限り同じ磁場でプログラミング可能であるべきである。
【００１１】
【発明が解決しようとする課題】
それゆえ、本発明の課題は、あるメモリセルフィールドにおいて寄生電流損失の補正のための方法および配置物を提供することである。この方法および配置物によって、各々のメモリセルに対して、それぞれ、同じ強さの磁場を提供することが可能になる。
【００１２】
【課題を解決するための手段】
この課題は、上記の当該分野の方法において、本発明に従って、その各々のワード線およびビット線へと供給された電流がそのように限定され、そしてメモリセルフィールドの交叉点において、その各々個々の交叉点に属するワード線およびビット線に流れるその電流の合計が本質的に定常であることにより解決される。
【００１３】
本発明は以下を提供する。
【００１４】
１つの局面において、本発明は、ワード線（ＷＬ）、上記ワード線（ＷＬ）と交叉するビット線（ＢＬ）および上記ワード線（ＷＬ）と上記ビット線（ＢＬ）との間の交叉点に存在するメモリセル（Ｒ）からなるメモリセルフィールドにおける寄生電流損失の補正のための方法を提供する。ここで、上記メモリセルを通って、上記寄生電流損失を導く寄生電流が流れる。この方法は、個々のワード線およびビット線（ＷＬ、ＢＬ）において、損失電流が、限定され、その結果、上記メモリセルフィールドの上記交叉点において、上記電流（Ｉ１、Ｉ２）の合計が本質的に一定であり、上記電流の合計は、それぞれ個々の交叉点に属するワード線およびビット線を通って流れることを特徴とする。
【００１５】
１つの実施形態において、上記各々のワード線およびビット線（ＷＬ、ＢＬ）において、損失する電流は、上記メモリセルに存在する寄生電流を考慮して限定される。
【００１６】
別の実施形態において、上記ワード線およびビット線（ＷＬ、ＢＬ）のグループに、それぞれ、同様に限定される電流が印加され得る。
【００１７】
別の局面において、上記メモリセルフィールドにワード線ドライバおよびビット線ドライバ（ＷＴ１〜ＷＴ３、ＢＴ１〜ＢＴ４）が提供されており、上記ワード線ドライバおよび上記ビット線ドライバが上記ワード線およびビット線（ＷＬ、ＢＬ）に対して、異なって限定される電流を与え得ることを特徴とする、本発明の方法の実施のための配置物が提供される。
【００１８】
１つの実施形態において、上記メモリセルフィールドは、ＭＲＡＭメモリセルフィールドであり得る。
【００１９】
【発明の実施の形態】
従って、本発明に従う方法において、ワード線およびビット線には、電流が供給され、この電流の強さは、それぞれのメモリセルに現れる電圧降下を考慮して限定され、その結果、ワード線とビット線との間の交叉点において、合計の電流強さが、メモリセルフィールドにわたって本質的に定常的な値を有する。当然、ここでは、すべての交叉点において、電流強さの合計が完全に同じである必要はない。むしろ、各々の交叉点において、その電流の強さが本質的に同じ強さであるときに充分である。これはまた、各々の特定のワード線およびビット線のグループが同じ電流で制御され、その結果同じグループ内で、理想的な電流の強さの合計の一定の許容可能な変動が生じ得るようにすることによって達成され得る。しかし、いずれにせよ、本発明は、各々のワード線およびビット線において寄生電流損失の本質的な補正を可能にする。これは、このワード線およびビット線へ導入される電流が、その寄生電流損失が本質的に補正されているような強さで生じるように制御（ｓｏｒｇｅｎ）することのみによって達成される。
【００２０】
本発明に従う方法の実行のための配置物は、以下を特徴とする。メモリセルフィールドに、ワード線ドライバおよびビット線ドライバを提供し、このワード線ドライバおよびビット線ドライバは、ワード線およびビット線に、異なって限定電流を導くことが可能である。このメモリセルフィールドにおいて、好ましい方法では、ＭＲＡＭのメモリセルフィールドが関係する。
【００２１】
【実施例】
以下に、本発明を、図面を参照してより詳細に説明する。
【００２２】
図２は、上記において既に説明した。図面において、互いに対応する構成要素は、それぞれ同じ符号を用いて示す。
【００２３】
図１は、ＭＲＡＭのメモリセルフィールドを示す。このメモリセルフィールドにおいて、ワード線ドライバＷＴ１、ＷＴ２、ＷＴ３が、ワード線ＷＬ１、ＷＬ２およびＷＬ３に、それぞれ１．０ｍＡ、０．９ｍＡおよび０．８ｍＡの強さの電流を供給する。類似の様式において、このＭＲＡＭメモリセルフィールドにおいて、ビット線ドライバＢＴ１、ＢＴ２、ＢＴ３およびＢＴ４は、それぞれ、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４に、１．０ｍＡ、１．１ｍＡ、１．２ｍＡおよび１．３ｍＡの強さの電流を供給する。
【００２４】
今度は、図２の例におけるように、それぞれのメモリセルおよびそれぞれの抵抗Ｒｉｊが、０．１ｍＡの電圧降下を採るとする場合、ワード線ドライバＷＴ２によって与えられる電流Ｉ２は、抵抗Ｒ２１の後に、０．８ｍＡの強さになり、抵抗Ｒ２２の後に、０．７ｍＡの強さになり、抵抗Ｒ２３の後に、０．６ｍＡの強さになり、そして抵抗Ｒ２４の後に、０．５ｍＡの強さになる。類似の方法で、ビット線ドライバＢＴ３によってビット線ＢＬ３に送達される電流Ｉ１は、抵抗Ｒ３３の後に１．１ｍＡの強さになり、抵抗Ｒ２３の後に１．０ｍＡの強さになり、そして抵抗Ｒ１３の後に０．８ｍＡの強さになる。
【００２５】
しかし、図１のメモリセルフィールドのすべての交叉位置において、各々のワード線ＷＬｉとビット線ＢＬｊとの交叉点における電流の強さの合計を同じくさせるために、ワード線ＷＬ２と、ビット線ＢＬ３との交叉点における電流の強さの合計は、０．７ｍＡ＋１．０ｍＡ＝１．７ｍＡであると算出される。類似の方法において、ワード線ＷＬ３とビット線ＢＬ１との交叉位置における電流の強さの合計は、０．８ｍＡ＋０．９ｍＡ＝１．７ｍＡと算出される。同様なことが、ワード線ＷＬ１とビット線ＢＬ４との間の交叉位置について適用され、０．７ｍＡ＋１．０ｍＡ＝１．７ｍＡとなる。
【００２６】
従って、本発明に従う方法において、および本発明に従う配置物において、ワード線と、ビット線との間の個々の交叉点において、各々のワード線とビット線における電流強さの合計は、全体として、本質的に定常値を有することが確実にされる。これは、ワード線ドライバおよびビット線ドライバによって与えられる個々の制御電流が、適切な方法で限定されることによって達成される。
【００２７】
上記したように、それぞれ同じ電流を有する、ワード線およびビット線の個々のグループを提供することもまた可能であり、ここでは、ある理想値からの一定の逸脱が甘受される。しかし、そのような逸脱は、寄生電流損失のある特定の補正が達成される限り、受容可能である。
【００２８】
本発明は、好ましくは、ＭＲＡＭにおいて利用可能である。しかし、他のメモリのメモリセルフィールドにおいてもまた、これらにおいて、個々のメモリセルについて可能な限り定常な電流が所望される場合に、有利な方法で設定され得る。
【００２９】
【発明の効果】
（発明の要旨）
本発明は、ＭＲＡＭメモリセルフィールドにおける寄生電流損失の補正のための方法および配置物に関する。この方法および配置物において、個々のワード線（ＷＬ）およびビット線（ＢＬ）は、ワード線とビット線との交叉位置において電流の強さの合計が本質的に定常であるように限定される電流が導入可能である。
【図面の簡単な説明】
【図１】図１は、本発明に従う方法の具体的実施のためのＭＲＡＭのメモリセルフィールドである。
【図２】図２は、従来の方法で定常的な強さの電流が供給される、ＭＲＡＭのメモリセルフィールドである。
【発明の属する技術分野】
本発明は、ワード線、そのワード線と交叉するビット線およびそのワード線とそのビット線との間の交叉接合部に存在するメモリセルからなるメモリセルフィールド（Ｆｅｌｄ）における寄生電流損失の補正のための方法および配置物に関する。これらのメモリセルを通じて、寄生電流損失に対して流れる寄生電流が流れる。
【０００２】
半導体メモリ配置物のメモリセルフィールドの例として、図２において、ＭＲＡＭメモリセルフィールド（ＭＲＡＭ＝磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が示されている。このＭＲＡＭは、ワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．およびビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、．．．からなり、これらのビット線は、そのワード線ＷＬ１、ＷＬ２、ＷＬ３．．．と、本質的に垂直に交叉する。そのワード線ＷＬ１、ＷＬ２、ＷＬ３、．．．と、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、．．．との間の交叉の位置においてメモリセルが配置される。このメモリセルは、それぞれ、抵抗Ｒ１１、Ｒ１２、．．．Ｒ３３、Ｒ３４、一般的にＲｉｊと称される。
【０００３】
この抵抗Ｒｉｊは、トンネル電流の経路を表す。このトンネル電流は、ワード線（例えば、ワード線ＷＬ２）と、ビット線（例えば、ビット線ＢＬ３）との間を、このワード線ＷＬ２とこのビット線ＢＬ３との間に電位差が存在するときに、流れる。次いで、メモリセルにおいて書き込まれる磁場に依存して、このトンネル電流は、より大きいかまたはより小さな値を採る。換言すれば、そのメモリセルは、二値抵抗（Ｂｉｎａｅｒｗｉｄｅｒｓｔａｎｄ）として含まれ得る。この二値抵抗は、より大きいかまたはより小さな抵抗値でプログラミングされる。次いで、この両方の抵抗値には、情報ユニット「１」または「０」が割り当てられる。
【０００４】
従って、メモリーセルのプログラミングは、磁場の配置によって達成される。今度は、メモリーセルを、ある値「０」または「１」へとプログラミングするために、磁場は、特定の閾値を超過せねばならない。ここで、そのメモリーセルは、磁気的ヒステリシスを有することに注意せねばならない。
【０００５】
図２において示されるように、例えば、ワード線ＷＬ２において流れる直流Ｉ２は、このワード線ＷＬ２の周りの磁場Ｍを生じる。ここで、電流Ｉ２が逆向きの方向を流れるときに、磁場Ｍの方向は、逆向きになる。次に、磁場Ｍの方向は、メモリセルにおいて「１」または「０」が書き込まれるかどうかを決定する。
【０００６】
ここで、ワード線ＷＬ２における電流Ｉ２は、情報ユニット「１」を意味すると仮定する。次いで、ワード線ＷＬ２に接続されたすべてのメモリセル、すなわち、抵抗Ｒ２１、Ｒ２２、Ｒ２３およびＲ２４を有するそのメモリセルには、電流Ｉ２によって磁場Ｍが印加される。この抵抗Ｒ２１、Ｒ２２、Ｒ２３およびＲ２４を有するこのメモリセルのこのヒステレシスは、その磁場Ｍ単独が、これらすべてのメモリセルを「０」状態から「１」状態へと変更するのにはまだ十分に強くないように生じる。さらに、なおさらなるビット線（例えば、ビット線ＢＬ３）が、電流Ｉ１を用いて制御され、その結果、そのビット線ＢＬ３のインターフェイスにおいて、ワード線ＷＬ２とともに磁場を生成する。この磁場は、その電流Ｉ１およびＩ２により生成した磁場の重複によって、そのインターフェイス、すなわち抵抗Ｒ２３において、例えば、「０」状態を「１」状態へと導くのに十分強くなる。換言すれば、選択されたワード線ＷＬｉおよび選択されたビット線ＢＬｊの駆動によって、そのメモリセルが、このワード線およびビット線のインターフェイス上で、それぞれの電流によって生成される磁場の方向に依存して、「０」状態または「１」状態においてプログラミングすることが可能になる。
【０００７】
しかし、このプログラミングにおいて、ある問題が存在する。この問題は、抵抗Ｒｉｊから形成されたネットを通じた寄生電流損失に起因する。例えば、電流Ｉ２が、ワード線ＷＬ２の開始時に、１ｍＡの強さ（図において、「１．０」と示す）が存在する場合、この値は、ワード線ＷＬ２に接続された抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４によってそれぞれ、より低い値へと降下する。説明を単純化するために、この電圧降下を、それぞれ抵抗０．１ｍＡであるとする。抵抗Ｒ２１の後には、電流Ｉ２は、従って０．９ｍＡの強さを有し、抵抗Ｒ２２の後には、０．８ｍＡの強さを有し、抵抗Ｒ２３の後には０．７ｍＡの強さを有し、そして抵抗Ｒ２４の後には、０．６ｍＡの強さを有する。実際の値は、これとは異なるが、比較的単純な方法で、対応するネットシミュレーションによって確認することができる。この実際の値はまた、それぞれ各々のメモリセルの補償（Ｅｒｓａｔｚ）抵抗にも依存するが、本発明の理解のためには、このことは重要ではない。
【０００８】
電流の強さの対応する降下はまた、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４についても存在し、そしてワード線の場合のように、それぞれの抵抗Ｒｉｊの後にそれぞれ０．１ｍＡであるとする。すると、ビット線ＢＬ１において、電流は、抵抗Ｒ３１の後に０．９ｍＡの強さを有し、抵抗Ｒ２１の後に、０．８ｍＡの強さを有し、そして抵抗Ｒ１１の後に、０．７ｍＡの強さを有する。同様のことが、ビット線ＢＬ２〜ＢＬ４についても適用される。
【０００９】
次いで、ワード線ＷＬｉと、ビット線ＢＬｊとの交叉位置において、それぞれの線において各々の電流の重複によって与えられる電流の強さが存在する。そこで、例えば、合計の電流の強さは、ワード線ＷＬ２とビット線ＢＬ３との交叉位置における電流Ｉ２および電流Ｉ１から、０．８ｍＡ＋０．８ｍＡ＝１．６ｍＡとなる。ワード線ＷＬ１とビット線ＢＬ４との交叉における対応する電流の強さは、１．４ｍＡである。これに対し、ワード線ＷＬ３と、ビット線ＢＬ１との交叉位置においては、１．９ｍＡの電流の強さが存在する。対応する値が、メモリセルフィールドの残りの交叉位置についても与えられ得る。
【００１０】
しかし、それぞれの交叉位置での合計の電流の強さは、処理のためのメモリセルの局所的なプログラミングのために存在する磁場を固定する。この磁場は、かなり変動し得、例えば、図２の例のように、これは、１．９ｍＡと１．４ｍＡとの間の電流値を示す。このメモリセルが磁気ヒステレシスを有し、そしてそのプログラミングのためにある閾値を越えることが必要とされることから、磁場のそのような変動は、全然所望されない。換言すれば、すべてが本質的に同じように構成されており、そして同じ変動値を有するメモリセルは、可能な限り同じ磁場でプログラミング可能であるべきである。
【００１１】
【発明が解決しようとする課題】
それゆえ、本発明の課題は、あるメモリセルフィールドにおいて寄生電流損失の補正のための方法および配置物を提供することである。この方法および配置物によって、各々のメモリセルに対して、それぞれ、同じ強さの磁場を提供することが可能になる。
【００１２】
【課題を解決するための手段】
この課題は、上記の当該分野の方法において、本発明に従って、その各々のワード線およびビット線へと供給された電流がそのように限定され、そしてメモリセルフィールドの交叉点において、その各々個々の交叉点に属するワード線およびビット線に流れるその電流の合計が本質的に定常であることにより解決される。
【００１３】
本発明は以下を提供する。
【００１４】
１つの局面において、本発明は、ワード線（ＷＬ）、上記ワード線（ＷＬ）と交叉するビット線（ＢＬ）および上記ワード線（ＷＬ）と上記ビット線（ＢＬ）との間の交叉点に存在するメモリセル（Ｒ）からなるメモリセルフィールドにおける寄生電流損失の補正のための方法を提供する。ここで、上記メモリセルを通って、上記寄生電流損失を導く寄生電流が流れる。この方法は、個々のワード線およびビット線（ＷＬ、ＢＬ）において、損失電流が、限定され、その結果、上記メモリセルフィールドの上記交叉点において、上記電流（Ｉ１、Ｉ２）の合計が本質的に一定であり、上記電流の合計は、それぞれ個々の交叉点に属するワード線およびビット線を通って流れることを特徴とする。
【００１５】
１つの実施形態において、上記各々のワード線およびビット線（ＷＬ、ＢＬ）において、損失する電流は、上記メモリセルに存在する寄生電流を考慮して限定される。
【００１６】
別の実施形態において、上記ワード線およびビット線（ＷＬ、ＢＬ）のグループに、それぞれ、同様に限定される電流が印加され得る。
【００１７】
別の局面において、上記メモリセルフィールドにワード線ドライバおよびビット線ドライバ（ＷＴ１〜ＷＴ３、ＢＴ１〜ＢＴ４）が提供されており、上記ワード線ドライバおよび上記ビット線ドライバが上記ワード線およびビット線（ＷＬ、ＢＬ）に対して、異なって限定される電流を与え得ることを特徴とする、本発明の方法の実施のための配置物が提供される。
【００１８】
１つの実施形態において、上記メモリセルフィールドは、ＭＲＡＭメモリセルフィールドであり得る。
【００１９】
【発明の実施の形態】
従って、本発明に従う方法において、ワード線およびビット線には、電流が供給され、この電流の強さは、それぞれのメモリセルに現れる電圧降下を考慮して限定され、その結果、ワード線とビット線との間の交叉点において、合計の電流強さが、メモリセルフィールドにわたって本質的に定常的な値を有する。当然、ここでは、すべての交叉点において、電流強さの合計が完全に同じである必要はない。むしろ、各々の交叉点において、その電流の強さが本質的に同じ強さであるときに充分である。これはまた、各々の特定のワード線およびビット線のグループが同じ電流で制御され、その結果同じグループ内で、理想的な電流の強さの合計の一定の許容可能な変動が生じ得るようにすることによって達成され得る。しかし、いずれにせよ、本発明は、各々のワード線およびビット線において寄生電流損失の本質的な補正を可能にする。これは、このワード線およびビット線へ導入される電流が、その寄生電流損失が本質的に補正されているような強さで生じるように制御（ｓｏｒｇｅｎ）することのみによって達成される。
【００２０】
本発明に従う方法の実行のための配置物は、以下を特徴とする。メモリセルフィールドに、ワード線ドライバおよびビット線ドライバを提供し、このワード線ドライバおよびビット線ドライバは、ワード線およびビット線に、異なって限定電流を導くことが可能である。このメモリセルフィールドにおいて、好ましい方法では、ＭＲＡＭのメモリセルフィールドが関係する。
【００２１】
【実施例】
以下に、本発明を、図面を参照してより詳細に説明する。
【００２２】
図２は、上記において既に説明した。図面において、互いに対応する構成要素は、それぞれ同じ符号を用いて示す。
【００２３】
図１は、ＭＲＡＭのメモリセルフィールドを示す。このメモリセルフィールドにおいて、ワード線ドライバＷＴ１、ＷＴ２、ＷＴ３が、ワード線ＷＬ１、ＷＬ２およびＷＬ３に、それぞれ１．０ｍＡ、０．９ｍＡおよび０．８ｍＡの強さの電流を供給する。類似の様式において、このＭＲＡＭメモリセルフィールドにおいて、ビット線ドライバＢＴ１、ＢＴ２、ＢＴ３およびＢＴ４は、それぞれ、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬ４に、１．０ｍＡ、１．１ｍＡ、１．２ｍＡおよび１．３ｍＡの強さの電流を供給する。
【００２４】
今度は、図２の例におけるように、それぞれのメモリセルおよびそれぞれの抵抗Ｒｉｊが、０．１ｍＡの電圧降下を採るとする場合、ワード線ドライバＷＴ２によって与えられる電流Ｉ２は、抵抗Ｒ２１の後に、０．８ｍＡの強さになり、抵抗Ｒ２２の後に、０．７ｍＡの強さになり、抵抗Ｒ２３の後に、０．６ｍＡの強さになり、そして抵抗Ｒ２４の後に、０．５ｍＡの強さになる。類似の方法で、ビット線ドライバＢＴ３によってビット線ＢＬ３に送達される電流Ｉ１は、抵抗Ｒ３３の後に１．１ｍＡの強さになり、抵抗Ｒ２３の後に１．０ｍＡの強さになり、そして抵抗Ｒ１３の後に０．８ｍＡの強さになる。
【００２５】
しかし、図１のメモリセルフィールドのすべての交叉位置において、各々のワード線ＷＬｉとビット線ＢＬｊとの交叉点における電流の強さの合計を同じくさせるために、ワード線ＷＬ２と、ビット線ＢＬ３との交叉点における電流の強さの合計は、０．７ｍＡ＋１．０ｍＡ＝１．７ｍＡであると算出される。類似の方法において、ワード線ＷＬ３とビット線ＢＬ１との交叉位置における電流の強さの合計は、０．８ｍＡ＋０．９ｍＡ＝１．７ｍＡと算出される。同様なことが、ワード線ＷＬ１とビット線ＢＬ４との間の交叉位置について適用され、０．７ｍＡ＋１．０ｍＡ＝１．７ｍＡとなる。
【００２６】
従って、本発明に従う方法において、および本発明に従う配置物において、ワード線と、ビット線との間の個々の交叉点において、各々のワード線とビット線における電流強さの合計は、全体として、本質的に定常値を有することが確実にされる。これは、ワード線ドライバおよびビット線ドライバによって与えられる個々の制御電流が、適切な方法で限定されることによって達成される。
【００２７】
上記したように、それぞれ同じ電流を有する、ワード線およびビット線の個々のグループを提供することもまた可能であり、ここでは、ある理想値からの一定の逸脱が甘受される。しかし、そのような逸脱は、寄生電流損失のある特定の補正が達成される限り、受容可能である。
【００２８】
本発明は、好ましくは、ＭＲＡＭにおいて利用可能である。しかし、他のメモリのメモリセルフィールドにおいてもまた、これらにおいて、個々のメモリセルについて可能な限り定常な電流が所望される場合に、有利な方法で設定され得る。
【００２９】
【発明の効果】
（発明の要旨）
本発明は、ＭＲＡＭメモリセルフィールドにおける寄生電流損失の補正のための方法および配置物に関する。この方法および配置物において、個々のワード線（ＷＬ）およびビット線（ＢＬ）は、ワード線とビット線との交叉位置において電流の強さの合計が本質的に定常であるように限定される電流が導入可能である。
【図面の簡単な説明】
【図１】図１は、本発明に従う方法の具体的実施のためのＭＲＡＭのメモリセルフィールドである。
【図２】図２は、従来の方法で定常的な強さの電流が供給される、ＭＲＡＭのメモリセルフィールドである。
Claims (2)
- 寄生電流損失を補償するようにＭＲＡＭメモリセルアレイを制御する方法であって、
該メモリセルアレイは、
複数のワード線ドライバと、
複数のビット線ドライバと、
複数のワード線と、
該複数のワード線と交差する複数のビット線と、
該複数のワード線と該複数のビット線とが交差する点に配置された複数のメモリセルであって、複数の寄生電流が流れることが該メモリセルアレイ全体での該寄生電流損失になるように構成された複数のメモリセルと
を含み、
該方法は、
該複数のワード線ドライバが、複数のワード線電流を該複数のワード線にそれぞれ供給することと、
該複数のビット線ドライバが、複数のビット線電流を該複数のビット線にそれぞれ供給することと
を包含し、
該複数のビット線のうちの１つに供給されるビット線電流の量は、該１つのビット線から該複数のワード線ドライバまでの距離が増加するにつれて増加し、該複数のワード線のうちの１つに供給されるワード線電流の量は、該１つのワード線から該複数のビット線ドライバまでの距離が増加するにつれて増加し、
該複数のワード線ドライバのうちの１つによって供給される該複数のワード線電流のうちの１つから生じた第１の電流が、該複数のワード線と該複数のビット線とが交差する各点に供給され、
該複数のビット線ドライバのうちの１つによって供給される該複数のビット線電流のうちの１つから生じた第２の電流が、該複数のワード線と該複数のビット線とが交差する各点に供給され、
該方法は、
該複数のワード線ドライバと該複数のビット線ドライバとが、該複数のメモリセルのそれぞれのプログラム時において、該第１の電流と該第２の電流と該寄生電流との和が定数に等しく、かつ、該定数が該複数のメモリセルに対して等しくなるように、該複数のワード線電流と該複数のビット線電流とを供給することをさらに包含する、方法。 - 寄生電流損失を補償するＭＲＡＭメモリセルアレイであって、
複数のワード線ドライバと、
複数のビット線ドライバと、
複数のワード線と、
該複数のワード線と交差する複数のビット線と、
該複数のワード線と該複数のビット線とが交差する点に配置された複数のメモリセルであって、複数の寄生電流が流れることが該メモリセルアレイ全体での該寄生電流損失になるように構成された複数のメモリセルと
を備え、
該複数のワード線ドライバが、複数のワード線電流を該複数のワード線にそれぞれ供給し、
該複数のビット線ドライバが、複数のビット線電流を該複数のビット線にそれぞれ供給し、
該複数のビット線のうちの１つに供給されるビット線電流の量は、該１つのビット線から該複数のワード線ドライバまでの距離が増加するにつれて増加し、該複数のワード線のうちの１つに供給されるワード線電流の量は、該１つのワード線から該複数のビット線ドライバまでの距離が増加するにつれて増加し、
該複数のワード線ドライバのうちの１つによって供給される該複数のワード線電流のうちの１つから生じた第１の電流が、該複数のワード線と該複数のビット線とが交差する各点に供給され、
該複数のビット線ドライバのうちの１つによって供給される該複数のビット線電流のうちの１つから生じた第２の電流が、該複数のワード線と該複数のビット線とが交差する各点に供給され、
該複数のワード線ドライバと該複数のビット線ドライバとが、該複数のメモリセルのそれぞれのプログラム時において、該第１の電流と該第２の電流と該寄生電流との和が定数に等しく、かつ、該定数が該複数のメモリセルに対して等しくなるように、該複数のワード線電流と該複数のビット線電流とを供給する、ＭＲＡＭメモリセルアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10032273A DE10032273C2 (de) | 2000-07-03 | 2000-07-03 | Verfahren und Anordnung zur Kompensation von parasitären Stromverlusten |
| DE10032273.5 | 2000-07-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093148A JP2002093148A (ja) | 2002-03-29 |
| JP3769209B2 true JP3769209B2 (ja) | 2006-04-19 |
Family
ID=7647603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001200212A Expired - Fee Related JP3769209B2 (ja) | 2000-07-03 | 2001-06-29 | 寄生電流損失の補正のための方法および構造物 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6490191B2 (ja) |
| EP (1) | EP1170752A1 (ja) |
| JP (1) | JP3769209B2 (ja) |
| KR (1) | KR100441175B1 (ja) |
| CN (1) | CN1145166C (ja) |
| DE (1) | DE10032273C2 (ja) |
| TW (1) | TW518595B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10037976C2 (de) * | 2000-08-03 | 2003-01-30 | Infineon Technologies Ag | Anordnung zum verlustarmen Schreiben eines MRAMs |
| JP4131923B2 (ja) * | 2002-09-25 | 2008-08-13 | 株式会社東芝 | 磁気ランダムアクセスメモリ |
| JP3766380B2 (ja) * | 2002-12-25 | 2006-04-12 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法 |
| US7352614B2 (en) * | 2005-11-17 | 2008-04-01 | Macronix International Co., Ltd. | Systems and methods for reading and writing a magnetic memory device |
| US7508713B2 (en) | 2007-03-29 | 2009-03-24 | Sandisk Corporation | Method of compensating variations along a word line in a non-volatile memory |
| JP2010522951A (ja) * | 2007-03-29 | 2010-07-08 | サンディスク コーポレイション | 不揮発性メモリおよびワード線沿いの電圧降下を補償する方法 |
| US7577031B2 (en) * | 2007-03-29 | 2009-08-18 | Sandisk Corporation | Non-volatile memory with compensation for variations along a word line |
| KR101048351B1 (ko) * | 2009-06-08 | 2011-07-14 | 한양대학교 산학협력단 | 자성 메모리의 동작방법 |
| CN106708158B (zh) * | 2017-03-04 | 2017-11-17 | 国网福建省电力有限公司 | 增强型信息通讯耦合器控制系统 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562586A (en) * | 1978-10-30 | 1980-05-12 | Fujitsu Ltd | Semiconductor memory device |
| US4300214A (en) * | 1979-08-20 | 1981-11-10 | Quadri Corporation | Circuitry for reducing parasitic coupling in core memory |
| JPS59914B2 (ja) * | 1979-08-23 | 1984-01-09 | 富士通株式会社 | 半導体記憶装置 |
| GB2368209B (en) * | 1998-01-08 | 2002-06-12 | Fujitsu Ltd | Cell array circuitry |
| DE19853447A1 (de) * | 1998-11-19 | 2000-05-25 | Siemens Ag | Magnetischer Speicher |
| US6111783A (en) * | 1999-06-16 | 2000-08-29 | Hewlett-Packard Company | MRAM device including write circuit for supplying word and bit line current having unequal magnitudes |
-
2000
- 2000-07-03 DE DE10032273A patent/DE10032273C2/de not_active Expired - Fee Related
-
2001
- 2001-06-13 EP EP01114332A patent/EP1170752A1/de not_active Withdrawn
- 2001-06-29 JP JP2001200212A patent/JP3769209B2/ja not_active Expired - Fee Related
- 2001-07-03 CN CNB011221437A patent/CN1145166C/zh not_active Expired - Fee Related
- 2001-07-03 KR KR10-2001-0039471A patent/KR100441175B1/ko not_active IP Right Cessation
- 2001-07-03 US US09/898,262 patent/US6490191B2/en not_active Expired - Lifetime
- 2001-07-10 TW TW090116109A patent/TW518595B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6490191B2 (en) | 2002-12-03 |
| DE10032273C2 (de) | 2002-07-18 |
| TW518595B (en) | 2003-01-21 |
| KR20020003823A (ko) | 2002-01-15 |
| CN1337710A (zh) | 2002-02-27 |
| EP1170752A1 (de) | 2002-01-09 |
| JP2002093148A (ja) | 2002-03-29 |
| KR100441175B1 (ko) | 2004-07-22 |
| DE10032273A1 (de) | 2002-01-24 |
| US20020006068A1 (en) | 2002-01-17 |
| CN1145166C (zh) | 2004-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102414607B1 (ko) | 분산된 대체용 워드선을 포함하는 메모리 | |
| JP4170108B2 (ja) | 磁気記憶装置 | |
| JP5214566B2 (ja) | 抵抗変化メモリ装置 | |
| JP4344011B2 (ja) | 不揮発性記憶装置 | |
| US8493770B2 (en) | Non-volatile semiconductor storage device with concurrent read operation | |
| JP5357387B2 (ja) | Ｍｒａｍデバイスおよびその制御方法 | |
| KR100890641B1 (ko) | 저항체를 이용한 비휘발성 메모리 장치 | |
| US6982908B2 (en) | Magnetic random access memory device capable of providing a constant current to a reference cell | |
| US8395924B2 (en) | Non-volatile memory device and method for programming the same | |
| US20080198646A1 (en) | Nonvolatile memory device using resistance material | |
| JP6749021B2 (ja) | 抵抗変化型素子を備えた記憶回路 | |
| JP2006019005A (ja) | パリティビット構造を具備するランダムアクセスメモリアレイ | |
| JP3769209B2 (ja) | 寄生電流損失の補正のための方法および構造物 | |
| JP4023811B2 (ja) | メモリシステム | |
| TW201903771A (zh) | 記憶裝置 | |
| JP2011198439A (ja) | 半導体記憶装置およびその制御方法 | |
| CN102456407A (zh) | 具有多畴存储层的磁存储元件 | |
| US20040066678A1 (en) | Magnetic memory device implementing read operation tolerant to bitline clamp voltage (VREF) | |
| JP3737039B2 (ja) | Ｍｒａｍにおける電気移動の阻害のための方法 | |
| JP5989611B2 (ja) | 半導体記憶装置、及びそのデータ制御方法 | |
| JP2011175723A (ja) | 半導体メモリ装置 | |
| KR20130001525A (ko) | 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법 | |
| JP2002083500A (ja) | 磁気抵抗メモリ効果を有するメモリセルを備えた集積メモリ | |
| JP3790446B2 (ja) | Ｍｒａｍ配置物 | |
| JP4689973B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040929 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041227 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050329 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050624 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050922 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050928 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060203 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |