JP2006019005A - パリティビット構造を具備するランダムアクセスメモリアレイ - Google Patents

Abstract

【課題】 ランダムアクセスメモリアレイの改良。
【解決手段】 ランダムアクセスメモリアレイは、複数のメモリ位置においてデータワードを格納するために複数個の行及び列に配列された第一ランダムアクセスメモリ要素を包含している。本メモリアレイは、更に、少なくとも１個の付加的な列に配列された第二ランダムアクセスメモリ要素を包含している。各第二ランダムアクセスメモリ要素は、そのメモリ位置に格納されているデータワードが真又は補元バージョンのいずれかであることを表わすフラッグ値を格納するためのメモリ位置と関連している。個別的なメモリ要素は磁気ランダムアクセスメモリ要素を包含することが可能である。一方、個別的なメモリ要素はフラッシュメモリセルを包含することが可能である。
【選択図】 図３

Description

本発明はランダムアクセスメモリに関するものであって、更に、磁気ランダムアクセスメモリアレイに関するものであって、更に詳細には、メモリアレイのための減少させた書込電流の必要性をサポートするアレイ構造に関するものである。

磁気ランダムアクセスメモリ（ＭＲＡＭ）要素は、典型的に、非磁気層により分離されている第一及び第二磁気層を包含する構造を有している。これら２つの磁気層のうちの一方における磁気ベクトルは磁気的に固定即ちピン止めされており、一方これら２つの磁気層のうちの他方の磁気ベクトルは固定されておらず、従ってその磁化方向は自由に制御され且つスイッチされる。これら２つの磁気層のうちの該他方における固定されていない磁化ベクトルの方向を変化させることにより論理「１」又は論理「０」（即ち、２つの可能な論理状態のうちの一方又は他方）として該要素へ情報を書込み且つ該要素から情報が読取られる。磁化ベクトル方向における差異が該要素内の抵抗変化を発生させ、それを測定することが可能である。例えば、磁化ベクトル方向のシフトは２つの異なる抵抗値又は電位を表わすことが可能であり、それらは、論理「１」又は論理「０」のいずれかとしてメモリ回路により読取られる。磁化ベクトル方向をシフトさせることに起因するこれらの抵抗値又は電位差の検知は、ＭＲＡＭ要素へ情報を書込み且つそれから情報を読取ることを可能とする。

次に、図１Ａ及び１Ｂを参照すると、そこには従来のＭＲＡＭ要素１０の概略図が示されている。各要素はビット線１２とワード線１４とを包含している。要素１０のメモリ格納構造は「磁気トンネル接合」１６（ＭＴＪ）と呼称され、それは、該概略図においては、可変抵抗によって表わされており且つ物理的には上述した第一及び第二磁気層とそれらを分離する非磁気層とから構成されている。

図１Ａを参照すると、この抵抗の一方の端部はビット線１２へ接続されている。該抵抗の他方の端部はアクセストランジスタ１８の導通端子へ接続されている。例示した要素１０におけるアクセストランジスタ１８はＮチャンネルＦＥＴであり、そのソース導通端子は接地へ接続しており且つそのドレイン導通端子は該抵抗の他方の端部へ接続している。アクセストランジスタ１８のゲート端子はワード線１４へ接続されている。

図１Ｂを参照すると、この抵抗の一方の端部は基準電圧（例えば、接地基準）へ接続されている。該抵抗の他方の端部はアクセストランジスタ１８の導通端子へ接続されている。例示した要素１０におけるアクセストランジスタ１８はＮチャンネルＦＥＴであり、そのソース導通端子はビット線１２へ接続されており且つそのドレイン導通端子は該抵抗の他方の端部へ接続されている。アクセストランジスタ１８のゲート端子はワード線１４へ接続されている。

図１Ａ及び１Ｂの実施例のうちのいずれにおいても、要素１０に対する書込デジット線２０（ＷＤＬ）及び書込ビット線２２（ＷＢＬ）が磁気トンネル接合１４において交差している。これらの線２０及び２２は選択的に電流を担持し、従って、各々は磁気トンネル接合１６に近接して磁束を選択的に形成する。線２０及び２２における電流の流れにより誘起される磁界は、磁気トンネル接合１６内の磁気ベクトルの非固定方向を設定するために使用することが可能である。上述したように、この方向の設定は、磁気トンネル接合１６の抵抗値に影響を与える。線２０及び２２における電流の流れの方向及び大きさを選択的に選択することにより、その変化する抵抗値を介して、論理「１」又は論理「０」の２つの論理状態のうちのいずれか一方を格納するために磁気トンネル接合１６をプログラムすることが可能である。然しながら、磁気トンネル接合１６内の磁気ベクトルの非固定方向を効果的に制御するためには線２０及び２２の両方における電流がある大きさのものでなければならないことが認識されている。従って、要素１０内に情報を書込むためには線２０及び２２の両方において充分な電流が使用可能なものとされることが必要である。

次に、図２を参照すると、従来のＭＲＡＭメモリアレイ５０のブロック図が示されている。アレイ５０はＮ×Ｍアレイ形式に配列した複数個の個別的なＭＲＡＭ要素１０（図１Ａ及び１Ｂに示したもののいずれかを包含する任意の適宜のタイプのもの）を包含している。アレイ５０内の要素１０の各行５２はワード線１４及び書込デジット線２０を包含している。アレイ５０における要素１０の各列５４はビット線１２及び書込ビット線２２を包含している。適宜の電流を印加すると共に書込デジット線２０及び書込ビット線２２の選択は、選択した書込デジット線と書込ビット線とが交差するアレイ５０における要素１０へ情報ビットを書込むこととなる。ビット線１２とワード線１４の選択は該選択したビット線及びワード線の交差点に位置しているアクセストランジスタ１８をターンオンさせ、且つその大きさが磁気トンネル抵抗内の磁気ベクトルのプログラムした非固定方向に依存する磁気トンネル接合１６抵抗を介して電流を流させる。選択したビット線１２へ接続されているセンスアンプ（不図示）が、要素１０の論理状態を「読取る」ために、磁気トンネル接合１６の抵抗を介して流れる電流により影響されて該ビット線内を流れる電流を測定する。

アレイ５０の行及び列を夫々横断して延在する書込デジット線２０及び書込ビット線２２は、通常それらの金属組成及び寸法（主に長さ）に依存するある抵抗値を有する金属線である。ＭＲＡＭアレイ５０は、典型的に、固定されているある電圧（例えば、５Ｖ又は３．３Ｖ）が供給される。付加的な要素１０がアレイ５０の行及び／又は列へ付加される場合に、個々の書込デジット線２０及び書込ビット線２２の抵抗値も増加する。然しながら、オームの法則によれば、固定した電圧及び増加する抵抗値の場合に、各金属線により担持することが可能な電流の量における対応する減少が存在している。このことは問題を提起する。何故ならば、上述したように、要素１０内へ情報を書込むために線２０及び２２においてある大きさの電流が必要とされるからである。付加的な行／列を受付けるための線２０及び線２２における長さの増加は、固定した供給電圧において、線２０及び２２が充分なプログラミング電流を担持することが可能であることを排除する場合がある。従って、与えられた固定した電圧及び与えられた線２０／２２の特性に対して、要素１０に対しての有効な書込を確保するためにアレイ５０において許容される最大線長さが存在している。

要素１０をプログラミングするための充分な電流の問題は、対応する複数個の要素からなるアレイ５０内のメモリ位置内へ全体的なワード（例えば、８ビット）を書込む場合により大きな懸念事項となる。この動作は、選択したメモリ位置と関連する書込デジット線に対してばかりでなく、そのメモリ位置に対して要素１０と関連している８個の書込ビット線に対して同時的に充分な電流を供給すべく使用可能であることを必要とする。ワード書込動作に対するこれら複数個の線２０／２２の間での使用可能な電流の潜在的な分割は、更に、個々の線の許容長さを制限する。最悪の場合には、与えられたメモリ位置と関連する要素１０の各々はワード（例えば、８ビット）書込期間中に変化されることが必要な場合があり、従って一般的に、アレイ５０の寸法、特に、線２０／２２の長さは、この最悪の場合を考えて設計されねばならない。

前述した線長さ制限問題に対して当該技術において幾つかの解決法が提案されている。１つの解決法は、要素１０の最小電流大きさ特性を減少させるために、要素１０の構造を変化させることであり、且つ、多分、それを製造するために使用される技術もである（例えば、物質、層付着深さ等）。代替的な構造及び／又は製造技術での実験は成功しなかった。別の解決方法は、線２０／２２の長さ制限を甘受し且つその寸法が上述した態様で制限されているアレイ５０から形成されるサブブロックを反復させることによりより大きな寸法のメモリを形成することである。この解決方法は、各サブブロックに対しての周辺回路（制御論理、デコーダー、読取／書込回路等）を反復的に包含させることの必要性のために、メモリに対して必要とされる全体的な面積が不当に増加するので望ましいものではない。

従って、供給電圧における増加を必要とすることなしにＭＡＲＭアレイ内の書込デジット線及び／又は書込ビット線長さを増加させることを可能とする解決方法に対する必要性が存在している。代替的に、書込デジット線及び書込ビット線長さを維持したままで供給電圧を減少させることを可能とする解決方法に対する必要性が存在している。

本発明の１実施例によれば、ランダムアクセスメモリアレイが、複数個のメモリ位置においてデータワードを格納するために複数個の行及び列に配列した複数個の第一ランダムアクセスメモリ要素を有している。本メモリアレイは、更に、少なくとも１個の付加的な列に配列した複数個の第二ランダムアクセスメモリ要素を有しており、１つの第二ランダムアクセスメモリ要素が、そのメモリ位置に格納されるデータワードが真又は補元バージョンであるか否かを表わすフラッグ値を格納するために各メモリ位置と関連している。該個別的なメモリ要素は、磁気ランダムアクセスメモリ要素を有することが可能である。一方、該個別的メモリ要素はフラッシュメモリセルを有することが可能である。

本ランダムアクセスメモリアレイは、書込回路を包含するランダムアクセスメモリ内において使用することが可能である。該書込回路は、書込むべくデータワードと比較するために磁気ランダムアクセスメモリアレイ内のそのメモリ位置において現在格納されているワードを読取るべく動作する。該現在格納されているワードを該書込むべきデータワードと置換させるために変化させることが必要なビット数が識別される。該ビット数が該格納されているワードにおけるビットの総数以下である場合には、該データワードは該アレイ内の該メモリ位置へ書込まれる。一方、該ビット数が該格納されているワードにおけるビット総数の半分を超えている場合には、該データワードは論理的に反転され且つ該アレイ内の該メモリ位置へ書込まれる。

本発明の１実施例は、ランダムアクセスメモリアレイ内のメモリ位置へデータワードを書込む方法である。第一に、現在格納されているワードが該ランダムアクセスメモリアレイ内のそのメモリ位置から読取られる。該現在格納されているワードは、該現在格納されているワードを該書込むべきデータワードと置換させるために変化させることが必要なビット数を識別するために該書込まれるべきデータワードと比較される。該ビット数が該格納されているワードにおけるビット総数の半分以下である場合には、該データワードは該ランダムアクセスメモリアレイ内の該メモリ位置へ書込まれる。該ビット数が該格納されているワードのビット総数の半分を超えている場合には、該データワードは論理的に反転され且つ該ランダムアクセスメモリアレイ内の該メモリ位置へ書込まれる。該データワードの論理的に反転されたバージョンが書込まれる度に、該メモリ位置と関連する該メモリ内のフラッグがセットされる。

本発明の更に別の実施例は、メモリアレイと書込論理回路とを包含するメモリである。該メモリアレイは、複数個のメモリ位置においてデータワードを格納するために複数個の行及び列に配列されている複数個の第一ランダムアクセスメモリ要素を包含している。該メモリアレイは、更に、少なくとも１個の付加的な列に配列されている複数個の第二ランダムアクセスメモリ要素を包含しており、１つの第二ランダムアクセスメモリ要素が、そのメモリ位置に格納されるデータワードが真又は論理的に反転されたバージョンであるか否かを表わすフラッグ値を格納するために各メモリ位置と関連している。該書込論理回路は、あるメモリ位置における現在格納されているワードを書込むべきデータワードと比較し且つ該現在格納されているワードを該書込むべきデータワードで置換させるために変化させることが必要なビット数を識別する比較器を包含している。該書込論理回路は、更に、該ビット数が該格納されているワードにおけるビットの総数の半分を超えている場合には、該データワードを論理的に反転させるインバータを包含している。

本発明の１つの側面においては、該書込論理回路は、該ビット数が該格納されているワードにおけるビットの総数を超えている場合には、該論理的に反転したデータワードをあるメモリ位置における第一ランダムアクセスメモリ要素へ書込むべく動作し、又は、該ビット数が該格納されているワードにおけるビット総数の半分以下である場合には、該データワードを該あるメモリ位置における第一ランダムアクセスメモリ要素へ書込むべく動作する。

本発明の別の側面においては、該書込論理回路は、更に、論理的に反転されたデータワードが書込まれるあるメモリ位置と関連する第二ランダムアクセスメモリ要素内にデータフラッグをセットすべく動作する。

図３を参照すると、本発明の１実施例に基づくＭＲＡＭメモリアレイ１５０のブロック図が示されている。アレイ１５０は、Ｎ×Ｍアレイ形式に配列されている複数個の個別的なＭＲＡＭ要素１０（図１Ａ及び１Ｂに示したもののいずれかを包含する任意の適宜のタイプのもの）を包含している。アレイ１５０は、各行／列交差点に位置されている個別的な要素１０が設けられている複数個の行１５２及び列１５４を包含している。与えられた複数個の列１５４の場合、例えば、アレイ１５０内のメモリ位置へ８ビットワードが書込まれる場合においては８に等しい、付加的なパリティ列１５６がアレイ１５０内に包含される。理解されるように、必要に応じてアレイ１５０内に例示した単一の付加的なパリティ列１５６を超えるものを設けることが可能である。アレイ１５０内の要素１０の各行５２は、ワード線１４及び書込デジット線２０を包含している。アレイ１５０内の要素１０の各行１５４及び１５６は、ビット線１２及び書込ビット線２２を包含している。書込デジット線２０及び書込ビット線２２の選択は、それに対して適宜の電流の印加と共に、選択された書込デジット線と書込ビット線とが交差するアレイ１５０における要素１０へ情報ビットを書込むこととなる。ビット線１２及びワード線１４の選択は、選択したビット線及びワード線の交差点に位置しているアクセストランジスタ１８をターンオンさせ、且つその大きさが磁気トンネル接合内の磁気ベクトルのプログラムされている非固定方向に依存する磁気トンネル接合１６抵抗を介して電流を流させる。選択したビット線１２へ接続されているセンスアンプ（不図示）が、要素１０の論理状態を「読取る」ために、磁気トンネル接合１６抵抗を介して流れる電流により影響されてビット線内を流れる電流を測定する。

メモリアレイ１５０は、更に、書込論理回路１６０を包含している。アレイ１５０内の与えられたメモリ位置が書込動作のために選択されている場合には、書込論理回路１６０は選択されたメモリ位置における要素１０の電流内容を読取り（矢印１６２）且つこれらの内容をそのメモリ位置に対して書込まれるデータと比較する１６４。その比較は、書込むべきデータを格納するために、該メモリ位置における幾つの要素１０がそれらの電流論理状態を変化させねばならないかを決定する。その比較が、要素１０の半分以下が書込まれるべきワードを書込むために選択されねばならないことを示す場合には、書込論理回路１６０は該ワードを該メモリ位置へ書込ませる（矢印１６６）。その比較が、要素１０の半分を超えるものが書込まれるべきワードを書込むために選択されねばならないことを示す場合には、書込論理回路１６０はアドレスされたメモリ位置と関連するパリティ列１５６の要素１０内にフラッグ値（所望により論理「１」又は論理「０」のいずれか）をセットし（矢印１６８）且つ書込まれるべきワードの論理的ＮＯＴ（即ち反転した）バージョンを該メモリ位置へ書込ませる（矢印１７０）。該パリティ列におけるセットされたフラッグは、アドレスされたメモリ位置に格納されているワードが実際には実際のワードの反転したもの即ち補元バージョンであることの表示を与える。

書込論理回路１６０に関して本明細書に記載するプロセス及び手順を実現するための論理回路の設計及び実現は当業者の能力内のものである。更に理解されるように、図３はアレイ１５０を使用するメモリの動作に必要な当業者にとって公知のその他の周辺制御及び動作回路を省略することにより簡単化されている。

書込論理回路１６０の前述した動作は、２，３の例示的な書込動作を検査することによりより良く理解することが可能である。

最初に、アレイ１５０内の与えられたメモリ位置が、現在、以下のワードデータ１１１０００１１を格納しており、且つ関連する列１５６におけるフラッグがセットされていない（例えば、それは論理「０」である）であると仮定する。次に、該与えられたメモリ位置へ書込まれるべきワードが以下のもの即ち１１１１０１０１であると仮定する。書込論理回路１６０により実施される比較１６４動作は、現在ワード１１１０００１１を保持している該与えられたメモリ位置へワード１１１１０１０１を書込むためには、該与えられたアドレス内の４番目、６番目及び７番目の位置における要素１０（左から）のみを変化させることが必要であるに過ぎない（即ち、ｘｘｘ０ｘ０１ｘ）であることを示す。３個の要素を変化させることが必要であるに過ぎず、且つ該ワードにおける全ビットの半分以下であるので、書込論理回路１６０は、該与えられたメモリ位置に対する書込デジット線及び該ワード内の４番目、６番目、７番目の要素１０の位置に対する書込ビット線が選択されるように書込１６６動作を制御する。その他の要素１０は選択され、従って、書込まれるべきワードに対応するそれらの以前の論理値を維持する。更に、書込論理回路１６０は、又、フラッグ値を論理「０」にセットし１６８、従って該メモリ位置が格納されているワードの真のバージョンを保持することを表わすために、該与えられたメモリ位置に対する書込デジット線及びパリティ列１５６に対する書込ビット線を選択する。

次に、再度、アレイ１５０内の与えられたメモリ位置が現在以下のワードデータ、即ち１１１０００１１を格納しており、且つ関連する列１５６におけるフラッグがセットされていない（例えば、それは論理「０」である）であると仮定する。次に、該与えられたメモリ位置へ書込まれるべきワードが以下のもの、即ち０１０１０１００であると仮定する。書込論理回路１６０により実施される比較１６４動作は、現在ワード１１１０００１１を保持している与えられたメモリ位置に対してワード０１０１０１００を書込むためには、該与えられたアドレス内の１番目、３番目、４番目、６番目、７番目、８番目の位置における要素１０（左側から）を変化させることが必要である（即ち、０ｘ０１ｘ１００）を示す。６個の要素を変化させることが必要であり、且つ６は該ワードにおける全ビットの半分を超えているので、書込論理回路１６０は該与えられたメモリ位置に対して反転した即ち補元ワード（即ち、１０１０１０１１）を書込むことを選択する。重要なことであるが、現在格納されているワード１１１０００１１と比較して、書込むべきワードの反転したバージョン１０１０１０１１の書込は、該与えられたメモリ位置における要素１０のうちの２個（即ち、左側から、２番目及び５番目の位置）の論理状態を変化させることが必要であるに過ぎず、且つこのことは６個の要素に対する書込よりもより少ない電流を使用することが認識される。従って、書込論理回路１６０は、該与えられたメモリ位置に対する書込デジット線及び該ワード内の２番目及び５番目の要素１０の位置及び該パリティ列内の位置（フラッグを論理「１」にセットするため）に対する書込ビット線が選択されるように書込１７０動作を制御する。更に、書込論理回路１６０は、又、該フラッグ値を論理「１」にセットし１６８、従って該メモリ位置が格納されているワードの反転された即ち補元バージョンを保持することを表わすために、該与えられたメモリ位置に対する書込デジット線及びパリティ列１５６に対する書込ビット線を選択する。

これら２つの例に関して、書込論理回路１６０は、各書込動作の場合に最小数の書込論理変化が要素１０に対してなされることが必要であるようにメモリアレイ１５０内の書込１６６／１７０動作を制御すべく機能することが理解される。より詳細には、与えられたメモリ位置に対してワードを書込む場合の個別的な要素１０の書込動作の最大数はワード内のビットの総数の半分を超えることはない。このことは、図２のアレイに関する従来の動作と極めて異なるものであり、その場合には、与えられたメモリ位置に対してのワードの書込は、理論的には、最悪の場合において、ワードにおける全ての８個のビットに対する要素１０が書込まれることを必要とする場合がある。アレイを設計する場合に、従来技術におけるメモリアレイ設計者は、線２０／２２の長さ及びアレイ寸法を選択する場合にこの最悪の場合を考慮に入れねばならない。然しながら、本発明においては、メモリアレイ設計者は、図３のメモリアレイ１５０に対する最悪の場合の半分を超えることがないということを知っているので、固定された電源からの使用可能な電流に鑑み線の長さを増加させ且つ最適化させるためにアレイの寸法を決定することが可能である（書込デジット線長さ及び書込ビット線長さの両方において）。代替的に、メモリアレイ設計者は、より低い電源で動作させるために与えられた寸法でアレイを設計することが可能である。

メモリアレイ１５０に対して磁気ランダムアクセスでメモリ位置に対してデータワードを書込む方法は、最初に、磁気ランダムアクセスメモリアレイ内のそのメモリ位置において現在格納されているワードを読取ることを包含している。この読取動作は、該メモリにより達成され、且つ、多分、特に、「書込前の読取」動作を与えることにより従来の論理回路を使用して書込論理回路１６０により達成される。次に、該現在格納されているワードが書込まれるべきデータワードと比較され、且つ現在格納されているワードを書込むべきデータワードで置換させるのに磁気的に変化させることが必要なビット数の識別を行う。この比較及び識別動作は、該メモリにより達成され、且つ多分、特に、ワード間のビット毎の比較を与える従来の論理回路及び置換を行うために変化させることが必要なビット数を該比較から決定するための評価回路を使用して、書込論理回路１６０により達成される。次に、該ビット数が格納されているワードにおけるビット総数の半分以下である場合には、そのデータワードが磁気ランダムアクセスメモリアレイ内の該メモリ位置へ磁気的に書込まれる。この動作は、基本的に、従来のＭＲＡＭデータ書込動作と同一であり、従って、従来の磁気メモリ書込回路を使用する。一方、該ビット数が該格納されているワードのビット総数の半分を超える場合には、該データワードは論理的に反転されたデータワードであり、磁気ランダムアクセスメモリアレイ内の該メモリ位置へ磁気的に書込まれる。ビット毎の論理インバータ回路を使用して該データワードを反転させ、且つ、上述したように、書込動作は、基本的に、従来のＭＲＡＭデータ書込動作と同一であり（該反転されたワードを除き）、従って、従来の磁気メモリ書込回路を使用する。更に、本方法は、該反転されたデータワードが磁気ランダムアクセスメモリアレイ内のメモリ位置へ磁気的に書込まれる場合にはメモリアレイ１５０内にフラッグをセットし、且つ書込まれるデータワードが真のバージョンである場合には、該フラッグをクリアする。該フラッグが磁気メモリ位置１０により維持されるので、該フラッグをセットし且つクリアするプロセスは、該アレイ内の任意のその他のメモリ位置１０の論理状態を設定するのと基本的に同一であり、従って、従来の磁気メモリ書込回路を使用する。１つ又はそれ以上の位置１０が書込まれることが必要である場合には、本方法は変化されることが必要なメモリ位置におけるか又はそれと関連する磁気ランダムアクセスメモリアレイ内の１つ又はそれ以上のメモリ位置を選択し、次いで、これらの選択したメモリ要素の各々において対応する書込デジット線及び書込ビット線電流を制御して適宜のデータを書込む（即ち、データワード又はフラッグのビット）。書込デジット線及び書込ビット線への電流を発生し且つ印加するのに必要な回路は当業者に公知である。

前述した説明は磁気ランダムアクセスメモリに関する実現に焦点を当てたものであるが、当業者により理解されるように、この実現例はその他のメモリ技術に対して等しく適用可能である。例えば、代替的実施例において、アレイ１５０は、各々が当業者に公知の構造のフラッシュメモリセルを有している要素１０で充満されているアレイを有している。このようなフラッシュメモリは、本発明の実施例に基づく比較及び真／補元ワード書込動作から利点を得ることが可能である。何故ならば、このことはフラッシュメモリ内の電流の引出し及び電力の必要性を減少させるからである。この制御された書込動作は低パワーフラッシュ、及び、多分、マルチレベルフラッシュ適用例においてフラッシュメモリ動作を向上させる。

図３におけるメモリアレイ１５０で実施される書込１６６／１７０動作に従って、各与えられたメモリ位置が格納されているワードの真バージョン又は該ワード（フラッグを格納するパリティ列１５６内の要素１０により特定される如く）の補元（即ち反転された）バージョンのいずれかを包含することが可能である。該与えられたメモリ位置からその後にワードを読取る場合にこの事実を考慮に入れねばならない。

メモリアレイ１５０は、更に、読取論理回路１８０を包含しており、それはアレイ１５０内の各選択した要素１０の論理状態を検知するためのセンスアンプ１８２（列１５４及び１５６毎に１個）を包含している。データ格納列１５４の各々に関して、反転論理回路１８４がセンスアンプ１８２へ接続されており、選択した要素１０を読取ることからセンスアンプにより出力される真ビットに加えて、反転された（即ち補元）ビットを発生する。マルチプレクサ回路１８６は、各列１５４に対し、真ビット値（センスアンプ１８２から）及び補元ビット値（反転論理回路１８４から）の両方を受取る。マルチプレクサ回路１８６によるこれら２つの入力の間の選択は、読取ワードと関連しているパリティ列１５６内の要素１０に対するセンスアンプ１８２により読取られる論理値に従って行われる。パリティビットが論理「０」であり、そのメモリ位置に格納されているワードが真バージョンであることを表わす場合には、マルチプレクサ回路１８６は、読取ワードに対する真ビット値入力の各々を出力１８８に対して選択する。一方、該パリティビットが論理「１」であり、そのメモリ位置に格納されているワードが反転された、即ち補元バージョンであることを表わす場合には、マルチプレクサ回路１８６は、読取ワードに対する補元ビット値入力の各々を出力１８８に対して選択し、従ってそのメモリ位置へワードデータを書込む１７０場合に書込論理回路１６０によって実施されたワードの以前の反転に対して補正を行う。

本明細書において使用されているような「接続された」又は「結合された」という用語は、言及されたコンポーネントの間の直接的な接続を必ずしも必要とするものではない。そうではなく、当業者により理解されるように、図面は例示的であり且つその他のコンポーネント又は装置を介しての間接的な接続又は結合も本発明の動作から逸脱すること無しに可能なものである。

以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。

（Ａ）及び（Ｂ）は従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）要素の各概略図。 従来のＭＲＡＭメモリアレイのブロック図。 本発明の１実施例に基づくＭＲＡＭメモリアレイのブロック図。

符号の説明

１０ ＭＲＡＭ要素
１２ ビット線
１４ ワード線
１６ 磁気トンネル接合
１８ アクセストランジスタ
２０ 書込デジット線
２２ 書込ビット線
１５０ ＭＲＡＭメモリアレイ
１５２ 行
１５４ 列
１５６ パリティ列
１６０ 書込論理回路
１８０ 読取論理回路
１８２ センスアンプ
１８４ 反転論理回路
１８６ マルチプレクサ回路

Claims (46)

1. 磁気ランダムアクセスメモリアレイ内のメモリ位置へデータワードを書込む方法において、
   前記磁気ランダムアクセスメモリアレイ内のそのメモリ位置に現在格納されているワードを読取り、
   前記現在格納されているワードを書込まれるべきデータワードと比較し且つ前記現在格納されているワードを前記書込まれるべきデータワードで置換するために磁気的に変化させることが必要となるビット数を識別し、
   前記ビット数が前記格納されているワードにおけるビット総数の半分以下である場合には、前記データワードを前記磁気ランダムアクセスメモリアレイ内の前記メモリ位置へ磁気的に書込み、
   前記ビット数が前記格納されているワードにおけるビット総数の半分を超えている場合には、論理的にデータワードを反転させ且つ前記反転したデータワードを前記磁気ランダムアクセスメモリアレイ内のメモリ位置へ磁気的に書込む、
   ことを特徴とする方法。
2. 請求項１において、前記データワードを磁気的に書込む場合に、
   前記現在格納されているワードを前記書込むべきデータワードで置換させるために変化させることが必要なメモリ位置において前記磁気ランダムアクセスメモリアレイ内のメモリ要素を選択し、
   前記データワードのビットを書込むためにこれらの選択したメモリ要素の各々における書込デジット線及び書込ビット線電流を制御する、
   ことを特徴とする方法。
3. 請求項１において、前記反転したデータワードを磁気的に書込む場合に、
   前記現在格納されているワードを前記反転したデータワードで置換するために変化させることが必要なメモリ位置における前記磁気ランダムアクセスメモリアレイ内のメモリ要素を選択し、
   前記反転したデータワードのビットを書込むためにこれらの選択したメモリ要素の各々における書込デジット線及び書込ビット線電流を制御する、
   ことを特徴とする方法。
4. 請求項１において、更に、前記反転したデータワードを前記磁気ランダムアクセスメモリアレイ内の前記メモリ位置へ磁気的に書込む場合にフラッグをセットすることを特徴とする方法。
5. 請求項４において、前記フラッグをセットする場合に、
   前記メモリ位置と関連している前記磁気ランダムアクセスメモリアレイ内のパリティメモリ要素を選択し、
   セットされているフラッグを表わす論理状態を書込むために前記選択したパリティメモリ要素において書込デジット線及び書込ビット線電流を制御する、
   ことを特徴とする方法。
6. 磁気ランダムアクセスメモリにおいて、
   データワードを書込むべきメモリ位置を包含している磁気ランダムアクセスメモリアレイ、
   前記磁気ランダムアクセスメモリアレイ内のそのメモリ位置における現在格納されているワードを読取る手段、
   前記現在格納されているワードと前記書込むべきデータワードとを比較し且つ前記現在格納されているワードを前記書込まれるべきデータワードで置換させるために磁気的に変化させることが必要となるビット数を識別する手段、
   前記ビット数が前記格納されているワードにおけるビットの総数以下である場合に前記磁気ランダムアクセスメモリアレイ内の前記メモリ位置へ前記データワードを磁気的に書込む手段、
   前記ビット数が前記格納されているワードにおけるビット総数の半分を超えている場合には、データワードを論理的に反転させ且つ前記反転したデータワードを前記磁気ランダムアクセスメモリアレイ内の前記メモリ位置へ磁気的に書込む手段、
   を有していることを特徴とするメモリ。
7. 請求項６において、前記データワードを磁気的に書込む手段が、
   前記現在格納されているワードを前記書込まれるべきデータワードで置換するために変化させることが必要である前記メモリ位置における前記磁気ランダムアクセスメモリアレイ内のメモリ要素を選択する手段、
   前記データワードのビットを書込むためにこれらの選択したメモリ要素の各々において書込デジット線及び書込ビット線電流を制御する手段、
   を有していることを特徴とするメモリ。
8. 請求項６において、前記反転したデータワードを磁気的に書込む手段が、
   前記現在格納されているワードを前記反転したデータワードで置換するために変化されることが必要なメモリ位置において前記磁気ランダムアクセスメモリアレイ内のメモリ要素を選択する手段、
   前記反転したデータワードのビットを書込むためにこれらの選択したメモリ要素の各々において書込デジット線及び書込ビット線電流を制御する手段、
   を有していることを特徴とするメモリ。
9. 請求項６において、更に、前記反転したデータワードを前記磁気ランダムアクセスメモリアレイ内の前記メモリ位置へ磁気的に書込む場合にフラッグをセットする手段を有していることを特徴とするメモリ。
10. 請求項９において、前記フラッグをセットする手段が、
    前記メモリ位置と関連している前記磁気ランダムアクセスメモリアレイ内のパリティメモリ要素を選択する手段、
    前記セットしたフラッグを表わす論理状態を書込むために前記選択したパリティメモリ位置において書込デジット線及び書込ビット線電流を制御する手段、
    を有していることを特徴とするメモリ。
11. 磁気ランダムアクセスメモリアレイにおいて、
    複数個のメモリ位置にデータワードを格納するために複数個の行及び列に配列した複数個の第一磁気ランダムアクセスメモリ要素、
    少なくとも１個の付加的な列内に配列されている複数個の第二磁気ランダムアクセスメモリ要素、
    を有しており、１つの第二磁気ランダムアクセスメモリ要素が各メモリ位置と関連しておりそのメモリ位置に格納されているデータワードが真又は補元バージョンであるか否かを表わすフラッグ値を格納するアレイ。
12. 請求項１１において、前記第一及び第二磁気ランダムアクセスメモリ要素の各々が、
    磁気トンネル接合、
    前記磁気トンネル接合と関連しており且つ前記要素内に情報を格納するために前記磁気トンネル接合との磁気ベクトル配向を制御する形態とされている書込ビット線及び書込データ線、
    を有しているアレイ。
13. 請求項１２において、前記第一及び第二磁気ランダムアクセスメモリ要素の各々が、更に、
    前記磁気トンネル接合とビット線との間に接合されているアクセストランジスタ、
    を有しているアレイ。
14. 請求項１３において、更に、前記アクセストランジスタのゲート端子へ接続しているワードを有しているアレイ。
15. 請求項１２において、前記第一及び第二磁気ランダムアクセスメモリ要素の各々が、更に、
    前記磁気トンネル接合の一端と基準電圧との間に接続されているアクセストランジスタ、
    を有しているアレイ。
16. 請求項１５において、更に、前記アクセストランジスタのゲート端子へ接続しているワード線及び前記磁気トンネル接合の別の端部へ接続しているビット線を有しているアレイ。
17. ランダムアクセスメモリアレイにおいて、
    複数個のメモリ位置にデータワードを格納するために複数個の行及び列に配列されている複数個の第一ランダムアクセスメモリ要素、
    少なくとも１個の付加的な列内に配列されている複数個の第二ランダムアクセスメモリ要素、
    を有しており、１つの第二ランダムアクセスメモリ要素が各メモリ位置と関連しておりそのメモリ位置に格納されるデータワードが真又は補元バージョンであるか否かを表わすフラッグ値を格納するアレイ。
18. 請求項１７において、前記第一及び第二ランダムアクセスメモリ要素の各々が、
    磁気トンネル接合、
    前記磁気トンネル接合と関連しており且つ前記要素内に情報を格納するために前記磁気トンネル接合との磁気ベクトル配向を制御する形態とされている書込ビット線及び書込データ線、
    を有している磁気ランダムアクセスメモリ要素であるアレイ。
19. 請求項１８において、前記第一及び第二磁気ランダムアクセスメモリ要素の各々が、更に、
    前記磁気トンネル接合とビット線との間に接続されているアクセストランジスタ、
    を有しているアレイ。
20. 請求項１９において、更に、前記アクセストランジスタのゲート端子へ接続しているワード線を有しているアレイ。
21. 請求項１８において、前記第一及び第二磁気ランダムアクセスメモリ要素の各々が、更に、
    前記磁気トンネル接合の一端と基準電圧との間に接続しているアクセストランジスタ、
    を有しているアレイ。
22. 請求項１７において、前記第一及び第二ランダムアクセスメモリ要素の各々がフラッシュメモリセルであるアレイ。
23. メモリにおいて、
    複数個のメモリ位置にデータワードを格納するために複数個の行及び列に配列されている複数個の第一ランダムアクセスメモリ要素と、
    少なくとも１個の付加的な列内に配列されている複数個の第二ランダムアクセスメモリ要素と、
    を有しており、１つの第二ランダムアクセスメモリ要素が各メモリ位置と関連しておりそのメモリ位置に格納されているデータワードが真又は論理的に反転されたバージョンであるか否かを表わすフラッグ値を格納するメモリアレイ、
    あるメモリ位置における現在格納されているワードを書込まれるべきデータワードと比較し且つ前記現在格納されているワードを前記書込むべきデータワードで置換するために変化させることが必要なビット数を識別する比較器と、
    前記ビット数が前記格納されているワードにおけるビット総数の半分を超えている場合に前記データワードを論理的に反転させるインバータと、
    を有している書込論理回路、
    を有しているメモリ。
24. 請求項２３において、前記ビット数が前記格納されているワードにおけるビット総数の半分以下である場合に前記データワードをあるメモリ位置における前記第一ランダムアクセスメモリ要素へ書込むべく前記書込論理回路が動作するメモリ。
25. 請求項２３において、前記ビット数が前記格納されているワードにおけるビットの総数を超えている場合に前記論理的に反転したデータワードを前記あるメモリ位置における前記第一ランダムアクセスメモリへ書込むべく前記書込論理回路が動作するメモリ。
26. 請求項２５において、前記書込論理回路は、更に、前記論理的に反転したデータワードが書込まれる前記あるメモリ位置と関連している前記第二ランダムアクセスメモリ要素内に前記データフラッグをセットすべく動作するメモリ。
27. 請求項２３において、前記第一及び第二ランダムアクセスメモリ要素の各々がフラッシュメモリセルであるメモリ。
28. 請求項２３において、前記第一及び第二ランダムアクセスメモリ要素の各々が磁気ランダムアクセスメモリ要素であるメモリ。
29. 請求項２３において、更に、
    前記第一及び第二ランダムアクセスメモリ要素の選択したものに格納されているデータに対する値を出力するための前記アレイにおける各列に対してのセンスアンプと、
    前記選択した第一ランダムアクセスメモリ要素に格納されているものに対する論理的に反転した値を発生するための反転回路と、
    前記選択した第一ランダムアクセスメモリ要素に対する前記値及び論理的に反転した値を受取り且つ更に読取出力に対し前記値と論理的に反転した値との間で選択するためのマルチプレクス選択制御信号として前記選択した第二ランダムアクセスメモリ要素の値を受取るマルチビットマルチプレクサと、
    を有している読取論理回路、
    を有しているメモリ。
30. メモリにおいて、
    複数個のメモリ位置においてデータワードを格納するために複数個の行及び列に配列されている複数個の第一ランダムアクセスメモリ要素と、
    少なくとも１つの付加的な列内に配列されている複数個の第二ランダムアクセスメモリ要素と、を有しており、１つの第二ランダムアクセスメモリ要素が各メモリ位置と関連しておりそのメモリ位置に格納されているデータワードが真又は論理的に反転したバージョンであるか否かを表わすフラッグ値を格納するメモリアレイ、
    前記第一及び第二ランダムアクセスメモリ要素の選択したものに格納されているデータに対し値を出力するための前記アレイ内の各列に対するセンスアンプと、
    前記選択した第一ランダムアクセスメモリ要素に格納されているものに対し論理的に反転した値を発生するための反転回路と、
    前記選択した第一ランダムアクセスメモリ要素に対する前記値及び論理的に反転した値を受取り且つ更に読取出力に対し前記値と論理的に反転した値との間で選択するためのマルチプレクス選択制御信号として前記選択した第二ランダムアクセスメモリ要素の値を受取るマルチビットマルチプレクサと、
    を有している読取論理回路、
    を有しているメモリ。
31. 請求項３０において、前記第一及び第二ランダムアクセスメモリ要素の各々がフラッシュメモリセルであるメモリ。
32. 請求項３０において、前記第一及び第二ランダムアクセスメモリ要素の各々が磁気ランダムアクセスメモリ要素であるメモリ。
33. 請求項３０において、更に、
    あるメモリ位置における現在格納されているワードを書込むべきデータワードと比較し且つ前記現在格納されているワードを前記書込むデータワードで置換するために変化させることが必要なビット数を識別する比較器と、
    前記ビット数が前記格納されているワードにおけるビット総数の半分を超えている場合に前記データワードを論理的に反転させるためのインバータと、
    を有している書込論理回路、
    を有しているメモリ。
34. 請求項３３において、前記ビット数が前記格納されているワードにおけるビット総数の半分以下である場合に、前記データワードを前記あるメモリ位置における前記第一ランダムアクセスメモリ要素へ書込むべく前記書込論理回路が動作するメモリ。
35. 請求項３３において、前記ビット数が前記格納されているワードにおけるビット総数の半分を超えている場合に前記あるメモリ位置における前記第一ランダムアクセスメモリ要素へ論理的に反転したデータワードを書込むべく前記書込論理回路が動作するメモリ。
36. 請求項３５において、前記書込論理回路が、更に、前記論理的に反転したデータワードが書込まれる前記あるメモリ位置と関連する前記第二ランダムアクセスメモリ要素内に前記データフラッグをセットすべく前記書込論理回路が動作するメモリ。
37. ランダムアクセスメモリアレイ内のメモリ位置にデータワードを書込む方法において、
    前記ランダムアクセスメモリアレイ内のそのメモリ位置に現在格納されているワードを読取り、
    前記現在格納されているワードを書込むべきデータワードと比較し且つ前記現在格納されているワードを前記書込むべきデータワードで置換させるために変化させることが必要なビット数を識別し、
    前記ビット数が前記格納されているワードにおけるビット総数の半分以下である場合には、前記データワードを前記ランダムアクセスメモリアレイ内の前記メモリ位置へ書込み、
    前記ビット総数が前記格納されているワードにおけるビット総数の半分を超えている場合には、データワードを論理的に反転させ且つ前記反転したデータワードを前記ランダムアクセスメモリアレイ内の前記メモリ位置へ書込む、
    ことを包含している方法。
38. 請求項３７において、前記データワードを書込む場合に、
    前記現在格納されているワードを前記書込むべきデータワードで置換させるために変化させることが必要なメモリ位置における前記ランダムアクセスメモリアレイ内のメモリ要素を選択し、
    これらの選択したメモリ装置を前記データワードのビットを書込むために変化させる、
    ことを包含している方法。
39. 請求項３７において、前記反転したデータワードを書込む場合に、
    前記現在格納しているワードを前記反転したデータワードで置換させるために変化させることが必要な前記メモリ位置における前記ランダムアクセスメモリアレイ内のメモリ要素を選択し、
    前記反転したデータワードのビットを書込むためにこれらの選択したメモリ要素を変化させる、
    ことを包含している方法。
40. 請求項３７において、更に、前記反転したデータワードを前記ランダムアクセスメモリアレイ内の前記メモリ位置へ書込む場合にフラッグをセットすることを包含している方法。
41. 請求項４０において、前記フラッグをセットする場合に、
    前記メモリ位置と関連している前記ランダムアクセスメモリアレイ内のパリティメモリ要素を選択し、
    前記フラッグがセットされていることを表わす論理状態を前記パリティメモリ要素へ書込む、
    ことを包含している方法。
42. ランダムアクセスメモリにおいて、
    データワードを書込むべきメモリ位置を包含しているランダムアクセスメモリアレイ、
    前記ランダムアクセスメモリアレイ内のそのメモリ位置に現在格納されているワードを読取る手段、
    前記現在格納されているワードを前記書込むべきデータワードと比較し且つ前記現在格納されているワードを前記書込むべきデータワードで置換させることが必要なビット数を識別する手段、
    前記ビット数が前記格納されているワードにおけるビット総数の半分以下である場合に前記データワードを前記ランダムアクセスメモリアレイ内の前記メモリ位置へ書込む手段、
    前記ビット総数が前記格納されているワードにおけるビット総数の半分を超えている場合にデータワードを論理的に反転させ且つ前記反転したデータワードを前記ランダムアクセスメモリアレイ内の前記メモリ位置へ書込む手段、
    を有しているメモリ。
43. 請求項４２において、前記データワードを書込む手段が、
    前記現在格納されているワードを前記書込むべくデータワードで置換させるために変化させることが必要な前記メモリ位置における前記ランダムアクセスメモリアレイ内のメモリ要素を選択する手段、
    前記データワードのビットを書込むためにこれらの選択したメモリ要素を変化させる手段、
    を有しているメモリ。
44. 請求項４２において、前記反転データワードを書込む手段が、
    前記現在格納されているワードを前記反転したデータワードで置換させるために変化させることが必要な前記メモリ位置における前記ランダムアクセスメモリアレイ内のメモリ要素を選択する手段、
    前記反転データワードのビットを書込むためにこれらの選択したメモリ要素を変化させる手段、
    を有しているメモリ。
45. 請求項４２において、更に、前記反転したデータワードを前記ランダムアクセスメモリアレイ内の前記メモリ位置へ書込む場合にフラッグをセットする手段を有しているメモリ。
46. 請求項４５において、前記フラッグをセットする手段が、
    前記メモリ位置と関連している前記ランダムアクセスメモリアレイ内のパリティメモリ要素を選択する手段、
    前記セットされているフラッグを表わす論理状態を前記パリティメモリ要素へ書込む手段、
    を有しているメモリ。

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