JP2002083500A - 磁気抵抗メモリ効果を有するメモリセルを備えた集積メモリ - Google Patents

磁気抵抗メモリ効果を有するメモリセルを備えた集積メモリ

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Abstract

(57)【要約】 【課題】 行ラインと列ラインとの間に短絡を起こすよ
うな欠陥メモリセルがある場合、このメモリの修復コス
トを軽減できるようにすることである。 【解決手段】 この課題は、複数の列ラインのうちの１
つと複数の行ラインのうちの１つとの間に接続され、そ
れぞれの列ラインと行ラインと電気的に接続されてい
る、磁気抵抗メモリ効果を有するメモリセルを備えた集
積メモリによって解決され、これらのメモリセルは、各
列ライン及び／又は行ラインから、ある電流を利用して
各メモリセルから分離可能であるように構成されている
ので、各電気接続は遮断されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、それぞれ複数の列
ラインと複数の行ラインとの間に接続された、磁気抵抗
メモリ効果を有するメモリセルを備えた集積メモリに関
する。
【０００２】
【従来の技術】磁気抵抗メモリ効果を有するメモリセル
は、一般的に、データ信号を記憶するためにその状態を
変化させることができる強磁性層を有している。このメ
モリ効果は、一般にいわゆるＧＭＲ効果（giant magnet
oresistive）又はＴＭＲ効果（tunneling magnetoresis
tive）として公知である。このようなメモリセルの電気
抵抗は、強磁性層の磁化に依存している。
【０００３】いわゆるＭＲＡＭメモリとも呼ばれてい
る、このようなメモリセルを備えた集積メモリは、例え
ばＤＲＡＭ型集積メモリと同様に構成されることが多
い。この種のメモリは、一般的に互いにほぼ平行に延在
する行ラインと列ラインを有するメモリセル構成を有し
ており、これらの行ラインは通常、列ラインに対し交差
している。
【０００４】この種のＭＲＡＭメモリは、国際特許第Ｗ
Ｏ９９／１４７６０号より公知である。ここではメモリ
セルは、それぞれ１つの行ラインと１つの列ラインとの
間に接続され、それぞれの行ライン及び列ラインと電気
的に接続されている。磁気抵抗メモリ効果を有するこれ
らのメモリセルは、ここでは行ライン及び列ラインより
も高抵抗である。これらの列ラインは、メモリセルのう
ちの１つのデータ信号の読み出しのために、読み出し増
幅器つまりセンスアンプに接続されている。この読み出
しのために、列ライン上で検出可能な電流が測定され
る。
【０００５】このようなＭＲＡＭメモリには、ＤＲＡＭ
メモリにおけるような、データ信号の読み出しのために
メモリセルをアドレス指定によりそれぞれの列ラインと
接続させるダイオードやトランジスタが存在しない。こ
のため、特にメモリセルの幾何学的配置において有利で
ある。特に、メモリセルを積層して配置することによ
り、メモリセルの配置スペースを節減することが可能と
なる。
【０００６】例えば製造プロセスにおける変動などの製
造条件的な影響や経年変化の結果として、各メモリセル
の抵抗が不所望に比較的低くなり、それにより誤動作を
起こす可能性がある。このような欠陥メモリセルを介在
させると、それぞれの接続された列ラインや行ラインは
実質的に短絡してしまう。この列ライン若しくは行ライ
ンに沿ったその他のメモリセルにもまた、このような短
絡が起こる。さらに機能テストの際に、メモリセルのう
ちの１つによる短絡のために、該当するラインに沿って
いるその他のメモリセルがテストできなくなる可能性も
ある。欠陥メモリセルを有するメモリの修復の際、該当
する各行ライン又は列ラインのみを交換することによっ
てはこの問題は解決しない。その理由は、その他の関係
するラインのメモリセルに依然として短絡によりその機
能に障害が生じているからである。従ってこのような場
合は、欠陥メモリセルの両方の該当するラインを交換し
なければならない。
【０００７】
【発明が解決しようとする課題】本発明の課題は、冒頭
に述べた形式の集積メモリにおいて、行ラインと列ライ
ンとの間に短絡を起こすような欠陥メモリセルがある場
合、このメモリの修復コストを軽減できるようにするこ
とである。
【０００８】
【課題を解決するための手段】この課題は、複数の列ラ
インのうちの１つと複数の行ラインのうちの１つとの間
に接続され、それぞれの列ラインと行ラインと電気的に
接続されている、磁気抵抗メモリ効果を有するメモリセ
ルを備えた集積メモリによって解決され、これらのメモ
リセルは、各列ライン及び／又は行ラインから、ある電
流を利用して各メモリセルから分離可能であるように構
成されているので、各電気接続は遮断されている。
【０００９】
【発明の実施の形態】本発明の集積メモリによれば、接
続された各列ラインと行ラインとの間に短絡を引き起こ
す欠陥メモリセルが生じた際、これらのメモリセルを、
それぞれの電気接続が遮断されるように分離することが
可能である。これにより、該当する行ラインと列ライン
との間の短絡が遮断される。これにより、欠陥メモリセ
ルに接続された列ライン及び行ラインと、これに接続さ
れたメモリセルはもはや短絡することがない。欠陥メモ
リセルに接続された列ライン及び行ラインは、例えば集
積メモリの通常作動又はテスト作動のために、引き続き
使用することができる。この場合、メモリセルを分離す
るためのコストはかなり少ない。基本的には、ラインを
交換する必要がない。
【００１０】有利には、この集積メモリは、欠陥メモリ
セルの修復のための冗長メモリセルを有する。これらの
冗長メモリセルは、アドレス指定により欠陥メモリセル
を有する正規のラインと交換することができる、少なく
とも１つの冗長行ライン及び／又は冗長列ラインにより
まとめられている。この場合この集積メモリは、例えば
外部テスト装置によりテストされ、その後いわゆる冗長
分析に基づき冗長素子のプログラミングが行われる。そ
の後、冗長回路がプログラミング可能な素子を、例えば
プログラミング可能なフューズの形態で有し、これらの
フューズは、交換すべきラインのアドレスを記憶するた
めに用いられる。
【００１１】欠陥メモリが存在する際にこの集積メモリ
を修復するには、ただ該当するラインを冗長ラインと交
換すればよいだけである。欠陥メモリセルの短絡は遮断
されているので、該当するライン以外のラインは、引き
続き作動可能である。これにより有利には修復コストが
軽減される。
【００１２】この集積メモリが複数の冗長行ライン及び
冗長列ラインを有していれば、欠陥メモリセルが存在す
る場合、もし欠陥メモリセルが前もって例えば接続され
た行ラインから分離されれば、この該当する行ラインに
沿って、残りのメモリセルのための機能テストを続行さ
せることができる。このようにして、たとえ途中で欠陥
メモリセルが生じても、集積メモリの全てのメモリセル
をテストすることができる。このことの利点は、その後
の冗長分析に基づき、目的とされる最適な冗長ラインの
プログラミングが行えるということである。これらの冗
長ラインの数はたいていの場合制限されているので、こ
のようにして製造する集積メモリの歩留まりを良くする
ことができる。
【００１３】本発明によるメモリの実施形態において
は、メモリセルのうちの１つからのデータ信号の読み出
し又はデータ信号のメモリセルのうちの１つへの書き込
みのための電流に対し、欠陥メモリセルを分離するため
の電流を増大させてある。欠陥メモリセルを分離するた
めの電流は、例えば外部に接続された電源により生成さ
れる。この時有利には、上限電圧値が設定されているた
め、増大させた電流を供給する際に、所定の電圧値を上
回ることはない。
【００１４】本発明による集積メモリの有利な実施形態
においては、これらのメモリセルとそれぞれ接続された
列ラインとの間及び／又はこれらのメモリセルとそれぞ
れ接続された行ラインとの間に、それぞれ電気的な導体
路が設けられている。これらの導体路は設定破断個所を
有しており、これは欠陥メモリセルを分離するための電
流により切り離し可能である。この設定破断個所は、例
えば各導体路の幅をテーパ状にすることにより得られ
る。このテーパ部の構成により、各導体路は欠陥メモリ
セルを分離するための電流により切り離される。
【００１５】本発明による集積メモリのその他の実施形
態において、これらのメモリセルは電気的に分離可能な
材料を有しており、この材料は、メモリセルと各列ライ
ン及び／又は行ラインとの間に接続されている。この材
料は、欠陥メモリセルを分離するための電流により、メ
モリセルと両方の接続されたラインのうちの１つ又は両
ラインとの間の電気接続を遮断するように構成されてい
る。そのためこの分離可能な材料は、有利には層状にメ
モリセルの上に設けられている。
【００１６】その他の有利な実施形態は、従属請求項に
記載されている。
【００１７】
【実施例】以下本発明を、実施例を図示した図面に基づ
き詳細に説明する。
【００１８】図１は、本発明の磁気抵抗メモリ効果を有
するメモリセルＭＣを備えたメモリの実施例を示す。メ
モリセルとしては、ここではビットラインＢＬ０〜ＢＬ
ｎとして表示されている列ライン、及び、ここではワー
ドラインＷＬ０〜ＷＬｍとして表示されている行ライン
よりも高抵抗であれば、あらゆる公知のＧＭＲ／ＴＭＲ
素子が適している。このメモリは、ここでは実例として
挙げた個数のワードラインとビットラインを有してい
る。マトリックス状のメモリセルフィールド１に配置さ
れているこれらのメモリセルＭＣは、それぞれビットラ
インＢＬ０〜ＢＬｎとワードラインＷＬ０〜ＷＬｍとの
間に接続されている。
【００１９】これらのメモリセルＭＣのうちの１つから
データ信号を読み出すために、相応するビットライン
は、例えばセンスアンプに接続されているが、このセン
スアンプは図１には示されていない。メモリセルに記憶
された情報を読み出すには、該当するワードラインが制
御される。そのためにこのワードラインに、所定の電位
が印加されるため、読み出すべきメモリセルを通る電流
が生じる。その他の全てのワードラインは、例えば基準
電位におかれている。この読み出すべきメモリセルに接
続されたビットラインは、データ信号を読み出すため
に、相応するセンスアンプに接続され、このセンスアン
プはこの電流を検出する。
【００２０】この図１に示されたメモリセルＭＣ１２
は、ワードラインＷＬ１とビットラインＢＬ２との間に
接続されている。このメモリセルＭＣ１２に欠陥がある
と仮定する。このメモリセルＭＣ１２を介してビットラ
インＢＬ２とワードラインＷＬ１は短絡するが、これは
図１に概略的に短絡カーブＫＳで示してある。この短絡
が例えばメモリの通常作動中に生じていれば、メモリセ
ルを選択する際、ワードラインＷＬ１又はビットライン
ＢＬ２に沿って適正な読み出しプロセスや書き込みプロ
セスを行うことができなくなる。この場合、データ信号
の読み出し又は書き込みのための電流に、メモリセルＭ
Ｃ１２内の短絡により引き起こされた電流が重畳されて
しまう。
【００２１】本発明によれば、このメモリセルＭＣ１２
は、ビットラインＢＬ２及び／又はワードラインＷＬ１
から電流ＩＢを用いて分離可能であるように構成され
る。この電流ＩＢは、ここでは外部の電源から供給さ
れ、データ信号の読み出し又は書き込み用の電流よりも
増大させてある。このようにして、ビットラインＢＬ２
とワードラインＷＬ１との間の短絡した電気接続を遮断
することが可能になる。このメモリセルＭＣ１２は、こ
こではスイッチＳＢ、ＳＷにより適切にアドレス指定さ
れる。電流ＩＢを生成するための電源とワードラインＷ
Ｌ１は、それぞれこのメモリの基準電位ＧＮＤに接続さ
れている。
【００２２】このメモリセルフィールド１のメモリセル
ＭＣは、例えば機能テストにおいてその機能性に関しテ
ストされる。ここで欠陥メモリセルＭＣが検出される
と、このメモリセルＭＣは、上記の様にして分離するこ
とができる。これによりこのメモリセルフィールド１
は、不所望な短絡電流を起こすことなく完全にテストで
きる。欠陥メモリセルＭＣが生じた際は、該当するワー
ドラインＷＬ０〜ＷＬｍ若しくは該当するビットライン
ＢＬ０〜ＢＬｎは冗長ワードラインＲＷＬ又は冗長ビッ
トラインＲＢＬと交換することができる。メモリセルフ
ィールド１を完全にテストすることにより、完全な冗長
分析が可能であり、それに基づいて、冗長ワードライン
ＲＷＬ若しくは冗長ビットラインＲＢＬの所期の最適な
プログラミングを行うことができる。
【００２３】基本的には、このメモリを冗長ラインと交
換することなく引き続き作動させることも可能である。
ただしこの該当メモリセルは故障しており、これにより
その作動が妨げられる恐れがある。冗長ラインがある場
合の修復の際は、該当するワードライン又はビットライ
ン（図１ではＷＬ１又はＢＬ２）のみを交換すればよ
い。
【００２４】図２は、メモリセルＭＣ１２の実施形態を
示しており、このメモリセルＭＣ１２は、ワードライン
ＷＬ１及びビットラインＢＬ２に接続されている。この
メモリセルＭＣ１２とワードラインＷＬ１との間には、
電気的な導体路ＬＢ１が設けられている。このメモリセ
ルＭＣ１２とビットラインＢＬ２との間には、導体路Ｌ
Ｂ２が設けられている。ここで有利には両導体路ＬＢ
１、ＬＢ２は、それぞれテーパ部ＶＪ１若しくはＶＪ２
の形態の設定破断個所を有している。この各テーパ部で
は、導体路ＬＢ１若しくはＬＢ２の幅若しくは直径が減
少している。これらの導体路ＬＢ１、ＬＢ２の幅は、メ
モリセルＭＣ１２を分離するために増大させた電流ＩＢ
により切り離し可能であるような大きさを有している。
このメモリセルＭＣ１２は３層から構成されており、硬
磁性層ＨＭ、トンネル障壁層ＴＢ及び軟磁性層ＷＭを有
している。
【００２５】図３は、このメモリセルＭＣ１２のその他
の実施形態を示している。この実施例においては、メモ
リセルＭＣ１２とワードラインＷＬ１との間に、電気的
に分離若しくは切り離し可能な層状の材料ＳＭが配置さ
れている。この層状の材料ＳＭは、付加的又は代替的に
メモリセルＭＣ１２とビットラインＢＬ２との間に配置
することも可能である。図２の場合と同様に、ここでも
メモリセルＭＣ１２を通る電流ＩＢによりこのメモリセ
ルＭＣ１２はこの層ＳＭにより分離されるので、メモリ
セルＭＣ１２とワードラインＷＬ１との間の電気接続は
遮断されている。
【００２６】
【発明の効果】本発明の集積メモリによれば、接続され
た各列ラインと行ラインとの間に短絡を引き起こす欠陥
メモリセルが生じた際、これらのメモリセルを、それぞ
れの電気接続が遮断されるように分離することが可能で
ある。これにより、該当する行ラインと列ラインとの間
の短絡が遮断される。これにより、欠陥メモリセルに接
続された列ライン及び行ラインと、これに接続されたメ
モリセルはもはや短絡することがない。欠陥メモリセル
に接続された列ライン及び行ラインは、例えば集積メモ
リの通常作動又はテスト作動のために、引き続き使用す
ることができる。この場合、メモリセルを分離するため
のコストはかなり少ない。基本的には、ラインを交換す
る必要がない。
【図面の簡単な説明】
【図１】本発明の磁気抵抗のメモリセルを備えた集積メ
モリの実施形態を表す図である。
【図２】接続された行ライン及び列ラインを有するメモ
リセルの実施形態を表す図である。
【図３】接続された行ライン及び列ラインを有するメモ
リセルのその他の実施形態を表す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数の列ライン（ＢＬ０〜ＢＬ
    ｎ）のうちの１つと複数の行ライン（ＷＬ０〜ＷＬｍ）
    のうちの１つとの間に接続されており、各列ライン（Ｂ
    Ｌ０〜ＢＬｎ）及び行ライン（ＷＬ０〜ＷＬｍ）と電気
    的に接続されている、磁気抵抗メモリ効果を有するメモ
    リセル（ＭＣ）を備えた集積メモリにおいて、 該メモリセル（ＭＣ）が、各列ライン（ＢＬ０〜ＢＬ
    ｎ）及び／又は行ライン（ＷＬ０〜ＷＬｍ）から、各メ
    モリセル（ＭＣ）を通る電流（ＩＢ）を用いて分離され
    て、各電気接続が遮断されるように構成されていること
    を特徴とする、磁気抵抗メモリ効果を有するメモリセル
    （ＭＣ）を備えた集積メモリ。
  2. 【請求項２】 メモリセル（ＭＣ）を分離するための電
    流（ＩＢ）が、データ信号をメモリセル（ＭＣ）のうち
    の１つから読み出す又はデータ信号をメモリセル（Ｍ
    Ｃ）に書き込むための電流よりも増大させてある、請求
    項１記載の集積メモリ。
  3. 【請求項３】 各メモリセル（ＭＣ１２）と各列ライン
    （ＢＬ２）との間及び／又は各メモリセル（ＭＣ１２）
    と各行ライン（ＷＬ１）との間に電気的な導体路（ＬＢ
    １，ＬＢ２）が設けられており、この電気的な導体路
    （ＬＢ１，ＬＢ２）は、メモリセル（ＭＣ１２）を分離
    するための電流（ＩＢ）により切り離し可能な設定破断
    個所（ＶＪ１，ＶＪ２）を有している、請求項１又は２
    記載の集積メモリ。
  4. 【請求項４】 前記導体路（ＬＢ１，ＬＢ２）の幅は、
    前記設定破断個所（ＶＪ１，ＶＪ２）においてテーパ状
    である、請求項３記載の集積メモリ。
  5. 【請求項５】 前記各メモリセル（ＭＣ１２）が電気的
    に分離可能な材料（ＳＭ）を有しており、この材料（Ｓ
    Ｍ）は、メモリセル（ＭＣ１２）と各列ライン（ＢＬ
    ２）及び／又は行ライン（ＷＬ１）との間に接続されて
    いる、請求項１又は２記載の集積メモリ。
  6. 【請求項６】 前記分離可能な材料（ＳＭ）は、層状に
    各メモリセル（ＭＣ１２）に設けられている、請求項５
    記載の集積メモリ。
  7. 【請求項７】 前記集積メモリは、前記行ライン（ＷＬ
    ０〜ＷＬｍ）のうちの１つ若しくは前記列ライン（ＢＬ
    ０〜ＢＬｎ）のうちの１つを交換するために少なくとも
    １つの冗長行ライン（ＲＷＬ）及び／又は冗長列ライン
    （ＲＢＬ）を有している、請求項１〜６記載の集積メモ
    リ。
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