TW511081B - Integrated memory with memory-cells with magnetoresistive storage-effect - Google Patents

Description

511081 五、發明説明（1) 本發明涉及一種積體記憶體，其記憶胞具有磁阻式儲 存效應，各記憶胞分別配置在多條行線之一及多條列線 之一之間。

具有磁阻式儲存效應之記憶胞具有可依資料信號之 狀態而改變之鐵磁層以儲存各資料信號。此種儲存效 應通常稱爲G M R (巨磁阻）效應或T M R (穿隧磁阻）效 應。此種記憶胞之電阻是與鐵磁層中之磁化有關。 具有此種記憶胞之積體記憶體（亦稱爲M R A Μ記憶 體）在構造上與DRAM積體記憶體類似。此種記憶體通 常具有記憶胞配置（其包含互相平行而延伸之列線及行 線），其中各列線垂直於行線而延伸。

此種MR AM記憶體由WO 9 9/ 1 4 760中巳爲人所知。 各記憶胞分別連接在列線和行線之間且與各別之行線 和列線在電性上相連。具有磁阻式儲存效應之各記憶 胞較列線和行線具有更大之歐姆數。行線是與讀出放 大器相連以讀出各記憶胞中之一之資料信號。對此種 可在行線上偵測之電流進行測量以達成讀出過程。 在此種MR AM記憶體中未存在二極體或電晶體（此 二種元件存在D R A Μ記憶體中），其依據位址而使記憶 胞可與各別之行線相連以讀出資料信號。這樣在各記 憶胞之幾何配置中可達成特殊之優點。特別是可藉由 記憶胞之堆疊配置而使此種記憶胞之配置可節省空 間。 由於各種與製程有關（例如，製程變動）之影響或由於 511081 五、發明説明（2) 老化效應，則各別記憶胞可能具有不期望之較低之電阻 而形成缺陷。由於此種有缺陷之記憶胞而使相連之各 行線及列線短路。由於此種短路而使沿著此行或此列 之其它記憶胞亦受到影響。此外，在功能測試時由於--個記憶胞所造成之短路而使其它記憶胞（其沿著相關之 線而配置）不可再被測試。在修復一種具有記憶胞之記 憶體時，此種問題不能藉由各相關列線或行線之取代而 消除，這是因爲其它相關之線之各記憶胞就像先前一樣 會由於短路而影響其功能。在此種情況下有缺線之記 億胞之二條相關之線須被取代。 本發明之目的是提供一種本文開頭所述形式之積體 記憶體，其中在有缺陷之現有之記憶胞（其會使一條列 線及一條行線之間形成短路）中可降低記憶胞修復所需 之費用。 此目的是由一種具有磁阻式儲存效應之記憶胞所達 成，各記憶胞分別連在一條行線及一條列線之間且在電 性上與各別之行線及列線相連，其中須形成各記憶胞， 使其可藉由流經各別記憶胞之電流而由各別之行線及/ 或列線斷開，各別之電性連接因此中斷。 在本發明之積體電路中，在產生有缺陷之記憶胞（其 可在相連之各別列線和行線之間觸發一種短路）時可使 有缺陷之記憶胞被隔開，各別之電性連接因此中斷。相 關之列線和行線之間之短路即被中斷。連接至有缺陷 之記億胞之行線和列線及連至這些線之各記憶胞不再 -4- 五、發明説明（3) 與短路有關。連接至有缺陷之記憶胞之行線和列線例 如可繼續用於此積體電路之正常操作或測試操作中。 隔離此記憶胞所需之費用因此較低。在原理上未有任 何導線被取代。 積體記憶體具有一些備用之記憶以修復有缺陷之記 憶胞，各備用記憶胞組合成至少一條備用之列線及/或 備用之行線，其可依據位址來取代這些具有缺陷之記憶 胞所在之正規之線。積體記憶體例如可以外部之測試 元件來測試且隨後依據一種所謂備用分析來進行備用 元件之程式化。備用電路具有一些可程式化之元件（其 例如是一種可程式化之熔絲），其用來儲存一種待取代 之導線之位址。 在有缺陷之記憶胞存在時，爲了修復此積體記憶體， 則只需以備用線取代相關之線即已足夠。由於有缺陷 之記憶胞中之短路巳中斷，則相關之其它導線可繼續操 作。修復費用可有利地降低。 若此積體記憶體具有多條備用之列線和行線，則在存 在有缺陷之記憶胞時可對沿著巳連接之列線之其餘之 記憶胞繼續進行一種功能測試，若此一有缺陷之記憶胞 先前已由相關之列線隔開時。以此種方式，則可對積體 記憶體之全部記憶胞進行測試，當發生一些有缺陷之記 憶胞時。這樣所具有之優點是：依據隨後之備用分析， 可副各備用線進行適當之最佳化之程式化。由於備用 線之數目大部份是有限的，則以此種方式可使即將製成 五、發明説明（4) 之積體記憶體之效益提高。 在本發明之記憶體之實施形式中，使有缺陷之記憶胞 隔離時之電流較由一記憶胞中讀出資料信號時所需之 電流或較資料信號寫入一記憶胞時所需之電流還大。 使有缺陷之記憶胞隔離時之電流例如由一種外部所連 接之電流源所產生。定義一種電壓上限是有利的，使得 在饋入較大之電流時不會超越一種預定之電壓。 在本發明之積體記憶體之有利之實施形式中，在各記 憶胞和相連之行線之間及/或在各記憶胞和相連之列線 之間分別設有電性導電軌。各導電軌具有一種額定斷 裂處，其可藉由電流而斷開使有缺陷之記憶胞被隔開。 此種額定斷裂處例如藉由各別導電軌之寬度變細而達 成。此種變細以下述方式達成：各別導電軌藉由電流而 斷開使有缺陷之記憶胞被斷開。 在本發明之另一實施形式中，各記憶胞具有一種電性 上可斷開之材料，其連接在各記憶胞和各別行線及/或 各別列線之間。須形成此種材料，以便藉由有缺陷之 記憶胞斷開時所用之電流使記憶胞和相連之二條線之 一（或此二條線之間電性連接中斷。此種可斷開之材料 因此可有利地以層之形式施加在記憶胞上。 其它有利之形式描述在申請專利範圍各附屬項中。 本發明以下將依據圖式中之實施例作描述。圖式簡單 說明： 第1圖本發明具有磁阻式儲存效應之積體記憶體之 -6- 五、發明説明（5) 實施形式。 第2圖具有相連接之列線及行線之記憶胞之實施 形式。 第3圖 具有相連接之列線及行線之記憶胞之另一一 實施形式。 第1圖是本發明之記憶體（其具有記憶胞MC及磁阻 式儲存效應）之實施例。 所有習知之G M R - / T M R -元件都適合用作記憶胞，只 有要歐姆數較各行線（此處是位元線BLO至BLn)大且 較各列線（此處是字元線WLo至WLm)大即可。此記憶 體此處之字元線及位元線之數目只是舉例說明而巳。 各記憶胞MC (其配置在矩陣形式之記憶胞陣列1中）分 別連接在位元線BLo至BLn之一和字元線WLo至 WLm之一之間。 、 爲了由記憶胞MC中之一讀出資料信號，則相對應 之位元線須與讀出放大器（其未顥示在第1圖中）相 連。爲了讀出記憶胞中所儲存之資訊，須控制相關之字 元線。字元線因此須施加一預定之電位，使電流流經 即將讀出之記憶胞。其它之字元線例如處於參考電位 處。連接至即將讀出之記憶胞之此條位元線是與相對 應之讀出放大器（其可偵測此電流）相連。 第1圖所示之記憶胞M C 1 2連至字元線W L /及位元 線BL2。記憶胞MC12假設是有缺陷的。位元線BL2 及字元線WL 1經由記憶胞MC 1 2而短路，第1圖中以短 511081 五、發明説明（6) 路弧κ s來表示。在記憶體正常操作時若此短路仍存 在，則在沿著字元線W L 1或位元線B L 2而選取記憶胞 時不可進行一般之讀出過程或寫入過程。在此種情況 下，資料信號讀出或寫入用之電流是與此種由於短路而 在記憶胞MC 1 2中所形成之電流相疊加。 依據本發明，須構成此記憶胞M C 1 2，使其可藉由電 流I Β而與位元線B L 2及/或字元線W L 1相隔開。電流 I Β是由外部電流源所提供且較資料信號讀出或寫入時 所用之電流還。以此種方式，則可使位元線BL2和字元 線WL 1之間之巳短路之電性連接中斷。此記憶胞 M C 1 2由開關S Β，S W以適當方式來定址。產生此電流 ΙΒ所用之電流源及字元線wL 1分別與記憶體之參考電 位GND相連。 此記憶胞陣列1之各記憶胞M C例如在功能測試中 測試其功能。若確定一種有缺陷之記憶胞MC，則其可 以上述方式斷開。記憶胞陣列1因此可完全被測試而 不會發生不期望之短路電流。在發生一些有缺陷之記 憶胞MC時，相關之字元線wl〇至WLm或相關之位元 線BLo至BLn可藉由備用之字元線RWL或備用之位 元線RBL來取代。由於記憶胞陣列1可完全測試則可 進行一種完整之備用分析，據此可使備用字元線r W L 或備用位兀線R B L之程式化適當地最佳化。 原則±亦可繼續操作此記憶體而不由備用線所取 代。相關之記憶胞當然是有缺陷的，這會影響此操作。 511081 五、發明説明（7) 在以備用線來修復時，只需相關之字元線或位元線（第i 圖中是WL1或BL2)被取代即可。 第2圖是記憶胞M C 1 2之實施形式，其連至字元線 W L 1及位元線B L 2。在記憶胞μ c 1 2及字元線W L 1之 間設置一種電性導電軌L Β 1。在M C 1 2和位元線B L 2 之間設置導電軌LB2。此二個導電軌LB1，LB2較佳是 具有一種額定斷裂處（其形式是細窄處VJ1或J2)。導 電軌L Β 1或L B 2之寬度或直徑在這些細窄處變小。須 測定L Β 1及L B 2之寬度.使其可由於記憶胞μ C 1 2斷開 用之電流I Β之提高而斷開。此記憶胞μ C 1 2由三層所 構成。其包括：硬磁層Η Μ，穿隧位障τ Β及軟磁層 WM。 第3圖是記憶胞M C 1 2之另一實施例。其中此記憶 胞MC 1 2和字元線WL 1之間配置一種層形式之材料 S Μ ,其在電性上可切斷。此種層材料S μ另外可配置在 記憶胞MC 12及位元線BL2之間。如第2圖所示，此處 亦可由於流經記憶胞M C 1 2之電流I β藉由此種層S Μ 使M C 1 2斷開，則M C 1 2及字元線W L丨之間之電性連接 即中斷。 M C, MCI 2...記憶胞 B L Ο〜B L η ·..位元線 WLo〜WLm ...字元線 IB ...電流 SB，S W··.開關 -9- 511081 五、發明説明（8) LB 1，LB2 ...導電軌 V J 1 · V J 2 ·.細窄處 HM..硬磁層 WM...軟磁層 S Μ ...層形式之材料 RWL…備用字元線 RBL·..備用位元線 -10-

Claims (1)

1. 511081 質 η 申請專利範圍 第901 14830號「記憶胞具有磁阻式儲存效應之此種積體記憶 體」專利案 （90年11月修正） Λ申請專利範圍 1 · 一種記憶胞‘TM C)具有磁阻式儲存效應之此種積體記憶體， 各記憶胞分別連在多條行線（BLo至BLn)之一和多條列線 (WLo至WLm)之一之間且在電性上與各行線（BLo至BLn) 和列線（WLo至WLm)相連，其特徵爲：須形成各記憶胞 (MC)，使其可藉由流經各別記憶胞（MC)之電流（IB)而由各 行線（BLo至BLn)及/或列線（WLo至WLm)斷開，使各別之 電性連接資斷。 2. 如申請專利範圍第1項之積體記憶體，其中各記憶胞（MC) 之一切斷用之電流（IB)較資料信號由記憶胞（MC)中讀出 所用之電流或較資料信號寫入記憶胞（MC)中之電流還 大。 3. 如申請專利範圍第1項或第2項之積體記憶體，其中在各 別記憶胞（MCI 2)和各別行線（BL2)及/或在各別記憶胞 (MC12)和各別列線（WL1)之間設置一種電性導電軌 (LB1，LB2),其具有額定斷裂處（V；I1，V；I2)，其可藉由記憶胞 (MC12)切斷用之電流而斷開。 4. 如申請專利範圍第3項之積體記憶體，其中導電軌（LB1，LB2) 在額定斷裂處（Vn，V：f2)之寬度較小。） 5. 如申請專利範圍第1項或第2項之積體記憶體，其中各別 記憶胞(MCI 2)具有電性可斷開之材料（SM)，其連接在記憶 胞（MC12)及各別行線（BL2)及/或列線（WL1)之間。 081 、申請專利範圍 6. 如申請專利範圍第5項之積體記憶體，其中可斷開之材料 (SM)以層之方式施加在各別之記憶胞（MC12)上。 7. 如申請專利範圍第1或第2項之積體記憶體，其中此積體 記憶體具有至少一備用列（RWL)及/或一備用行（RBL)以取 代各列線（WLo至WLm)之一或取代各行線（BLo至BLn)之 -- 〇 8. 如申請專利範圍第3項之積體記憶體，其中此積體記憶體 具有至少一備用列（RWL)及/或一備用行（rbl)以取代各列 線（WLo至WLm)之一或取代各行線（BL〇至BLn)之一。 -2-