JPH11507166A - 検査回路を有する回路装置 - Google Patents

Abstract

(57)【要約】 本発明は、半導体基板（２６）上に規則的に配置され並び合って構成されている予め定められた数のグループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）を有し、これらのグループ線に、半導体基板（２６）上にほぼ互いに同一に構成されている多数の電子的基本回路（７）が接続されており、基本回路（７）および（または）グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）の電子的機能能力を検査するための検査回路が設けられている回路装置に関し、検査回路が同じく回路装置の半導体基板（２６）上に集積されて構成されており、グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に対応付けられているスイッチング装置（３０）を有し、このスイッチング装置によって少なくとも１つの予め定められたグループ線（ＷＬｎ、ＢＬｎ）が第１の試験信号を、また予め定められたグループ線（ＷＬｎ、ＢＬｎ）に直接に隣接して配置されている別のグループ線（ＷＬｎ′、ＢＬｎ′、ｎ′＝ｎ−１、ｎ′＝ｎ＋１）が第１の試験信号にくらべて異なる試験レベルを有する第２の試験信号を与えられ得るようになっており、グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に対応付けられている検出装置（３１）が設けられ、この検出装置が第１または第２の試験信号を与えられるグループ線（ＷＬｎ、ＢＬｎまたはＷＬｎ′、ＢＬｎ′）から導き出された出力信号を検出する。

Description

【発明の詳細な説明】 検査回路を有する回路装置 本発明は、半導体基板上に規則的に配置され並び合って構成されている予め定 められた数のグループ線を有し、これらのグループ線に、半導体基板上にほぼ互 いに同一に構成されている多数の電子的基本回路が接続されており、その際基本 回路および（または）グループ線の電子的機能能力を検査するための検査回路が 設けられている回路装置に関する。 高密度集積半導体回路の製造後に、その動的および静的機能能力を検査するこ とが必要であり、このことは製造者に対してたいてい高い費用のかかる検査手順 の実行を意味する。一般に複雑な回路ではすべての可能な論理状態の数が多いの で、回路の包括的な検査は高い時間的費用によってのみ可能である。特に高密度 集積半導体メモリにおける検査費用は生産費用の主な割合を呈するので、短時間 で可能なかぎり高い欠陥発見率を保証する検査方法および検査回路が望まれてい る。生産ラインからの欠陥のある回路を可能なかぎり早期に選別することは製造 設備の負荷軽減をもたらし、またこうして時間および費用節減に寄与する。現在 、特に電気的に消去可能かつプログラム可能な半導体メモリ（ＥＥＰＲＯＭ）に 対する典型的な検査シーケンスが下記のように使用される。本来の検査シーケン スの開始前にすべてのメモリセルが消去され、続いてすべてのメモリセルもしく は予め定められたパターンに従って選び出されたメモリセルが特定の論理値にプ ログラムされる。その後に一般にいわゆるストレス処理が高められた温度により 、かつ（または）高められたドレイン電圧により行われ得る。後続の検査ランの 際にＥＥＰＲＯＭのメモリセルおよび回路構成要素の機能がたとえばメモリセル のしきい電圧シフトの決定により検査される。メモリセルの新たな消去の後にも う一度のストレス処理が場合によってはメモリセルの高められたゲート電圧によ り実行され、機能検査がメモリセルのしきい電圧シフトの決定のもとに繰り返さ れる。最後にＥＥＰＲＯＭのデータ内容が消去される。ライン（D.Rhein ）およ びフライターク（H.Freitag ）著「マイクロエレクトロニックメモリ（Mikroele kt ronische Speicher ）」、第１１７頁、スプリンガー出版、ウィーン、ニューヨ ークにこのような検査プロセスを簡単化するための回路技術的処置が説明されて いる。いわゆるガングプログラミングモードでは２または４バイトの並列プログ ラミングによりプログラミング時間が短縮され得る。いわゆるフル・アレイ・ス トレスモードでは、選択されていないセルにおける正常な作動中の擾乱をシミュ レートするために、高いストレス電圧がすべてのワード線またはビット線に同時 に与えられる。いわゆる個別セルしきいモードでは、すべての読出し回路が正常 な作動電圧により動作し、他方においてワード線では電圧が零ボルトとプログラ ミング電圧（典型的に約＋１８ボルト）との間で変更され、それによって個々の セルしきい電圧が決定され得る。これまでに知られている検査のすべてにおいて 、メモリセルを何回もプログラミングし、再び消去することが必要である。しか し、このことはまさにＥＥＰＲＯＭにおいて非常に高い時間的費用および相応に 長い検査時間の原因となる。なぜならば、ＥＥＰＲＯＭのプログラミングおよび 消去のために５０ｍｓ／Ｂｙｔｅまでの時間が必要とされるからである。ＤＲＡ Ｍ検査から知られている他のアルゴリズム（たとえばいわゆるＭａｒｃｈ Ｔｅ ｓｔ）は、必要とされるプログラミングサイクルの数が多いので、特にフラッシ ュ‐ＥＥＰＲＯＭに対しては使用できないい。 本発明の課題は、冒頭に記載されている種類の回路装置であって、可能なかぎ りわずかな回路技術的追加費用により回路装置の機能能力に関して迅速に十分に 有効な検査結果を与える回路装置を提供することである。 この課題は請求項１による回路装置により解決される。 本発明によれば、検査回路が同じく回路装置の半導体基板上に集積されて構成 されており、グループ線に対応付けられているスイッチング装置を有し、このス イッチング装置によって少なくとも１つの予め定められたグループ線が第１の試 験信号を、また予め定められたグループ線に直接に隣接して配置されている別の グループ線が第１の試験信号にくらべて異なる試験レベルを有する第２の試験信 号を与えられることができる。またグループ線に対応付けられている検出装置が 設けられており、この検出装置が第１または第２の試験信号を与えられるグルー プ線から導き出された出力信号を検出する。 本発明は、構造的に同一形式に配置されている多数の基本回路の多くの場合に 存在している空間的対称性または規則的配置を、回路技術的に簡単に構成され短 い試験時間で実行可能であるグループ線の導通および（または）遮断検査のため に利用するという認識に基づいている。多くの場合に、製造に原因のある欠陥の 高い割合がグループ線の遮断および導通検査により発見され得ることが判明して いる。それにより特に欠陥のあるグループ線が確定され、基本回路に起因するグ ループ線相互間およびグループ線と他の線との間の欠陥のある電気的接続が発見 され得る。グルーブ線の導通および遮断検査は基本回路の機能検査と対照的に非 常に迅速に実行し得る。本発明による検査回路により実行可能な検査過程によれ ば、最短時間のうちに、欠陥部分の予選別の基礎とされ得る高い発見率での欠陥 発見が可能である。本発明の主な利点は、検査回路が回路技術的に非常に簡単に 構成され得ること、また半導体基板上に付加的に設ける必要のある構成要素がご く少数であり、従って検査回路が半導体回路の固定的な構成部分として等しい半 導体基板上に集積されていることにある。多くの場合に、検査すべき回路のいず れにせよ存在している回路部分が同時に検査回路の特定の構成部分として使用さ れ得るので、半導体基板上で付加的に必要とされる検査回路の面積がわずかです む。 検査時間が短い点で有利な本発明の構成では、グループ線に対応付けられてい るスイッチング装置によりすべての偶数のグループ線が第１の試験信号を、また すべての奇数のグループ線が第２の試験信号を与えられることができ、グループ 線に対応付けられている検出装置がそれぞれ第１または第２の試験信号を与えら れる偶数または奇数のグループ線から導き出された出力信号を検出する。このこ とは、２種類の試験信号が偶数および奇数のグループ線に与えられるただ１つの 単一の検査により、同時に多数の並び合って延びているグループ線を導通および 遮断に関して検査し、また隣接するグループ線の間に短絡が存在するかどうかを 確かめることを可能にする。 本発明による回路装置の構成では、グループ線に対して横方向に、並び合って 半導体基板上に構成されている予め定められた数のコレクティブ線が設けられて おり、その際にグループ線およびコレクティブ線の各交叉個所にそのつどの交叉 個所のグループ線およびコレクティブ線と電気的に結合されている基本回路が設 けられていてよい。好ましくは基本回路はマトリックス状に配置されており、各 々のグループ線またはコレクティブ線にマトリックス状の配置の行または列が対 応付けられている。このことは、グループ線上の試験信号をそのつどの基本回路 によりグループ線と結び付けられているコレクティブ線上の試験信号と比較する ことにより基本回路を導通に関して検査し、またその際に基本回路の正常な機能 を推定する可能性を開く。 回路技術的に特に簡単な構成では、グループ線の数に相応する数のスイッチが 設けられており、これらのスイッチが選択信号によりグループ線への第１もしく は第２の試験信号の通過接続のために駆動されているようにすることができ、そ の際に偶数のグループ線に対応付けられているスイッチの制御入力端が共通に第 １の選択線に、また奇数のグループ線に対応付けられているスイッチの制御入力 端が共通に第２の選択線に結合されている。両選択線とそれぞれ各グループ線に 対応付けられているスイッチとは、検査回路の付加的に半導体基板上に構成すべ き単一の構成要素を形成する。選択線もスイッチもすべての通常の半導体技術（ ＣＭＯＳ、ＴＴＬなど）で実現することができる。検査回路の選択線およびスイ ッチにおいて、検査すべき回路のグループ線および基本回路におけると等しい半 導体技術が使用されるならば、スイッチング装置に対する開発および生産技術上 の付加費用はわずかにとどまる。 個々の欠陥のあるグループ線を同定するため、スイッチング装置が単一の予め 定められたグループ線に第１の試験信号を、すべての他のグループ線に第２の試 験信号を与えるようにすることができる。この検査は２つの任意のグループ線の 間の短絡の確定とならんで、欠陥のあるグループ線の一義的な同定をも可能にす る。この同定のためにはその際に、存在しているグループ線の数と同数の検査過 程が必要である。検査過程あたり単一のグループ線が第１の検査信号を与えられ 、他のすべてのグループ線が第２の検査信号を与えられる。 隣接するグループ線の間の短絡を特に迅速に認識するため、スイッチング装置 が、各グループ線に対応付けられ２つの選択線により交互に駆動され、また対応 付けられているグループ線と出力側で結合されているスイッチを有し、その際に 予め定められたグループ線に対応付けられているスイッチが入力側で第１の入力 信号を、また別のグループ線に対応付けられているスイッチが入力側で第２の入 力信号を与えられ、検出装置が、偶数のグループ線に対応付けられている第１の 検出線と、奇数のグループ線に対応付けられている第２の検出線と、各グループ 線に対応付けられ、制御入力側でグループ線と電気的に結合されている検出スイ ッチとを有し、検出スイッチが入力側で予め定められた一定の基準電位に接続さ れており、出力側で偶数または奇数のグループ線への対応付けに相応して第１ま たは第２の検出線に電気的に結合され、検出装置は第１の検出線に結合されてい る第１の電流認識回路と、第２の検出線に結合されている第２の電流認識回路と を有するようにすることができる。この検出装置が偶数または奇数のグループ線 においてスイッチング装置から偶数または奇数のグループ線に与えられた試験信 号と異なる試験信号を検出するならば、このことは少なくとも２つの隣接するグ ループ線の間の少なくとも１つの短絡または故障した検出線を推定させる。 さらに、欠陥のあるグループ線を同定するため、検出装置は、各グループ線に 対応付けられており、電気的に結合されている信号認識回路を有することができ る。たいていの場合、冒頭に記載されている種類の半導体回路では、各グループ 線に対応付けられ、信号認識回路として使用可能な回路がいずれにせよ存在して おり、このことは検出装置に対して付加的な回路技術上の費用を必要としない。 この構成はさらに、検出装置が、グループ線の数に相応して対応付けられてい る複数個の選択スイッチを有し、これらのスイッチがグループ線と信号認識回路 との間に接続されており、また共通の選択線を介して駆動されるように構成され ていてよい。このことはたとえば、選択スイッチを阻止状態に切換えることによ り、予め定められた電位にあるグループ線を切り離し、グループ線が放電してい ないか、従って実際に絶縁されているかどうか、またはそれらが隣のグループ線 または他の回路部分との誤った接続に起因して放電しているかどうかを検査する ことを可能にする。 スイッチング装置の回路技術的に特に簡単な実現例では、第１及び第２の試験 信号に対するスイッチはスイッチングトランジスタまたはスイッチング可能な接 地端子を設けられているインバータであってよい。これらの構成要素は付加の製 造費用なしに本発明による検査回路を集積するための半導体基板上に作ることが できる。 本発明による回路装置の特に好ましい応用では、グループ線およびコレクティ ブ線の交叉個所における基本回路が半導体基板上に構成されている半導体メモリ のメモリセルである。特に半導体メモリではグループ線の導通、断線および短絡 検査は時間節減に通ずる。半導体メモリのプログラミング、消去および読出しは 特に電気的にプログラミング可能かつ消去可能な半導体メモリの場合には多くの 時間を必要とする。その際に従来の技術に相応する検査方法は５０ｍｓ／Ｂｙｔ ｅまでの時間がかかり、それに対して本発明による検査は代表的に約５０ｎｓ／ Ｂｙｔｅ以下の時間しか必要とせず、このことは係数１０⁶のオーダーの差に相 当する。 すべての形式の半導体メモリに対して、グループ線がワード線またはビット線 、コレクティブ線がビット線またはワード線、検出線がセンス線、検出スイッチ がセンス線に結合されているスイッチ、第１および第２の電流認識回路がセンス 線に結合されている読出し増幅器、また信号認識回路がビット線に結合されてい る読出し増幅器であってよく、これらは半導体メモリのなかにいずれにせよ存在 している回路構成部分であり、また有利な仕方で本発明による回路により検査を 実行するために利用することができる。検出装置に対して専ら既存の回路構成要 素が使用され得るので、半導体メモリにおいて検出装置に対する付加の回路技術 上の費用を必要としない。 有利に、選択線および各ワード線に対応付けられているスイッチング装置のト ランジスタは、ワード線に対応付けられ半導体メモリのなかにいずれにせよ存在 しているワード線ドライバの前に接続されていてよい。それにより、試験信号に 対して必要な電圧を発生するスイッチング装置の主要な構成部分に対して、既に 存在している比較的高コストの装置を利用することができる。 トランジスタから成るスイッチング装置の前にさらに、選択線を零とは異なる 、好ましくは正の電圧または零電圧に結合する切換スイッチが接続されていてよ い。そのために零電圧に対して既に存在している接地端子が、また正の電圧に対 してたとえば供給電圧または半導体基板上で利用可能な他の電圧が使用され得る 。 他の構成では、ビット線に結合されているスイッチング装置が、ビット線にプ ログラミング電圧を与えるため半導体メモリ内に存在している装置であってよい 。検査回路に対する回路技術上の付加費用がこの場合には２つの選択線の費用、 またはすべてのメモリマトリックスに対する選択または分離線、ならびに各グル ープ線に対するトランジスタまたはインバータの費用のみである。スイッチング 装置に対するワード線ドライバおよびプログラミング電圧発生器および検出装置 に対する読出し増幅器および検出線のような検査回路の他のすべての構成部分は 半導体メモリ装置内にいずれにせよ存在している。 半導体メモリ、特に電気的にプログラミング可能かつ消去可能な半導体メモリ の検査の際の本発明による検査回路の好ましい応用の際には、有利な仕方で、プ ロセスに起因する欠陥の大部分がメタライジングおよびポリ短絡ならびにゲート 酸化物短絡に帰するものであることが利用される。本発明による検査回路は、セ ルのプログラミングを必要とせずに、上記のスタティックな接続を検査し、また それによって最短時間のうちに高い欠陥発見率で欠陥発見を可能にする。 本発明の他の特徴、利点および合目的性は図面による実施例の以下の説明から 明らかになる。 図１はワード線およびビット線を有するＥＥＰＲＯＭのメモリセルの概略構成 図、 図２は第１の実施例によるＥＥＰＲＯＭのワード線検査およびセンス線検査の ための検査回路を有する回路装置の概略回路図、 図３Ａは第２の実施例によるＥＥＰＲＯＭのワード線検査およびセンス線検査 のための検査回路を有する回路装置の概略回路図、 図３Ｂは図３Ａ中に示されている回路装置のなかに含まれているインバータの 内部構成の概略回路図、 図４は第３の実施例による電圧読出し増幅器を有するＥＥＰＲＯＭのビット線 検査のための検査回路を有する回路装置の概略回路図、 図５は第３の実施例による電流読出し増幅器を有するＥＥＰＲＯＭのビット線 検査のための検査回路を有する回路装置の概略回路図、また 図６は電流読出し増幅器を有するＥＥＰＲＯＭに対するビット線検査のための 検査回路を有する回路装置の概略回路図である。 電気的にプログラミング可能かつ消去可能な半導体メモリにおいて本発明によ る検査回路は特に有利に応用され得るので、以下に一層詳細に説明される実施例 はすべてＯＴＰ（一回プログラミング可能）またはフラッシュ（多数回プログラ ミング可能）メモリセルを有する電気的にプログラミング可能かつ消去可能な半 導体メモリに関するものである。図１には電気的にプログラミング可能かつ消去 可能な半導体メモリの個々のメモリセルが概要を示されている。その際に本発明 による回路の応用範囲はプログラミング可能な固定値メモリまたは他の不揮発性 のメモリに制限されずに、規則的に配置されている基本回路を有する任意の他の メモリ形式および論理回路にもわたっている。 図１は制御電極１、非電位拘束の電極２、ドレイン電極３およびソース電極４ から成る基本回路の例としてメモリセル７を示す。非電位拘束の電極２は絶縁体 ５により囲まれている。制御電極１はメモリセル７の上位の行に対応付けられて いるワード線ＷＬに、ドレイン電極３はメモリセルの上位の列に対応付けられて いるビット線ＢＬに電気的に結合されている。メモリセルのソース端子４は互い に結合されており、また共通の固定可能な電位にある。このメモリセルはそれ自 体は公知の仕方で下記のように機能する。メモリセル７の両方の状態に、非電位 拘束の電極２のロードされた状態およびロードされていない状態が相応している 。プログラミングするためには、制御電極１にドレイン電極３にくらべて正の高 電圧が与えられることによって、非電位拘束の電極２のなかに電荷が注入される 。正の高電圧の値は典型的には約＋１８ボルトである。消去するためには、電子 が非電位拘束の電極２から除去され、または、制御電極１にドレイン電極３にく らべて負の高電圧が与えられることによって、正孔が非電位拘束の電極２のなか に注入される。上記の負の高電圧は典型的に約−１２ボルトである。絶対値が供 給電圧を越えているこれらの電圧は、絶縁体５により構成されている電位障壁に 打ち勝つために必要である。高い電界の強さに基づいて電子は絶縁体の電位障壁 を通り抜け（ファウラーノルドハイム（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍ）効果 ）、またはドレイン電極の付近に生ずるホットエレクトロンが絶縁体の電位障壁 に打ち勝ち得る（“チャネル・ホットエレクトロン効果”）。読出すためには、 約５ ボルトの正の電圧が制御電極１とドレイン電極３との間に与えられる。しかしこ の電圧は非電位拘束の電極２のローディング状態を変更するのには十分でない。 図２は、半導体基板２６上に規則的に配置され並び合って構成されている予め 定められた数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３（ここでは一般的にグ ループ線とも呼ばれる）とワード線に対して垂直に半導体基板２６の上に構成さ れている予め定められた数のビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３（ここで は一般的にコレクティブ線とも呼ばれる）とを有する本発明による回路装置の第 １の実施例を示す。ワード線およびビット線の各々の交叉個所に、電気的にプロ グラミング可能かつ消去可能な半導体メモリ２８の基本回路と呼ばれるメモリセ ル７が結合されている。ワード線ＷＬ０ないしＷＬ３を駆動するため、それ自体 は公知の仕方で（詳細には示されていない）アドレスデコーダ回路と接続されて いるワード線ドライバ８が設けられている。メモリセル７からビット線ＢＬ０な いしＢＬ３上に与えられているデータ内容を読出すため、読出し増幅器回路６が 設けられており、それらの構成および作用の仕方は同じく当業者によく知られて いる。ワード線ＷＬ０ないしＷＬ３はセンス線トランジスタ１３、１４を介して 又センス線１５および１６を介して読出し増幅器２９と結合されており、その際 にセンス線１５および１６は抵抗１７を有する分圧器を介して供給電圧Ｖ_ddと結 合されており、それによって読出し増幅器２９は電流認識回路として動作する。 ワード線ドライバ８、読出し増幅器回路６、ならびにセンス線１５および１６を 有する電流読出し増幅器回路２９は、電気的に消去可能かつプログラミング可能 な半導体メモリの構成部分として当業者によく知られており、従ってここでは詳 細に説明する必要はない。本発明により、スイッチングトランジスタ９および１ ０から成るスイッチング装置３０と選択線１１および１２とが設けられており、 それらの作用の仕方は後で詳細に説明される。 図２に示されている第１の実施例により下記の検査過程が実行される。偶数の ワード線ＷＬ０、ＷＬ２はワード線ドライバ８により零ボルトに予充電され、ま たスイッチング３０のスイッチングトランジスタ９により切り離される。奇数の ワード線ＷＬ１、ＷＬ３はワード線ドライバ８によりスイッチングトランジスタ １０を介して読出し電圧を与えられる。両センス線１５または１６の一方にしか 電流が流れてはならない。両センス線１５および１６のなかで電流が電流読出し 増幅器２９により検知されると、２つの隣接するワード線ＷＬ０、…、ＷＬ３の 間の短絡が生じているか、もしくはデコーダの欠陥が生じている。両センス線１ ５、１６のいずれでも電流が検知されなければ、センス線１６が断線しているか 、もしくはデコーダの欠陥が生じている。検査過程は偶数のワード線ＷＬ０、Ｗ Ｌ２および奇数のワード線ＷＬ１、ＷＬ３の役割を交換して繰り返される。この 検査過程はこうして隣接するワード線ＷＬ０、…、ＷＬ３の間の可能な短絡、セ ンス線１５、１６の断線またはデコーダの欠陥を指示する。隣接するワード線Ｗ Ｌ０、…、ＷＬ３の間の短絡はたとえばメタライジング又はポリ短絡であり得る し、または基本回路の電極に境を接する酸化物層により惹起され得る。この検査 過程で上記の接続が、メモリセル７をプログラミングすることなく、スタティッ クに検査される。それにより短時間のうちに比較的高い欠陥発見率での欠陥発見 が達成される。 本発明による回路装置の図３Ａに示されている第２の実施例は図２に示されて いる第１の実施例と、試験信号発生のためのスイッチング装置３０の構成が相違 している。このスイッチング装置３０はスイッチングトランジスタ９、１０およ び選択線１１、１２の代わりにそれぞれワード線ＷＬ０、…、ＷＬ３に対応付け られているインバータ１８を有し、これらのインバータは出力側でワード線ＷＬ ０、…、ＷＬ３に結合されている。インバータ１８の電圧供給端子の接地端子は 互いに結合されており、分離線１９と分離スイッチとして動作するトランジスタ ２０とを介して接地点２７と接続されている。これらのインバータ１８は半導体 メモリのなかにワード線ドライバ８として既に存在しているものであってよい。 検出装置３１としては、第２の実施例の際のように、ビット線ＢＬ０、…、ＢＬ ３に対応付けられている読出し増幅器６と、センス線１５、１６と、センス線ト ランジスタ１３、１４と、それぞれセンス線１５、１６に対応付けられ抵抗１７ を介して供給電圧Ｖ_ddに結合され電流認識回路として動作する読出し増幅器２９ とが利用される。図３Ｂには、供給電圧と分離線との間に接続されているｐチャ ネルトランジスタ３２およびｎチャネルトランジスタ３３の直列回路から成るイ ンバータ１８の内部構成が示されている。トランジスタ３２、３３の共通の制御 端子はインバータ１８の入力端に相当し、またトランジスタ３２、３３の電極の 共通の結合点はインバータ１８の出力端に相当する。 図３Ａおよび３Ｂに示されている第２の実施例により下記の検査過程が実行さ れ得る。分離線１９に対応付けられている分離スイッチ２０は最初に導通してお り、それによってインバータ１８の両電圧供給端子は供給電圧Ｖ_ddと接地電位２ ７との間に接続されている。ワード線ＷＬｎが選択され、それに対応付けられて いるインバータ１８により読出し電圧を与えられる。他のワード線ＷＬｎ′（ｎ ′≠ｎ）はそれらに対応付けられているインバータ１８を介して能動的に零ボル トに駆動される。いま分離スイッチ２０が遮断され、それによりワード線ＷＬｎ およびＷＬｎ′に対応付けられているすべてのインバータ１８が接地電位から切 り離される。それにより、零ボルトにより予充電されたワード線ＷＬｎ′はもは や電位拘束されていない。短絡が選択されたワード線ＷＬｎと隣接するワード線 ＷＬｎ′、ここでｎ′＝ｎ−１またはｎ′＝ｎ＋１、との間に存在すると、ワー ド線ＷＬｎに対応付けられているインバータ１８が短絡を介して接続された隣接 するワード線ＷＬｎ′を、読出し電圧と零電圧との間に位置している電圧に駆動 する。この場合には両センス線１５、１６を通って電流が流れ、この電流が読出 し増幅器２９により検知される。両センス線１５、１６を通って流れる電流は選 択されたワード線ＷＬｎと隣接するワード線ＷＬｎ′との間の短絡を示すほかに 、デコーダの欠陥をも示し得る。センス線１５および１６のいずれでも電流が検 知されないならば、選択されたワード線ＷＬｎまたはセンス線１５または１６の １つが断線しているか、またはデコーダの欠陥が存在している。次々と各ワード 線ＷＬ０、…、ＷＬ３が検査過程あたり、読出し電圧を与えられるワード線ＷＬ ｎとして選択される。半導体基板２６上に既に存在しセンス線１５、１６に対応 付けられている読出し増幅器２９が電流読出し増幅器として構成されておらず、 従って供給電圧Ｖ_ddへの電流経路を保証しないならば、たとえば負荷要素として 動作する抵抗または抵抗として作動するトランジスタが導入されなければならな い。この仕方で高抵抗の電圧読出し増幅器も電流認識回路２９として使用され得 る。 図４は、ビット線ＢＬ０、…、ＢＬ３に結合され電圧検出器として動作し検出 装置３１を形成するする読出し増幅器６を有する電気的にプログラミング可能か つ消去可能な半導体メモリ２８の、この実施例および後続の実施例ではグループ 線である、欠陥のあるビット線ＢＬ０、…、ＢＬ３を同定するためのビット線検 査のための本発明による回路装置の第３の実施例を示す。試験信号を発生するス イッチング装置３０として各ビット線ＢＬ０、…、ＢＬ３に対応付けられている スイッチングトランジスタ９、１０がビット線ＢＬ０、…、ＢＬ３と予め定めら れた正の電圧Ｖ₊と接地電位２７との間をスイッチング可能な切換スイッチ２１ との間に接続されている。偶数のビット線ＢＬ０、ＢＬ２に対応付けられている スイッチングトランジスタ９の制御入力端は互いにまた第１の選択線１１に結合 されている。奇数のビット線ＢＬ１、ＢＬ３に対応付けられているスイッチング トランジスタ１０の制御入力端は互いにまた第２の選択線１２に結合されている 。各ビット線ＢＬ０、…、ＢＬ３に対応付けられており、電圧センサとして動作 し、検出装置３１を形成する高抵抗の入力を有する読出し増幅器６は半導体メモ リ上に既に存在している。 図４に示されている第３の実施例により下記の検査過程が実行され得る。すべ てのメモリセル７のソース電極４の共通の端子およびすべてのワード線ＷＬ０、 …、ＷＬ３はすべての検査進行中に零ボルトにある。すべてのビット線ＢＬ０、 …、ＢＬ３は選択線１、１２によって駆動されるトランジスタ９、１０および正 の電圧Ｖ₊に切換えられた切換スイッチ２１により正の電圧Ｖ₊に予充電される。 すべてのビット線ＢＬ０、…、ＢＬ３の引き続いての読出しの際に読出し増幅器 ６が零ボルトレベルを検出すると、相応のビット線ＢＬ０、…、ＢＬ３が断線し ている。その後に偶数のビット線ＢＬ０、ＢＬ２が導通するトランジスタ９およ び接地電位２７に接続された切換スイッチ２１により零ボルトに接続され、他方 において奇数のビット線ＢＬ１、ＢＬ３はトランジスタ１０の遮断により浮動し ている。すべてのビット線ＢＬ０、…、ＢＬ３の引き続いての読出しの際に偶数 のビット線ＢＬ０、ＢＬ２の読出し増幅器６には零ボルトレベルが、また奇数の ビット線ＢＬ１、ＢＬ３の読出し増幅器６には予充電された正の電圧Ｖ₊が与え られている。奇数のビット線ＢＬ１、ＢＬ３において零ボルトレベルが測定され ると、短絡が奇数のビット線ＢＬ１、ＢＬ３と隣接する偶数のビット線ＢＬ０、 ＢＬ２との間に生じているか、または当該の奇数のビット線ＢＬ１、ＢＬ３が断 線しており、従って正の電圧Ｖ₊に予充電されていない。検査過程は偶数のビッ ト線ＢＬ０、ＢＬ２および奇数のビット線ＢＬ１、ＢＬ３の役割を交換して繰り 返される。 図５は、本質的に図４に示された第３の実施例の拡張である第４の実施例を示 す。読出し増幅器６は第３の実施例と対照的に電流センサとして動作する。更に 各ビット線ＢＬ０、…、ＢＬ３のなかにビット線ＢＬ０、…、ＢＬ３と読出し増 幅器６との間に選択スイッチとして動作するトランジスタ２２が中間接続されて いる。選択スイッチ２２の制御入力端は互いに選択線２３において結合されてい る。 図５に示されている第４の実施例により下記の４つの検査過程が実行され得る 。すべてのワード線ＷＬ０、…、ＷＬ３およびメモリセル７のソース電極４の共 通の端子はすべての４つの検査過程の際に零ボルトレベルにある。第１の検査過 程の際には最初に選択線２３により選択スイッチ２２が遮断され、すべてのビッ ト線ＢＬ０、…、ＢＬ３が切り離され、読出し増幅器６を介して読出される。読 出し増幅器６の１つのなかで電流が検知されると、相応のビット線ＢＬ０、…、 ＢＬ３のなかにトンネル酸化物・インターポリ誘電体絶縁破壊または例えば金属 粒子により惹起されたワード線ＷＬ０、…、ＷＬ３との直接的な短絡が存在して いる。第２の検査過程の際には選択線１１、１２に供給電圧Ｖ_ddを与えることに よりすべてのビット線ＢＬ０、…、ＢＬ３が零ボルトに駆動され、読出し増幅器 ６を介して読出される。ビット線ＢＬ０、…、ＢＬ３の１つのなかで電流が検知 されないならば、相応のビット線ＢＬ０、…、ＢＬ３は断線している。第３の検 査過程は、偶数のビット線ＢＬ０、ＢＬ２を零ボルトにおき、他方において奇数 のビット線ＢＬ１、ＢＬ３は非電位拘束にとどまることにある。すべてのビット 線ＢＬ０、…、ＢＬ３が読出し増幅器６を介して読出されると、偶数のビット線 ＢＬ０、ＢＬ２に対応付けられている読出し増幅器６は電流を検知しなければな らず、奇数のビット線ＢＬ１、ＢＬ３に対応付けられている読出し増幅器６は電 流を検知しなくてよい。奇数のビット線ＢＬ１、ＢＬ３のなかに電流が流れると 、低抵抗の短絡が２つのビット線ＢＬ０、…、ＢＬ３の間に生じている。検出の ための前提条件は、スイッチング装置３０のトランジスタ９、１０が１つよりも 多 い読出し増幅器６を零ボルトによりオーバードライブし得ることである。この検 査過程の欠点は、２つのビット線ＢＬ０、…、ＢＬ３の間の高抵抗の短絡が事情 によっては駆動されないビット線ＢＬ０、…、ＢＬ３のなかに十分な電流を惹起 せず、従って認識されずにとどまることにある。第３の検査過程は、偶数および 奇数のビット線ＢＬ０、…、ＢＬ３の役割を交換することによって繰り返される 。第４の検査過程では、選択スイッチとして動作するトランジスタ２２が高抵抗 の短絡の認識を可能にする。最初にすべてのビット線ＢＬ０、…、ＢＬ３がスイ ッチ９、１０により接地電位２７から切り離され、その後に読出し増幅器６を介 して正のレベルＶ₊に駆動される。いま選択スイッチ２２の遮断により読出し増 幅器６が切り離され、それによってビット線ＢＬ０、…、ＢＬ３の上の電荷はそ のままに保たれる。その後に予め定められた時間の間、供給電圧Ｖ_ddを第１の選 択線１１に与えることにより偶数のビット線ＢＬ０、ＢＬ２が能動的に零ボルト により駆動され、他方において零電圧を第２の選択線１２に与えることにより奇 数のビット線ＢＬ１、ＢＬ３は電位拘束されずに正の電位Ｖ₊にある。この予め 定められた時間の間に２つのビット線ＢＬ０、…、ＢＬ３の間に場合によっては 存在している高抵抗の短絡を介して非電位拘束のビット線ＢＬ１、ＢＬ３が放電 され得る。予め定められた時間の経過後にすべてのビット線ＢＬ０、…、ＢＬ３ が開かれた選択スイッチ２２により読出され、また短い時間のうちに読出し増幅 器６から再び切り離される。このことが必要とされる理由は、高抵抗の短絡を介 して放電されたビット線ＢＬ０、…、ＢＬ３が短時間のうちに再び正の電位Ｖ₊ に充電され、従ってまた欠陥が認識されずにとどまる可能性があることである。 偶数のビット線ＢＬ０、ＢＬ２および奇数のビット線ＢＬ１、ＢＬ３の結果は電 流の状態または無電流の状態に相当しなければならない。奇数のビット線ＢＬ１ 、ＢＬ３のなかで電流が検知されると、短絡が２つのビット線ＢＬ０、…、ＢＬ ３の間に生じている。検査過程は、第１の選択線１１に零電圧が、また第２の選 択線１２に供給電圧Ｖ_ddが与えられることによって、偶数および奇数のビット線 ＢＬ０、…、ＢＬ３の役割を交換して繰り返される。 図６には、試験信号を発生するスイッチング装置３０がメモリマトリックスの 検出装置３１と同じ側に位置している第５の実施例が示されている。それによっ て確かにビット線ＢＬ０、…、ＢＬ３の導通検査は実行され得ないが、ビット線 ＢＬ０、…、ＢＬ３がプログラミング経路を介して電圧を与えられ得るので、ト ランジスタが節減される。各ビット線ＢＬ０、…、ＢＬ３はスイッチングトラン ジスタ９、１０を介してラッチ回路２４、２５に結合されている。読出し増幅器 ６はドライドおよび電流センサとして動作し、またそれによって同時にスイッチ ング装置３０および検出装置３１の構成部分である。ラッチ回路２４、２５と反 対側のスイッチングトランジスタ９、１０の電極のビット線ＢＬ０、…、ＢＬ３ 上の結合点は選択スイッチ２２とメモリセル７との間に位置している。偶数のビ ット線ＢＬ０、ＢＬ２に対応付けられているスイッチングトランジスタ９の制御 入力端は互いに第１の選択線１１において結合されている。奇数のビット線ＢＬ １、ＢＬ３に対応付けられているスイッチングトランジスタ１０の制御入力端は 互いに第２の選択線１２において結合されている。 図６に示されている第５の実施例により下記の４つの検査過程が実行され得る 。すべてのワード線ＷＬ０、…、ＷＬ３およびメモリセル７のソース電極４の共 通の端子はすべての４つの検査過程の際に零ボルト‐レベルにある。第１の検査 過程の際には最初に選択線１１、１２によりスイッチ９、１０が遮断され、すべ てのビット線ＢＬ０、…、ＢＬ３が切り離され、選択スイッチ２２の閉路により 読出し増幅器６を介して読出される。読出し増幅器６の１つが電流を記録すると 、この読出し増幅器６に対応付けられているビット線ＢＬ０、…、ＢＬ３のなか にトンネル酸化物・インターポリ誘電体絶縁破壊または例えば金属粒子により惹 起されたワード線ＷＬ０、…、ＷＬ３との直接的な短絡が存在している。第２の 検査過程の際にはラッチ回路２４、２５および第２の選択線１２に零電圧を与え ることにより、また第１の選択線１１に供給電圧Ｖ_ddを与えることにより偶数の ビット線ＢＬ０、ＢＬ２が零ボルトにおかれ、他方において奇数のビット線ＢＬ １、ＢＬ３は無電位におかれる。すべてのビット線ＢＬ０、…、ＢＬ３が読出し 増幅器６を介して読出されると、偶数のビット線ＢＬ０、ＢＬ２に対応付けられ ている読出し増幅器６は電流を記録しなければならず、また奇数のビット線ＢＬ １、ＢＬ３に対応付けられている読出し増幅器６は電流を記録しなくてよい。奇 数のビット線ＢＬ１、ＢＬ３のなかに電流が流れると、低抵抗の短絡が２つのビ ット 線ＢＬ０、…、ＢＬ３の間に生じている。検出のための前提条件は、スイッチン グ装置３０のトランジスタ９、１０が１つよりも多い読出し増幅器６を零ボルト によりオーバードライブし得ることである。この検査過程の欠点は、２つのビッ ト線ＢＬ０…、ＢＬ３の間の高抵抗の短絡が事情によっては駆動されないビット 線ＢＬ０、…、ＢＬ３のなかに十分な電流を惹起せず、従ってまた認識されずに とどまることにある。第２の検査過程は、偶数及び奇数のビット線ＢＬ０、…、 ＢＬ３がその役割を交換することによって繰り返される。第３の検査過程では、 選択スイッチとして動作するトランジスタ２２が高抵抗の短絡の認識を可能にす る。最初にすべてのラッチ回路２４、２５が供給電圧Ｖ_ddに接続され、選択スイ ッチ２２の遮断によりビット線ＢＬ０、…、ＢＬ３が読出し増幅器６から切り離 される。その後にラッチ回路２４、２５の出力を介してすべてのビットＢＬ０、 …、ＢＬ３が供給電圧Ｖ_ddにおかれる。スイッチ９、１０、２２の遮断によりラ ッチ回路２４、２５が切り離され、その際にビットＢＬ０、…、ＢＬ３上の電荷 はそのままに保たれる。すべてのラッチ回路２４、２５が零電圧におかれる。い ま予め定められた時間の間に偶数のビット線ＢＬ０、ＢＬ２は能動的に零ボルト により駆動され、他方において奇数のビット線ＢＬ１、ＢＬ３は電位拘束されず に正の電位Ｖ₊にある。この予め定められた時間の間に２つのビット線ＢＬ０、 …、ＢＬ３の間に場合によっては存在している高抵抗の短絡を介して非電位拘束 のビット線ＢＬ１、ＢＬ３が放電され得る。予め定められた時間の経過後にすべ てのビット線ＢＬ０、…、ＢＬ３が開かれた選択スイッチ２２により読出され、 短い時間のうちにラッチ回路２４、２５により零電圧におかれる。このことが必 要とされる理由は、高抵抗の短絡を介して放電されたビット線ＢＬ０、…、ＢＬ ３が短時間のうちに再び正の電位Ｖ₊に充電され、従って欠陥が認識されずにと どまる可能性があることである。偶数のビット線ＢＬ０、ＢＬ２および奇数のビ ット線ＢＬ１、ＢＬ３の結果は電流の状態または無電流の状態に相当しなければ ならない。奇数のビット線ＢＬ１、ＢＬ３のなかに電流が流れると、短絡が２つ のビット線ＢＬ０、…、ＢＬ３の間に生じている。検査過程は、第１の選択線１ １に零電圧が、また第２の選択線１２に供給電圧Ｖ_ddが与えられることによって 、偶数および奇数のビット線ＢＬ０、…、ＢＬ３の役割を交換して繰り返される 。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲオルガコス、ゲオルク ドイツ連邦共和国 デー―85447 フラウ ンベルク アム ガイスベルク １ 【要約の続き】 ープ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に 対応付けられている検出装置（３１）が設けられ、この 検出装置が第１または第２の試験信号を与えられるグル ープ線（ＷＬｎ、ＢＬｎまたはＷＬｎ′、ＢＬｎ′）か ら導き出された出力信号を検出する。

Claims (1)

1. 【特許請求の範囲】 １．半導体基板（２６）上に規則的に配置され並び合って構成されている予め定 められた数のグループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）を有し、 これらのグループ線に、半導体基板（２６）上にほぼ互いに同一に構成されてい る多数の電子的基本回路（７）が接続されており、基本回路（７）および（また は）グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）の電子的機能能力 を検査するための検査回路が設けられている回路装置において、 検査回路が同じく回路装置の半導体基板（２６）上に集積されて構成されてお り、グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に対応付けられて いるスイッチング装置（３０）を有し、このスイッチング装置によって少なくと も１つの予め定められたグループ線（ＷＬｎ、ＢＬｎ）が第１の試験信号を、ま た予め定められたグループ線（ＷＬｎ、ＢＬｎ）に直接に隣接して配置されてい る別のグループ線（ＷＬｎ′、ＢＬｎ′、ｎ′＝ｎ−１、ｎ′＝ｎ＋１）が第１ の試験信号にくらべて異なる試験レベルを有する第２の試験信号を与えられ得る ようになっており、グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に 対応付けられている検出装置（３１）が設けられ、この検出装置が第１または第 ２の試験信号を与えられるグループ線（ＷＬｎ、ＢＬｎまたはＷＬｎ′、ＢＬｎ ′）から導き出された出力信号を検出することを特徴とする検査回路を有する回 路装置。 ２．グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に対応付けられて いるスイッチング装置（３０）によりすべての偶数のグループ線（ＷＬ０、ＷＬ ２、…、ＢＬ０、ＢＬ２、…）が第１の試験信号を、またすべての奇数のグルー プ線（ＷＬ１、ＷＬ３、…、ＢＬ１、ＢＬ３、…）が第２の試験信号を与えられ 得るようになっており、またグループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、Ｂ Ｌｍ）に対応付けられている検出装置（３１）がそれぞれ第１または第２の試験 信号を与えられる偶数または奇数のグループ線（ＷＬ０、ＷＬ２、…、ＢＬ０、 ＢＬ２、…またはＷＬ１、ＷＬ３、…、ＢＬ１、ＢＬ３、…）から導き出された 出力信号を検出することを特徴とする請求項１記載の回路装置。 ３．グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に対して横方向に 、並び合って半導体基板（２６）上に構成されている予め定められた数のコレク ティブ線（ＢＬ０、…、ＢＬｑまたはＷＬ０、…、ＷＬｑ）が設けられており、 グループ線およびコレクティブ線の各交叉個所に各交叉個所のグループ線および コレクティブ線と電気的に結合されている基本回路（７）が設けられていること を特徴とする請求項１または２記載の回路装置。 ４．グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）の数に相応する数 のスイッチ（９、１０、１８）が設けられており、これらのスイッチが選択信号 によりグループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）への第１もしく は第２の試験信号の通過接続のために駆動されていることを特徴とする請求項１ ないし３のいずれか１つに記載の回路装置。 ５．偶数のグループ線（ＷＬ０、ＷＬ２、…、ＢＬ０、ＢＬ２、…）に対応付け られているスイッチ（９）の制御入力端が共通に第１の選択線（１１）に、また 奇数のグループ線（ＷＬ１、ＷＬ３、…、ＢＬ１、ＢＬ３、…）に対応付けられ ているスイッチ（１０）の制御入力端が共通に第２の選択線（１２）に結合され ていることを特徴とする請求項１ないし４のいずれか１つに記載の回路装置。 ６．スイッチング装置（３０）が単一の予め定められたグループ線（ＷＬｎ）に 第１の試験信号を、またすべての他のグループ線（ＷＬｎ′、ｎ′≠ｎ）に第２ の試験信号を与える（図３Ａ）ことを特徴とする請求項１記載の回路装置。 ７．スイッチング装置（３０）が、各グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０ 、…、ＢＬｍ）に対応付けられ、２つの選択線（１１、１２）により交互に駆動 され対応付けられているグループ線（ＷＬ０、ＷＬ２、…、ＢＬ０、ＢＬ２、… またはＷＬ１、ＷＬ３、…、ＢＬ１、ＢＬ３、…）と出力側で結合されているス イ ッチ（９、１０）を有し、予め定められたグループ線（ＷＬ１、…、ＷＬｍ、Ｂ Ｌ１、…、ＢＬｍ）に対応付けられているスイッチ（９または１０）が入力側で 第１の入力信号を、また別のグループ線（ＷＬ１、ＷＬ３、…、ＢＬ１、ＢＬ３ 、…またはＷＬ０、ＷＬ２、…、ＢＬ０、ＢＬ２、…）に対応付けられているス イッチ（１０または９）が入力側で第２の入力信号を与えられている（図２）こ とを特徴とする請求項１または２記載の回路装置。 ８．検出装置（３１）が、偶数のグループ線に対応付けられている第１の検出線 （１５）と、奇数のグループ線に対応付けられている第２の検出線（１６）と、 各グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）に対応付けられり、 制御入力端側でグループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、ＢＬｍ）と電気 的に結合されている検出スイッチ（１３、１４）とを有し、検出スイッチが入力 側で予め定められた一定の基準電位に接続されており、出力側で偶数または奇数 のグループ線（ＷＬ０、ＷＬ２、…、ＢＬ０、ＢＬ２、…またはＷＬ１、ＷＬ３ 、…、ＢＬ１、ＢＬ３、…）への対応付けに相応して第１または第２の検出線（ １５または１６）に電気的に結合されていることを特徴とする請求項１または２ 記載の回路装置。 ９．検出装置（３１）がそれぞれ検出線（１５、１６）に結合されている電流認 識回路（２９）を有することを特徴とする請求項８記載の回路装置。 １０．検出装置（３１）が、各グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、 ＢＬｍ）に対応付けられ電気的に結合されている信号認識回路（６）を有する（ 図４、５、６）ことを特徴とする請求項１または２記載の回路装置。 １１．検出装置（３１）が、各グループ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、 ＢＬｍ）の数に相応して対応付けられている複数個の選択スイッチ（２２）を有 し、これらのスイッチがグループ線と信号認識回路（６）との間に接続されてお り、共通の選択線（２３）を介して駆動されることを特徴とする請求項１０記載 の回路装置。 １２．第１または第２の試験信号に対するスイッチがスイッチングトランジスタ （９、１０）（図２、３、４、６）またはスイッチング可能な接地端子を設けら れているインバータ（１８）（図３Ａ）であることを特徴とする請求項４記載の 回路装置。 １３．グループ線およびコレクティブ線（ＷＬ０、…、ＷＬｍ、ＢＬ０、…、Ｂ Ｌｍ）の交叉個所における基本回路（７）が半導体基板（２６）上に構成されて いる半導体メモリのメモリセル（７）であることを特徴とする請求項３ないし１ ２のいずれか１つに記載の回路装置。 １４．グループ線がワード線またはビット線（ＷＬ０、…、ＷＬｍ、またはＢＬ ０、…、ＢＬｍ）、コレクティブ線がビット線またはワード線（ＢＬ０、…、Ｂ Ｌｍ、またはＷＬ０、…、ＷＬｍ）、検出線がセンス線（１５、１６）、検出ス イッチがセンス線（１５、１６）に結合されているスイッチ（１３、１４）、第 １および第２の電流認識回路がセンス線に結合されている読出し増幅器（２９） 、また信号認識回路がビット線（ＢＬ０、…、ＢＬｍ）に結合されている読出し 増幅器（６）であることを特徴とする請求項１ないし１３のいずれか１つに記載 の回路装置。 １５．ワード線（ＷＬ０、…、ＷＬｍ）に対応付けられているスイッチング装置 （３０）が、ワード線（ＷＬ０、…、ＷＬｍ）に対応付けられ半導体メモリ内に いずれにせよ存在しているワード線ドライバ（８）の前に接続されていることを 特徴とする請求項１ないし１４のいずれか１つに記載の回路装置。 １６．スイッチング装置（３０）の前に切換スイッチ（２１）が接続されており 、このスイッチが選択線（９、１０）を零とは異なる、好ましくは正の、電圧（ Ｖ₊）または零電圧（２７）に結合することを特徴とする請求項１ないし１５の い ずれか１つに記載の回路装置。 １７．ビット線（ＢＬ０、…、ＢＬｍ）に結合されているスイッチング装置（３ ０）が、ビット線（ＢＬ０、…、ＢＬｍ）にプログラミング電圧を与えるため半 導体メモリ内に存在している装置（２４、２５）であることを特徴とする請求項 １ないし１６のいずれか１つに記載の回路装置。