JPH0752597B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0752597B2 JPH0752597B2 JP1283358A JP28335889A JPH0752597B2 JP H0752597 B2 JPH0752597 B2 JP H0752597B2 JP 1283358 A JP1283358 A JP 1283358A JP 28335889 A JP28335889 A JP 28335889A JP H0752597 B2 JPH0752597 B2 JP H0752597B2
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- JP
- Japan
- Prior art keywords
- signal
- memory cell
- data
- test
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- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリ装置に関し、特に、半
導体メモリ装置内の欠陥メモリセルの存在を短時間で発
見するための改善された回路に関する。
導体メモリ装置内の欠陥メモリセルの存在を短時間で発
見するための改善された回路に関する。
［従来の技術］ 半導体メモリの製造工場では、製造されたメモリデバイ
スが最終的に正常に動作することを確認するために、メ
モリチップがパッケージされた後ファイナルテスト（出
荷試験）が行なわれる。ファイナルテストでは、メモリ
デバイス中に欠陥メモリセルが存在しないことが確認さ
れる。そのために、一般に所定のテストデータをすべて
のメモリセルに書込み、そしてそこから読出されたデー
タとテストデータとが一致することが確認される。すべ
てのメモリセルについて一致が確認されるときには、そ
のメモリデバイスが正常でありかつ出荷可能なものであ
ると判断される。一方、たった１つのメモリセルについ
ても一致が確認されないときは、そのメモリデバイスが
不良品と判断される。
スが最終的に正常に動作することを確認するために、メ
モリチップがパッケージされた後ファイナルテスト（出
荷試験）が行なわれる。ファイナルテストでは、メモリ
デバイス中に欠陥メモリセルが存在しないことが確認さ
れる。そのために、一般に所定のテストデータをすべて
のメモリセルに書込み、そしてそこから読出されたデー
タとテストデータとが一致することが確認される。すべ
てのメモリセルについて一致が確認されるときには、そ
のメモリデバイスが正常でありかつ出荷可能なものであ
ると判断される。一方、たった１つのメモリセルについ
ても一致が確認されないときは、そのメモリデバイスが
不良品と判断される。
上記のようなファイナルテストは、一般にダイナミック
ランダムアクセスメモリ（以下DRAMという）およびスタ
ティックランダムアクセスメモリ（以下SRAMという）に
ついても実行することが要求されるのであるが、以下の
説明では一例としてDRAMの場合について説明がなされ
る。
ランダムアクセスメモリ（以下DRAMという）およびスタ
ティックランダムアクセスメモリ（以下SRAMという）に
ついても実行することが要求されるのであるが、以下の
説明では一例としてDRAMの場合について説明がなされ
る。
第７図は、従来のDRAMの概略の構成を示すブロック図で
ある。第７図を参照して、このDRAMは、多数のメモリセ
ルによって構成されたメモリアレイ１と、外部アドレス
信号ADRを受けるアドレスバッファ31と、アドレスバッ
ファ31から出力される内部アドレス信号に応答してメモ
リアレイ中のメモリセルを指定する行デコーダ２および
列デコーダ５と、メモリセルから読出されたデータ信号
を増幅するためのセンスアンプ３と、I/O線を介して外
部とデータ信号の入出力を行なう入出力バッファ33と、
行アドレスストローブ信号▲▼，列アドレススト
ローブ信号▲▼、書込制御信号などの外部的に
与えられるタイミング信号に応答して多くの制御信号を
発生する制御回路32とを含む。
ある。第７図を参照して、このDRAMは、多数のメモリセ
ルによって構成されたメモリアレイ１と、外部アドレス
信号ADRを受けるアドレスバッファ31と、アドレスバッ
ファ31から出力される内部アドレス信号に応答してメモ
リアレイ中のメモリセルを指定する行デコーダ２および
列デコーダ５と、メモリセルから読出されたデータ信号
を増幅するためのセンスアンプ３と、I/O線を介して外
部とデータ信号の入出力を行なう入出力バッファ33と、
行アドレスストローブ信号▲▼，列アドレススト
ローブ信号▲▼、書込制御信号などの外部的に
与えられるタイミング信号に応答して多くの制御信号を
発生する制御回路32とを含む。
第８図は、前述のファイナルテストにおけるテスト動作
を説明するためのタイミング図である。次に、第７図お
よび第８図を参照して、テスト動作について説明する。
を説明するためのタイミング図である。次に、第７図お
よび第８図を参照して、テスト動作について説明する。
まず、期間91において行デコーダ２および列デコーダ５
が外部アドレス信号ADRに応答して１つのメモリセルを
指定する。これと同時に、外部から所定のテストデータ
Dwが入力バッファ33に与えられる。与えられた入力デー
タＤはI/O線を介して指定されたメモリセルに与えら
れ、その中にデータDwが書込まれる。次に、期間92にお
いて、行デコーダ２および列デコーダ５により同じメモ
リセルが指定され、指定されたメモリセルからデータQr
が読出される。このように、期間91において或るメモリ
セル中にテストデータDwが書込まれ、これに続く期間92
においてデータQrが読出される。書込まれたデータDwと
読出されたデータQrとを比較し、その一致または不一致
を確認することにより指定したメモリセルが不良である
か否かを判断する。同様にして、期間93および94におい
て別のメモリセルについてテストデータの書込みおよび
読出しが行なわれる。
が外部アドレス信号ADRに応答して１つのメモリセルを
指定する。これと同時に、外部から所定のテストデータ
Dwが入力バッファ33に与えられる。与えられた入力デー
タＤはI/O線を介して指定されたメモリセルに与えら
れ、その中にデータDwが書込まれる。次に、期間92にお
いて、行デコーダ２および列デコーダ５により同じメモ
リセルが指定され、指定されたメモリセルからデータQr
が読出される。このように、期間91において或るメモリ
セル中にテストデータDwが書込まれ、これに続く期間92
においてデータQrが読出される。書込まれたデータDwと
読出されたデータQrとを比較し、その一致または不一致
を確認することにより指定したメモリセルが不良である
か否かを判断する。同様にして、期間93および94におい
て別のメモリセルについてテストデータの書込みおよび
読出しが行なわれる。
１つの指定されたメモリセルにデータを書込むのに要す
る時間Twとし、指定されたメモリセルからデータを読出
すのに要する時間をTrとすると、ｎ個のメモリセルの各
々について上記の書込／読出テストを行なうのに要する
合計の時間TTは次式により表わされる。
る時間Twとし、指定されたメモリセルからデータを読出
すのに要する時間をTrとすると、ｎ個のメモリセルの各
々について上記の書込／読出テストを行なうのに要する
合計の時間TTは次式により表わされる。
TT＝ｎ×（Tw＋Tr） …（１） ≒２・ｎ・Tw …（２） 但し、Tw≒Trとする。
［発明が解決しようとする課題］ したがって、ファイナルテストを従来の回路構成により
行なうと、テストを行なうのに長い時間を要するという
課題があった。特に、近年のメモリデバイスの記憶容量
の増加が、式（１）からわかるように、直接にテスト時
間の拡大をもたらす。
行なうと、テストを行なうのに長い時間を要するという
課題があった。特に、近年のメモリデバイスの記憶容量
の増加が、式（１）からわかるように、直接にテスト時
間の拡大をもたらす。
この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、欠陥メモリセル
の発見に要する時間を短縮させることを目的とする。
たもので、半導体メモリ装置において、欠陥メモリセル
の発見に要する時間を短縮させることを目的とする。
［課題を解決するための手段］ この発明に係る半導体メモリ装置は、ビット線に接続さ
れた複数のメモリセルと、複数のメモリセルうちの第１
のメモリセル中に所定のテストデータ信号を書込む第１
の書込手段と、テストモードを指定するためのテスト信
号の供与を検出する検出手段と、検出手段に応答して、
複数のメモリセルのうち第１のメモリセルと異なる第２
のメモリセル中に第１のメモリセル中に書込まれている
データ信号を書込む第２の書込手段とを含む。
れた複数のメモリセルと、複数のメモリセルうちの第１
のメモリセル中に所定のテストデータ信号を書込む第１
の書込手段と、テストモードを指定するためのテスト信
号の供与を検出する検出手段と、検出手段に応答して、
複数のメモリセルのうち第１のメモリセルと異なる第２
のメモリセル中に第１のメモリセル中に書込まれている
データ信号を書込む第２の書込手段とを含む。
［作用］ この発明における半導体メモリ装置では、第２の書込手
段が第１のメモリセル中に書込まれているデータ信号を
ビット線を介して直接に第２のメモリセル中に書込む。
第１のメモリセルから読出されたデータ信号が第２のメ
モリセルに書込用データ信号として使用されるので、第
１のメモリセルに書込まれたデータ信号のビット線への
供与とビット線へ供与されたデータ信号の第２のメモリ
セルへの書込みとが同時に行なわれる。その結果、テス
トに要する時間が短縮される。
段が第１のメモリセル中に書込まれているデータ信号を
ビット線を介して直接に第２のメモリセル中に書込む。
第１のメモリセルから読出されたデータ信号が第２のメ
モリセルに書込用データ信号として使用されるので、第
１のメモリセルに書込まれたデータ信号のビット線への
供与とビット線へ供与されたデータ信号の第２のメモリ
セルへの書込みとが同時に行なわれる。その結果、テス
トに要する時間が短縮される。
［発明の実施例］ 第１図は、この発明の一実施例を示すDRAMの回路図であ
る。第１図を参照して、このDRAMでは、メモリアレイ１
と行デコーダ２との間にワード線シフト回路６が接続さ
れているとが指摘される。制御回路51は信号▲▼
および▲▼の特定のタイミングに応答して外部か
らのテストモードの指定を認識し、テスト信号Ｔを出力
する。
る。第１図を参照して、このDRAMでは、メモリアレイ１
と行デコーダ２との間にワード線シフト回路６が接続さ
れているとが指摘される。制御回路51は信号▲▼
および▲▼の特定のタイミングに応答して外部か
らのテストモードの指定を認識し、テスト信号Ｔを出力
する。
ワード線シフト回路６は、ｉ番目のワード線WLiを選択
するための行選択信号RXiを行デコーダ２から受けるOR
ゲート601と、ｉ＋１番目のワード線WLi＋１を選択する
ための行選択信号RXi＋１を受けるORゲート603と、AND
ゲート52の出力信号および行選択信号RXiを受けるANDゲ
ート602と、ANDゲート52の出力信号および行選択信号RX
i＋１を受けるANDゲート604とを含む。ANDゲート52は、
テストモード信号Ｔと、ワード線用シフト命令信号SWL
とを制御回路51から受けるように接続される。制御回路
51は信号▲▼，▲▼，の変化タイミング
に応答してこれらの信号ＴおよびSWLを発生する。
するための行選択信号RXiを行デコーダ２から受けるOR
ゲート601と、ｉ＋１番目のワード線WLi＋１を選択する
ための行選択信号RXi＋１を受けるORゲート603と、AND
ゲート52の出力信号および行選択信号RXiを受けるANDゲ
ート602と、ANDゲート52の出力信号および行選択信号RX
i＋１を受けるANDゲート604とを含む。ANDゲート52は、
テストモード信号Ｔと、ワード線用シフト命令信号SWL
とを制御回路51から受けるように接続される。制御回路
51は信号▲▼，▲▼，の変化タイミング
に応答してこれらの信号ＴおよびSWLを発生する。
メモリアレイ１は、ワード線WLiとビット線▲▼と
に接続されたメモリセル101と、ワード線WLi＋１とビッ
ト線BLとに接続されたメモリセル102とを含む。他の列
については別のビット線対とワード線WXiおよびWXi＋１
とに接続されたメモリセル103および104が示される。メ
モリセル101は、信号電荷をストアするためのキャパシ
タC1と、スイッチングのためのNMOSトランジスタQ1とを
含む。同様に、メモリセル102には、キャパシタC2と、N
MOSトランジスタQ2とが設けられる。ビット線対BL,▲
▼にはメモリセルから読出されたデータ信号を増幅す
るためのセンスアンプ301が接続される。センスアンプ3
01はセンスアンプ活性化信号SEおよび▲▼に応答し
て活性化される。各ビット線BLおよび▲▼は、I/O
ゲート回路401を介してそれぞれI/O線および▲▼
線に接続される。I/Oゲート回路401は、列デコーダ５か
ら出力される列選択信号に応答して動作する。他方、ビ
ット線対BL,▲▼の端部にプリチャージ回路701が接
続される。
に接続されたメモリセル101と、ワード線WLi＋１とビッ
ト線BLとに接続されたメモリセル102とを含む。他の列
については別のビット線対とワード線WXiおよびWXi＋１
とに接続されたメモリセル103および104が示される。メ
モリセル101は、信号電荷をストアするためのキャパシ
タC1と、スイッチングのためのNMOSトランジスタQ1とを
含む。同様に、メモリセル102には、キャパシタC2と、N
MOSトランジスタQ2とが設けられる。ビット線対BL,▲
▼にはメモリセルから読出されたデータ信号を増幅す
るためのセンスアンプ301が接続される。センスアンプ3
01はセンスアンプ活性化信号SEおよび▲▼に応答し
て活性化される。各ビット線BLおよび▲▼は、I/O
ゲート回路401を介してそれぞれI/O線および▲▼
線に接続される。I/Oゲート回路401は、列デコーダ５か
ら出力される列選択信号に応答して動作する。他方、ビ
ット線対BL,▲▼の端部にプリチャージ回路701が接
続される。
第２図は、第１図に示した回路の動作を説明するための
タイミング図である。第１図および第２図を参照して、
次に信号電荷のシフト動作について説明する。
タイミング図である。第１図および第２図を参照して、
次に信号電荷のシフト動作について説明する。
まず、制御回路51は、信号▲▼，▲▼およ
びの次のような変化タイミングを検出することによ
り、外部からテストモードが指定されたことを検出す
る。すなわち、時刻t1において信号▲▼および
が立下がる。次に、時刻t2において信号▲▼も立
下がる。これらの信号の立下がりに応答して、制御回路
51は外部からテストモードが指定されたことを認識し、
高レベルの信号Ｔを出力する。このDRAMは高レベルの信
号Ｔに応答して次のようなテストモード動作を開始す
る。そのとき、外部アドレス信号ADRは行アドレスｉを
示しているものとする。
びの次のような変化タイミングを検出することによ
り、外部からテストモードが指定されたことを検出す
る。すなわち、時刻t1において信号▲▼および
が立下がる。次に、時刻t2において信号▲▼も立
下がる。これらの信号の立下がりに応答して、制御回路
51は外部からテストモードが指定されたことを認識し、
高レベルの信号Ｔを出力する。このDRAMは高レベルの信
号Ｔに応答して次のようなテストモード動作を開始す
る。そのとき、外部アドレス信号ADRは行アドレスｉを
示しているものとする。
時刻t3においてプリチャージ信号φBPが立下がる。プリ
チャージ回路701は、信号φBPに応答してビット線対BL,
▲▼を所定のプリチャージ電位VBLを有するフロー
ティング状態にもたらす。時刻t4において、ｉ番目のワ
ード線WLiを活性化するためのワード線選択信号RXiが立
上がる。したがて、ORゲート601がワード線WLiを高レベ
ルにもたらすので、トランジスタQ1がオンする。その結
果、キャパシタC1にストアされていた信号電荷がビット
線▲▼に与えられ、ビット線対BL,▲▼間に微
小な電位差が生じる。時刻t5において、センスアンプ活
性化信号SEおよび▲▼が活性化され、センスアンプ
301が微小な電位差を増幅する。
チャージ回路701は、信号φBPに応答してビット線対BL,
▲▼を所定のプリチャージ電位VBLを有するフロー
ティング状態にもたらす。時刻t4において、ｉ番目のワ
ード線WLiを活性化するためのワード線選択信号RXiが立
上がる。したがて、ORゲート601がワード線WLiを高レベ
ルにもたらすので、トランジスタQ1がオンする。その結
果、キャパシタC1にストアされていた信号電荷がビット
線▲▼に与えられ、ビット線対BL,▲▼間に微
小な電位差が生じる。時刻t5において、センスアンプ活
性化信号SEおよび▲▼が活性化され、センスアンプ
301が微小な電位差を増幅する。
時刻t6においてシフト命令信号SWLが立上がる。ANDゲー
ト52は、信号SWLの立上がりに応答して高レベルの信号
を出力する。この時点において、行選択信号RXiだけが
高レベルであるので、ANDゲート602が高レベルの信号を
出力する。したがって、ORゲート603がワード線WLi＋１
を高レベルにもたらす。その結果、メモリセル102中の
スイッチングトランジスタQ2がオンするので、センスア
ップ301によって増幅されたビット線BLの信号電荷がト
ランジスタQ2を介してキャパシタC2中にストアされる。
ト52は、信号SWLの立上がりに応答して高レベルの信号
を出力する。この時点において、行選択信号RXiだけが
高レベルであるので、ANDゲート602が高レベルの信号を
出力する。したがって、ORゲート603がワード線WLi＋１
を高レベルにもたらす。その結果、メモリセル102中の
スイッチングトランジスタQ2がオンするので、センスア
ップ301によって増幅されたビット線BLの信号電荷がト
ランジスタQ2を介してキャパシタC2中にストアされる。
時刻t7において、行選択信号RXiおよびシフト命令信号S
WLが立下がるので、ORゲート601および603が低レベルの
信号を出力する。したがって、各メモリセル101および1
02のスイッチングトランジスタQ1およびQ2がオフするの
で、各キャパシタC1およびC2において信号電荷が保持さ
れる。時刻t8において、信号▲▼が立上がり、プ
リチャージ信号φBPも立上がる。センスアンプ活性化信
号SEおよび▲▼はプリチャージレベルVBLに変化
し、センスアンプが不活性化される。ビット線対BL,▲
▼も電位VBLにプリチャージされる。その結果、こ
のテストモード動作における信号電荷の１つのシフトサ
イクルが終了する。時刻t9の後は、次のシフトサイクル
が開始される。次のシフトサイクルにおいても、同様の
シフト制御が順次行なわれ、シフト動作をくり返すこと
により、１つのビット線対BL,▲▼に接続されたす
べてのメモリセルについて、信号電荷のシフトを行なう
ことができる。
WLが立下がるので、ORゲート601および603が低レベルの
信号を出力する。したがって、各メモリセル101および1
02のスイッチングトランジスタQ1およびQ2がオフするの
で、各キャパシタC1およびC2において信号電荷が保持さ
れる。時刻t8において、信号▲▼が立上がり、プ
リチャージ信号φBPも立上がる。センスアンプ活性化信
号SEおよび▲▼はプリチャージレベルVBLに変化
し、センスアンプが不活性化される。ビット線対BL,▲
▼も電位VBLにプリチャージされる。その結果、こ
のテストモード動作における信号電荷の１つのシフトサ
イクルが終了する。時刻t9の後は、次のシフトサイクル
が開始される。次のシフトサイクルにおいても、同様の
シフト制御が順次行なわれ、シフト動作をくり返すこと
により、１つのビット線対BL,▲▼に接続されたす
べてのメモリセルについて、信号電荷のシフトを行なう
ことができる。
上記の信号電荷のシフト動作は、メモリアレイ１中の各
ビット線対ごとに行なうことができる。なお、上記のシ
フト制御のためにはワード線を指定するための行アドレ
ス信号が必要であるが、列アドレス信号を要しないこと
が指摘される。
ビット線対ごとに行なうことができる。なお、上記のシ
フト制御のためにはワード線を指定するための行アドレ
ス信号が必要であるが、列アドレス信号を要しないこと
が指摘される。
上記の説明から、ｉ番目およびｉ＋１番目の各信号レベ
ルについて、次のような関係が成り立つことが理解され
る。
ルについて、次のような関係が成り立つことが理解され
る。
WL1＝RX1 …（３） WLi＋１＝RXi＋１∪（RXi∩Ｔ∩SWL） …（４） 但し、１≦ｉ＜ｎ …（５） 第３図は、より大きな観点からテストデータを用いて上
記のシフト動作を説明するための模式図である。第３図
では説明を簡単化するために、30個のメモリセルを有す
るメモリアレイが示される。第３図を参照して、このDR
AMは、メモリセル00ないし29を有するメモリアレイ１
と、ワード線WL0ないしWL9を選択するための行デコーダ
２と、ワード線シフト回路６と、各ビット線対をプリチ
ャージするためのプリチャージ回路７と、各ビット線間
の微小な電位差を増幅するためのセンスアンプ３と、ビ
ット線対を選択するための列選択信号CX0ないしCX2を出
力する列デコーダ５と、列選択信号CX0ないしCX2に応答
してビット線対を選択的にI/O線対に接続するI/Oゲート
回路４とを含む。なお、以下の説明では、メモリセル03
および15が破損しており、したがってこれらのメモリセ
ル03および15がそれぞれ固定されたデータ「０」および
「１」を出力するものと仮定する。
記のシフト動作を説明するための模式図である。第３図
では説明を簡単化するために、30個のメモリセルを有す
るメモリアレイが示される。第３図を参照して、このDR
AMは、メモリセル00ないし29を有するメモリアレイ１
と、ワード線WL0ないしWL9を選択するための行デコーダ
２と、ワード線シフト回路６と、各ビット線対をプリチ
ャージするためのプリチャージ回路７と、各ビット線間
の微小な電位差を増幅するためのセンスアンプ３と、ビ
ット線対を選択するための列選択信号CX0ないしCX2を出
力する列デコーダ５と、列選択信号CX0ないしCX2に応答
してビット線対を選択的にI/O線対に接続するI/Oゲート
回路４とを含む。なお、以下の説明では、メモリセル03
および15が破損しており、したがってこれらのメモリセ
ル03および15がそれぞれ固定されたデータ「０」および
「１」を出力するものと仮定する。
まず、第１ステップにおいて、メモリセル00,10および2
0中に通常の書込モードの下でテストデータ「０」が書
込まれる。
0中に通常の書込モードの下でテストデータ「０」が書
込まれる。
第２ステップにおいて、第０番目の行について１サイク
ルのシフト動作を実行する。その結果、メモリセル01,1
1および21中に反転されたデータ「１」が書込まれる。
同様にして、シフトサイクルを繰返して行なうことによ
り、第９番目のワード線WL9に接続されたメモリセル09,
19および29に向かってシフト動作を行なう。しかしなが
ら、メモリセル03が破損しているので、このシフト動作
の途中でシフトされるべきテストデータが変更されてい
る。というのは、メモリセル03がその欠陥のため常にデ
ータ「０」を出力するからである。その結果、最終的に
メモリセル09中にはデータ「０」がストアされる。一
方、欠陥メモリセル15は常にデータ「１」を出力するの
で、この段階ではテストデータの変更が生じない。
ルのシフト動作を実行する。その結果、メモリセル01,1
1および21中に反転されたデータ「１」が書込まれる。
同様にして、シフトサイクルを繰返して行なうことによ
り、第９番目のワード線WL9に接続されたメモリセル09,
19および29に向かってシフト動作を行なう。しかしなが
ら、メモリセル03が破損しているので、このシフト動作
の途中でシフトされるべきテストデータが変更されてい
る。というのは、メモリセル03がその欠陥のため常にデ
ータ「０」を出力するからである。その結果、最終的に
メモリセル09中にはデータ「０」がストアされる。一
方、欠陥メモリセル15は常にデータ「１」を出力するの
で、この段階ではテストデータの変更が生じない。
第３ステップにおいて、通常の読出モードの下でメモリ
セル09,19および29にストアされているデータを読出
す。メモリセル09からデータ「１」が読出されるので、
メモリセル09が含まれるビット線対に接続されたメモリ
セルのいずれかに欠陥が存在することが判断される。
セル09,19および29にストアされているデータを読出
す。メモリセル09からデータ「１」が読出されるので、
メモリセル09が含まれるビット線対に接続されたメモリ
セルのいずれかに欠陥が存在することが判断される。
第４ステップにおいて、上記の第１ステップないし第３
ステップにおける操作と同じ操作をテストデータ「１」
について行なう。すなわち、まず、テストデータ「１」
がメモリセル00,10,20に与えられる。この場合では、メ
モリセル15が破損しているので、最終的にはメモリセル
19中にデータ「１」がストアされる。その結果、メモリ
セル19が接続されているビット線対に接続されたメモリ
セル10ないし19の中に欠陥メモリセルが存在するものと
判断される。
ステップにおける操作と同じ操作をテストデータ「１」
について行なう。すなわち、まず、テストデータ「１」
がメモリセル00,10,20に与えられる。この場合では、メ
モリセル15が破損しているので、最終的にはメモリセル
19中にデータ「１」がストアされる。その結果、メモリ
セル19が接続されているビット線対に接続されたメモリ
セル10ないし19の中に欠陥メモリセルが存在するものと
判断される。
第４図は、ｎ個のメモリセルについてテスト動作を実行
した場合の所要時間を説明するタイミング図である。第
４図を参照して、期間81において通常の書込モードの下
で特定のメモリセル、たとえば第３図に示したメモリセ
ル00,10および20など中にテストデータが書込まれる。
テストデータを書込むのに時間Twかかるものとする。期
間82ないし8nの各々において、前述のテストデータのシ
フト動作が行なわれる。ここで、各シフト動作を行なう
のにかかる時間、すなわちシフトサイクルの周期をTsと
する。さらに、期間８（ｎ＋１）において、通常の読出
モードの下で最終的にテストデータがシフトされている
メモリセルからデータが読出される。このデータの読出
しに時間Trかかるものとする。したがって、期間81ない
し８（ｎ＋１）におけるすべての動作を実行するのに要
する合計の時間TT′は次式により表わされる。
した場合の所要時間を説明するタイミング図である。第
４図を参照して、期間81において通常の書込モードの下
で特定のメモリセル、たとえば第３図に示したメモリセ
ル00,10および20など中にテストデータが書込まれる。
テストデータを書込むのに時間Twかかるものとする。期
間82ないし8nの各々において、前述のテストデータのシ
フト動作が行なわれる。ここで、各シフト動作を行なう
のにかかる時間、すなわちシフトサイクルの周期をTsと
する。さらに、期間８（ｎ＋１）において、通常の読出
モードの下で最終的にテストデータがシフトされている
メモリセルからデータが読出される。このデータの読出
しに時間Trかかるものとする。したがって、期間81ない
し８（ｎ＋１）におけるすべての動作を実行するのに要
する合計の時間TT′は次式により表わされる。
TT′＝Tw＋（ｎ−１）×Ts＋Tr …（６） ≒（ｎ＋１）・Tw …（７） 但し、Tw≒Tr,Tw≒Tsとする。
したがって、式（７）と式（２）とを比較することによ
ってわかるように、第１図に示したワード線シフト回路
６をDRAM中に設けることにより、欠陥メモリセルの発見
に要する時間が約半分に短縮されることが指摘される。
ってわかるように、第１図に示したワード線シフト回路
６をDRAM中に設けることにより、欠陥メモリセルの発見
に要する時間が約半分に短縮されることが指摘される。
第５図は、この発明の別の実施例を示すDRAMの回路ブロ
ック図である。第５図を参照して、このDRAMは、アドレ
スバッファ53と行デコーダ２との間に接続された切換回
路81と、アドレスバッファ53と列デコーダ５との間に接
続された切換回路82とを含む。制御回路51は、信号▲
▼，▲▼およびに応答してテストモード信
号Ｔおよび行デコーダ入力切換信号SDXを出力する。切
換回路81は信号SDXに応答して動作し、一方切換回路82
は信号Ｔに応答して動作する。
ック図である。第５図を参照して、このDRAMは、アドレ
スバッファ53と行デコーダ２との間に接続された切換回
路81と、アドレスバッファ53と列デコーダ５との間に接
続された切換回路82とを含む。制御回路51は、信号▲
▼，▲▼およびに応答してテストモード信
号Ｔおよび行デコーダ入力切換信号SDXを出力する。切
換回路81は信号SDXに応答して動作し、一方切換回路82
は信号Ｔに応答して動作する。
切換回路81は、信号SDXが低レベルのとき端子ａ側に接
続され、信号SDXが高レベルのときは端子ｂ側に接続さ
れる。切換回路82は、信号Ｔが低レベルのとき端子ａ側
に接続され、信号Ｔが高レベルのとき端子ｂ側に接続さ
れる。なお、テストモードにおける動作が開始された後
は、RASオンリーフレッシュが行なわれるまでテストモ
ード動作が続けられ、通常のモードには戻らないものと
する。
続され、信号SDXが高レベルのときは端子ｂ側に接続さ
れる。切換回路82は、信号Ｔが低レベルのとき端子ａ側
に接続され、信号Ｔが高レベルのとき端子ｂ側に接続さ
れる。なお、テストモードにおける動作が開始された後
は、RASオンリーフレッシュが行なわれるまでテストモ
ード動作が続けられ、通常のモードには戻らないものと
する。
第６図は、第５図に示したDRAMの動作を説明するための
タイミング図である。第５図および第６図を参照して、
次にこのDRAMにおけるシフト動作について説明する。
タイミング図である。第５図および第６図を参照して、
次にこのDRAMにおけるシフト動作について説明する。
まず、時刻t1において、信号▲▼およびが立下
がり、内部アドレスRXiを示す外部アドレス信号ADRが与
えられる。時刻t2において信号▲▼が立下がり、
この立下がりに応答してテストモード信号Ｔが立上が
る。すなわち、テストモード動作が開始される。
がり、内部アドレスRXiを示す外部アドレス信号ADRが与
えられる。時刻t2において信号▲▼が立下がり、
この立下がりに応答してテストモード信号Ｔが立上が
る。すなわち、テストモード動作が開始される。
時刻t3において、行選択信号RXiが立上がるので、ｉ番
目のワード線WLiが高レベルにもたらせる。したがっ
て、ワード線WLiに接続されたメモリセルにストアされ
ている信号電荷がビット線対に与えられる。時刻t4にお
いて、センスアンプ活性化信号SEおよび▲▼により
センスアンプが活性化され、ビット線対における微小な
電位差が増幅される。
目のワード線WLiが高レベルにもたらせる。したがっ
て、ワード線WLiに接続されたメモリセルにストアされ
ている信号電荷がビット線対に与えられる。時刻t4にお
いて、センスアンプ活性化信号SEおよび▲▼により
センスアンプが活性化され、ビット線対における微小な
電位差が増幅される。
時刻t5おいて、転送先のメモリセルを指定するアドレス
RXjを示す外部アドレス信号ADRが与えられる。時刻t6に
おいて信号▲▼が立下がる。時刻t7において行デ
コーダ入力切換信号SDXが立上げられ、切換回路81はこ
の信号SDXに応答して端子ｂ側に接続される。その結
果、行選択信号RXiが立下がり、ワード線WLiが低レベル
にもたらされる。一方、ｊ番目の行選択信号RXjは立上
がり、ｊ番目のワード線WLjが高レベルにもたらされ
る。その結果、ｊ番目のワード線WLjに接続されたメモ
リセル中に、ｉ番目のワード線WLiに接続されたメモリ
セル中にストアされたデータが書込まれることになる。
RXjを示す外部アドレス信号ADRが与えられる。時刻t6に
おいて信号▲▼が立下がる。時刻t7において行デ
コーダ入力切換信号SDXが立上げられ、切換回路81はこ
の信号SDXに応答して端子ｂ側に接続される。その結
果、行選択信号RXiが立下がり、ワード線WLiが低レベル
にもたらされる。一方、ｊ番目の行選択信号RXjは立上
がり、ｊ番目のワード線WLjが高レベルにもたらされ
る。その結果、ｊ番目のワード線WLjに接続されたメモ
リセル中に、ｉ番目のワード線WLiに接続されたメモリ
セル中にストアされたデータが書込まれることになる。
時刻t8において、行選択信号RXjが立下がる。したがっ
て、ワード線WLjが低レベルにもたらされるので、転送
されたデータがそのメモリセル中に保持される。時刻t9
において、信号▲▼が立上がる。その結果、信号
SDXが立下がり、ビット線対がプリチャージ電位VBLにも
たらされることによりビット線対のプリチャージが始ま
る。時刻t10までにビット線対プリチャージが終了し、
新たなメモリセルに向けて次の転送動作が開始される。
その際、このDRAMが既にテストモードに入っているの
で、信号▲▼およびを立下げる必要はない。
て、ワード線WLjが低レベルにもたらされるので、転送
されたデータがそのメモリセル中に保持される。時刻t9
において、信号▲▼が立上がる。その結果、信号
SDXが立下がり、ビット線対がプリチャージ電位VBLにも
たらされることによりビット線対のプリチャージが始ま
る。時刻t10までにビット線対プリチャージが終了し、
新たなメモリセルに向けて次の転送動作が開始される。
その際、このDRAMが既にテストモードに入っているの
で、信号▲▼およびを立下げる必要はない。
第５図に示したDRAMにおいて以上のような制御を行なう
ことにより、信号電荷の転送先を任意に選ぶことができ
る。すなわち、第１図に示したワード線シフト回路６に
よって実現されたシフト制御機能を有するDRAMでは、メ
モリセルにストアされるテストデータ信号のシフトが前
述のように順次行なわれる。メモリセルの欠陥の中に
は、互いに隣接したメモリセルを順次選択することによ
って発見できないものがある。したがって、第１図に示
したワード線シフト回路６では必ずしも完全に欠陥メモ
リセルの発見ができるとは限らない。
ことにより、信号電荷の転送先を任意に選ぶことができ
る。すなわち、第１図に示したワード線シフト回路６に
よって実現されたシフト制御機能を有するDRAMでは、メ
モリセルにストアされるテストデータ信号のシフトが前
述のように順次行なわれる。メモリセルの欠陥の中に
は、互いに隣接したメモリセルを順次選択することによ
って発見できないものがある。したがって、第１図に示
したワード線シフト回路６では必ずしも完全に欠陥メモ
リセルの発見ができるとは限らない。
これに対し、第５図に示したDRAMを用いた場合では、外
部アドレス信号ADRを用いて任意のメモリセルを指定で
きるので、上記のような不都合を解消することができ
る。これに加えて、シフト制御が列アドレス信号を要し
ないことに着目し、第６図に示したように第２の行アド
レスRXjを列アドレスの入力にならって▲▼を利
用して外部アドレス信号ADRから入力しているので、数
多くの回路変更を要することなく最小限の回路変更によ
り回路が実現できるという効果もある。
部アドレス信号ADRを用いて任意のメモリセルを指定で
きるので、上記のような不都合を解消することができ
る。これに加えて、シフト制御が列アドレス信号を要し
ないことに着目し、第６図に示したように第２の行アド
レスRXjを列アドレスの入力にならって▲▼を利
用して外部アドレス信号ADRから入力しているので、数
多くの回路変更を要することなく最小限の回路変更によ
り回路が実現できるという効果もある。
［発明の効果］ 以上のように、この発明によれば、テストモードにおい
て第１のメモリセル中に書込まれているデータ信号をビ
ット線を介して直接第２のメモリセル中に書込む手段を
設けたので、欠陥メモリセルの発見に要する時間を短縮
させることが可能な半導体メモリセル装置が得られた。
て第１のメモリセル中に書込まれているデータ信号をビ
ット線を介して直接第２のメモリセル中に書込む手段を
設けたので、欠陥メモリセルの発見に要する時間を短縮
させることが可能な半導体メモリセル装置が得られた。
第１図は、この発明の一実施例を示すDRAMの回路図であ
る。第２図は、第１図に示した回路の動作を説明するた
めのタイミング図である。第３図は、第１図に示したDR
AMにおけるシフト動作を説明するための模式図である。
第４図は、第１図に示したDRAMにおけるｎ個のメモリセ
ルについてテスト動作を実行した場合を示すタイミング
図である。第５図は、この発明の別の実施例を示すDRAM
の回路ブロック図である。第６図は、第５図に示したDR
AMの動作を説明するためのタイミング図である。第７図
は、従来のDRAMの概略の構成を示すブロック図である。
第８図は、第７図に示したDRAMのファイナルテストにお
けるテスト動作を説明するためのタイミング図である。 図において、１はメモリアレイ、２は行デコーダ、３は
センスアンプ、４はI/Oゲート回路、５は列デコーダ、
６はワード線シフト回路、７はプリチャージ回路、51は
制御回路、81,82は切換回路である。
る。第２図は、第１図に示した回路の動作を説明するた
めのタイミング図である。第３図は、第１図に示したDR
AMにおけるシフト動作を説明するための模式図である。
第４図は、第１図に示したDRAMにおけるｎ個のメモリセ
ルについてテスト動作を実行した場合を示すタイミング
図である。第５図は、この発明の別の実施例を示すDRAM
の回路ブロック図である。第６図は、第５図に示したDR
AMの動作を説明するためのタイミング図である。第７図
は、従来のDRAMの概略の構成を示すブロック図である。
第８図は、第７図に示したDRAMのファイナルテストにお
けるテスト動作を説明するためのタイミング図である。 図において、１はメモリアレイ、２は行デコーダ、３は
センスアンプ、４はI/Oゲート回路、５は列デコーダ、
６はワード線シフト回路、７はプリチャージ回路、51は
制御回路、81,82は切換回路である。
Claims (1)
- 【請求項１】ビット線に接続された複数のメモリセル
と、 前記ビット線に接続され、前記複数のメモリセルのうち
の第１のメモリセル中に所定のテストデータ信号を書込
む第１の書込手段と、 外部的に与えられる、テストモードを指定するためのテ
スト信号の供与を検出する検出手段と、 前記検出手段に応答して、前記複数のメモリセルのうち
前記第１のメモリセルと異なる第２のメモリセル中に前
記第１のメモリセル中に書込まれているデータ信号を前
記ビット線を介して書込む第２の書込手段とを含む、半
導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283358A JPH0752597B2 (ja) | 1989-10-30 | 1989-10-30 | 半導体メモリ装置 |
| US07/598,875 US5241501A (en) | 1989-10-30 | 1990-10-19 | Semiconductor memory device for detecting defective memory cells in a short time |
| DE4034167A DE4034167A1 (de) | 1989-10-30 | 1990-10-26 | Halbleiterspeichereinrichtung und verfahren zum schnellen nachweis defekter speicherzellen |
| GB9023389A GB2240412B (en) | 1989-10-30 | 1990-10-26 | A semiconductor memory device and a method for detecting defective memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283358A JPH0752597B2 (ja) | 1989-10-30 | 1989-10-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03144991A JPH03144991A (ja) | 1991-06-20 |
| JPH0752597B2 true JPH0752597B2 (ja) | 1995-06-05 |
Family
ID=17664454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283358A Expired - Fee Related JPH0752597B2 (ja) | 1989-10-30 | 1989-10-30 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5241501A (ja) |
| JP (1) | JPH0752597B2 (ja) |
| DE (1) | DE4034167A1 (ja) |
| GB (1) | GB2240412B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05274895A (ja) * | 1992-03-26 | 1993-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| JP3563779B2 (ja) * | 1994-09-13 | 2004-09-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5588046A (en) * | 1995-10-23 | 1996-12-24 | Casio Phonemate, Inc. | Digital telephone answering device and method of testing message storage memory therein |
| JP3865828B2 (ja) | 1995-11-28 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| DE19612441C2 (de) * | 1996-03-28 | 1998-04-09 | Siemens Ag | Schaltungsanordnung mit einer Testschaltung |
| US5968190A (en) * | 1996-10-31 | 1999-10-19 | Cypress Semiconductor Corp. | Redundancy method and circuit for self-repairing memory arrays |
| US6002623A (en) * | 1997-02-12 | 1999-12-14 | Micron Technology, Inc. | Semiconductor memory with test circuit |
| DE19725581C2 (de) * | 1997-06-17 | 2000-06-08 | Siemens Ag | Verfahren zur Funktionsüberprüfung von Speicherzellen eines integrierten Speichers |
| US5910922A (en) * | 1997-08-05 | 1999-06-08 | Integrated Device Technology, Inc. | Method for testing data retention in a static random access memory using isolated Vcc supply |
| US6112322A (en) | 1997-11-04 | 2000-08-29 | Xilinx, Inc. | Circuit and method for stress testing EEPROMS |
| JPH11297096A (ja) * | 1998-04-14 | 1999-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6279129B1 (en) | 1998-05-27 | 2001-08-21 | Infineon Technologies Ag | Configuration of memory cells and method of checking the operation of memory cells |
| KR100327136B1 (ko) * | 1999-10-20 | 2002-03-13 | 윤종용 | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 |
| US7139946B2 (en) * | 2002-12-18 | 2006-11-21 | Logicvision, Inc. | Method and test circuit for testing memory internal write enable |
| US20060136791A1 (en) * | 2004-12-16 | 2006-06-22 | Klaus Nierle | Test method, control circuit and system for reduced time combined write window and retention testing |
| DE102006019507B4 (de) * | 2006-04-26 | 2008-02-28 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Testfunktion und Verfahren zum Testen eines integrierten Halbleiterspeichers |
| CN114550801B (zh) * | 2022-02-25 | 2024-07-05 | 长鑫存储技术有限公司 | 存储芯片的测试方法和测试装置、电子设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3760368A (en) * | 1972-04-21 | 1973-09-18 | Ibm | Vector information shifting array |
| US4326290A (en) * | 1979-10-16 | 1982-04-20 | Burroughs Corporation | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| JPS63244400A (ja) * | 1987-03-16 | 1988-10-11 | シーメンス・アクチエンゲゼルシヤフト | メモリセルの検査回路装置および方法 |
| JPH01109921A (ja) * | 1987-10-23 | 1989-04-26 | Ricoh Co Ltd | プログラマブルロジックアレイ |
-
1989
- 1989-10-30 JP JP1283358A patent/JPH0752597B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-19 US US07/598,875 patent/US5241501A/en not_active Expired - Fee Related
- 1990-10-26 GB GB9023389A patent/GB2240412B/en not_active Expired - Fee Related
- 1990-10-26 DE DE4034167A patent/DE4034167A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03144991A (ja) | 1991-06-20 |
| GB9023389D0 (en) | 1990-12-05 |
| GB2240412A (en) | 1991-07-31 |
| US5241501A (en) | 1993-08-31 |
| DE4034167A1 (de) | 1991-05-02 |
| DE4034167C2 (ja) | 1992-04-16 |
| GB2240412B (en) | 1993-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |