DE4034167A1

DE4034167A1 - Halbleiterspeichereinrichtung und verfahren zum schnellen nachweis defekter speicherzellen

Info

Publication number: DE4034167A1
Application number: DE4034167A
Authority: DE
Inventors: Shinji Tanaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-30
Filing date: 1990-10-26
Publication date: 1991-05-02
Also published as: DE4034167C2; GB9023389D0; JPH0752597B2; GB2240412B; GB2240412A; JPH03144991A; US5241501A

Description

Die Erfindung bezieht sich allgemein auf Halbleiterspeicherein richtungen und spezieller auf eine verbesserte Schaltung zum schnellen Nachweis der Existenz einer defekten Speicherzelle einer Halbleiterspeichereinrichtung. Die vorliegende Erfindung ist insbesondere anwendbar auf dynamische Speichereinrichtungen mit wahlfreiem Zugriff.

Bei der Herstellung von Halbleiterspeichern wird ein abschließender Test (Ausliefertest) an den Speicherzellen vorgenommen, nachdem sie montiert sind, um sicherzustellen, daß die hergestellte Speichereinrichtung korrekt arbeiten wird. Der abschließende Test bestätigt, daß es keine defekten Speicherzel len in der Speichereinrichtung gibt. Kurz gesagt, wird ein vor gegebener Testwert in alle Speicherzellen eingeschrieben und der von den Zellen ausgelesene Wert mit dem eingeschriebenen Test wert verglichen. Wenn die von allen Speicherzellen ausgelesenen Werte mit den Testwerten übereinstimmen, wird angenommen, daß die Speichereinrichtung in Ordnung ist und ausgeliefert werden kann. Wenn jedoch eine Nichtübereinstimmung auch nur in einer Speicherzelle festgestellt wird, ist die Speichereinrichtung als defekt zu betrachten.

Abschließende Tests wie der oben erwähnte müssen sowohl durchge führt werden bei dynamischen Speichern mit wahlfreiem Zugriff (im folgenden bezeichnet als "DRAM") als auch an statischen Speichern mit wahlfreiem Zugriff (im folgenden bezeichnet als "SRAM"). In der folgenden Beschreibung wird ein DRAM als Bei spiel genommen.

Fig. 7 ist ein Blockschaltbild eines herkömmlichen DRAM 30a. Der DRAM 30a von Fig. 7 wird beispielsweise im U.S. Patent Nr. 44 64 750 angegeben. Unter Bezug auf Fig. 7 enthält der DRAM 30a eine Speichermatrix 1, die durch eine Anzahl von Speicherzellen gebildet wird, einen Adreßpuffer 31 zur Aufnahme eines externen Adreßsignals ADR, einen Reihendecoder 2 und einen Spaltendecoder 5, die auf ein internes Adreßsignal ansprechen, das vom Adreßpuffer 31 geliefert wird, um eine Speicherzelle in der Speichermatrix anzusprechen. Ein Leseverstärker 3 verstärkt das Datensignal einer ausgewählten Reihe von Speicherzellen. Ein Ein-/Ausgabepuffer 33 erhält die Signalwerte und liefert sie durch die Ein-/Ausgabeleitung I/O an externe Einrichtungen. Eine Steuerschaltung 32 spricht an auf extern angelegte Timingsi gnale, wie ein Reihenadreßtaktsignal , ein Spaltenadreßtakt signal , ein Schreibsteuersignal usw. durch Erzeugung ver schiedener innerer Steuersignale.

Ein Speichertestgerät 35 ist mit dem DRAM 30a zur Ausführung des Abschlußtests verbunden. Das Speichertestgerät 35 enthält einen Adressengenerator 36 zur Erzeugung eines Adreßsignales ADR, einen Testwertgenerator 37 zur Erzeugung von Testwerten D, einen Komparator 38 zum Vergleich der generierten Testwerte D und der vom DRAM 30a gelieferten Werte Q, und einen Steuersignalgenera tor 39. Der Steuersignalgenerator 39 liefert Signale , und an den DRAM 30a.

Fig. 8 ist ein Timingdiagramm zur Erklärung des Testablaufes des oben erwähnten Abschlußtestes. Im folgenden wird der Testablauf anhand der Fig. 7 und 8 erklärt.

Zuerst wählen zu einer Periode 91 ein Reihendecoder 2 und ein Spaltendecoder 5 im Ansprechen auf ein externes Adreßsignal ADR eine Speicherzelle aus. Zur selben Zeit wird ein vorbestimmter Testwert Dw durch den Eingangspuffer 33 extern bereitgestellt. Der gelieferte Eingangswert Dw wird über die Ein-/Ausgabeleitung I/O an die ausgewählte Speicherzelle angelegt, in die der Wert Dw geschrieben wird. Danach, bei der Periode 92, wählen der Reihendecoder 2 und der Spaltendecoder 5 wieder die gleiche Speicherzelle an, von der der Wert Qr ausgelesen wird. Mit ande ren Worten wird der Testwert Dw in eine ausgewählte Speicher zelle zur Periode 91 eingeschrieben und der Wert Qr unmittelbar während der folgenden Periode 92 ausgelesen. Der eingeschriebene Wert Dw und der ausgelesene Wert Qr werden miteinander verglichen, um durch Prüfung ihrer Übereinstimmung oder Nicht übereinstimmung zu bestimmen, ob die ausgewählte Speicherzelle defekt ist oder nicht. Analog wird das Schreiben und Lesen der Testwerte bei einer anderen Speicherzelle zu den Perioden 93 und 94 vorgenommen.

Wenn die Zeit, die benötigt wird, um einen Wert in eine ausge wählte Speicherzelle zu schreiben, d. h. der Speicherzyklus, Tw ist, und die Zeit, die benötigt wird, um den Wert von der ausge wählten Speicherzelle auszulesen, Tr ist, bestimmt sich die Ge samtzeit TT, die benötigt wird, um den oben genannten Schreib-/ Lesetest für n-Speicherzellen auszuführen, nach folgender Glei chung, unter der Annahme, daß Tw = Tr:

TT = n × (Tw + Tr) (1)

= 2 · n · TW (2)

Es stellt ein Problem dar, daß die Durchführung des Abschluß tests lange Zeit erfordert, wenn konventionell konfigurierte Schaltkreise benutzt werden. Insbesondere verursacht ein Wachs tum in der Speicherkapazität eines Speicherschaltkreises eine direkte Ausdehnung der Testzeit, wie man aus Gleichung (1) ablesen kann.

Um die Existenz einer defekten Speicherzelle korrekt nachzuwei sen, muß der oben erwähnte Schreib-/Lesetest unter Einbeziehung zweier Testwerte "0" und "1" ausgeführt werden. Das bedeutet, daß zweimal die Gesamtzeit TT entsprechend Gleichung (2) not wendig ist.

Unter Bezugnahme auf Fig. 9 wird die erforderliche Testzeit im folgenden erklärt unter der Annahme, daß der DRAM 30 Speicherzellen beinhaltet. Der DRAM in Fig. 9 enthält eine Spei chermatrix 1, die 30 Speicherzellen 00-29 enthält, einen Reihen decoder 2, einen Leseverstärker 3, einen Ein-/Ausgangschalter 4, einen Spaltendecoder 5 und eine Vorladungsschaltung 7. Wenn die Zeit Tw zum Schreiben der Werte und die Zeit Tr zum Auslesen der Werte jeweils mit 200 ns angesetzt werden (Tw = Tr = 200 ns), wird eine nach folgender Gleichung bestimmte Gesamtzeit TT1 für den Testablauf benötigt, d. h. für die Durchführung des Schrei bens und Lesens der Testwerte "0" und "1":

TT₁ = 2 × (200 × 30 + 200 × 30) × 10^-9 s

= 24µs

Betrachtet man einen DRAM von 1M(1.048.576)Bit, dann ist die für die Ausführung des Testablaufes benötigte Gesamtzeit TT₂ durch die folgende Gleichung ausgedrückt.

TT₂ = 2 × 1.048.576 × (200 + 200) × 10^-9 s

= 839 ms

Ein Ziel der vorliegenden Erfindung ist die Reduzierung der zum Nachweis einer defekten Speicherzelle in einer Halbleiterspeichereinrichtung benötigten Zeit.

Insbesondere soll eine Reduzierung der zum Nachweis einer defek ten Speicherzelle in einem dynamischen Speicher mit wahlfreiem Zugriff benötigten Zeit erreicht werden.

Insbesondere soll weiter eine Reduzierung der zum Nachweis einer defekten Speicherzelle in einem statischen Speicher mit wahl freiem Zugriff benötigten Zeit erreicht werden.

Von Bedeutung ist weiter die sichere Gewährleistung des Nachwei ses einer existierenden defekten Speicherzelle in einem dynami schen Speicher mit wahlfreiem Zugriff.

Kurz gesagt, hat eine Halbleiterspeichereinrichtung entsprechend der vorliegenden Erfindung eine Anzahl von Speicherzellen, die mit Bitleitungen verbunden sind. Ein vorgegebenes Testsignal wird von einer ersten Speicherzelle der Anzahl der Speicherzel len gespeichert. Die Speichereinrichtung enthält eine Nachweis schaltung, mit der das Anliegen eines Testsignals zur Auswahl eines Testmodus nachgewiesen wird, und eine Schiebeschaltung zum Verschieben des in der ersten Speicherzelle gespeicherten Si gnals zu einer zweiten Speicherzelle der Anzahl der Speicher zellen.

In Funktion verschiebt die Schiebeschaltung den in der ersten Speicherzelle gespeicherten Signalwert über die Bitleitungen in die zweite Speicherzelle. Da das in der ersten Speicherzelle gespeicherte Signal direkt zugleich als in die zweite Speicher zelle einzuschreibendes Signal benutzt wird, werden die Übergabe des Signals, das in der ersten Speicherzelle gespeichert ist, auf die Bitleitung, und das Verschieben des Signals, das von der Bitleitung geliefert wird, in die zweite Speicherzelle, im glei chen Speicherzyklus durchgeführt. lm Ergebnis dessen wird die für den Test benötigte Zeit verringert.

Das oben Gesagte und andere Ziele, Eigenarten, Aspekte und Vor teile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung unter Zuhilfenahme der Zeichnungen deutlicher.

Fig. 1 ist ein Schaltbild eines DRAM, das eine Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2A ist ein Timingdiagramm zur Erklärung der Funktionsweise der in Fig. 1 gezeigten Schaltung;

Fig. 2B ist ein Schaltbild der Steuerschaltung von Fig. 1;

Fig. 3A ist ein schematisches Diagramm zur Erklärung des Verschiebevorganges im in Fig. 1 gezeigten DRAM:

Figs. 3B und 3C sind Datenübergabediagramme zur Erklärung der in Fig. 3A gezeigten Datenverschiebung im DRAM;

Fig. 4A ist ein Timingdiagramm, das den Testablauf von n-Speicherzellen des DRAM in Fig. 1 zeigt;

Fig. 4B ist ein Blockschaltbild eines 1MBit- DRAM, das eine andere Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 5 ist ein Blockschaltbild eines DRAM, das eine andere Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 6A ist ein Timingdigramm zur Erklärung der Wirkungsweise des in Fig. 5 gezeigten DRAM;

Fig. 6B ist ein Schaltbild der Steuerschaltung von Fig. 5;

Fig. 7 ist ein Blockschaltbild, das die schematische Anordnung eines herkömmlichen DRAM zeigt;

Fig. 8 ist ein Timingdiagramm zur Erklärung des Testablaufes beim Abschlußtest des in Fig. 7 gezeigten DRAM; und

Fig. 9 ist ein Blockschaltbild eines konventionellen 30Bit-DRAM.

Entsprechend Fig. 1 hat der DRAM 30b eine Wortleitungsschiebe schaltung 6, die zwischen der Speichermatrix 1 und dem Reihendecoder 2 liegt. Eine Steuerschaltung 51a erkennt die ex terne Spezifizierung des Testmodus anhand des speziellen Timings der Signale und , um ein Testsignal T zu liefern.

Die Wortleitungsschiebeschaltung 6 kann in einem Testmodus ar beiten, um ein Reihenauswahlsignal RX_i an die Wortleitung WLi und an die unmittelbar benachbarte Leitung WLi+1 zu liefern. Die Wortleitungsschiebeschaltung 6 enthält ein ODER-Gatter 601 zur Aufnahme des Reihenauswahlsignals RXi vom Reihendecoder 2 zur Auswahl der i-ten Wortleitung WLi, ein ODER-Gatter 603 zur Auf nahme des Reihenauswahlsignals RXi+1 zur Auswahl der (i+1)-ten Wortleitung WLi+1, ein UND-Gatter 602 zur Aufnahme eines Aus gangssignals des UND-Gatters 52 und des Reihenauswahlsignals RXi und ein UND-Gatter 604 zur Aufnahme eines Ausgangssignals des UND-Gatters 52 und des Reihenauswahlsignals RXi+1. Das UND- Gatter 52 ist so geschaltet, daß es das Testmodusignal T und den Wortleitungsschiebebefehl SWL von der Steuerschaltung 51a er hält. Die Steuerschaltung 51a spricht auf verschiedene Timings der Signale , und durch Erzeugung der Signale T und SWL an.

Die Speichermatrix 1 enthält eine Speicherzelle 101, die mit der Wortleitung WLi und der Bitleitung verbunden ist, und eine Speicherzelle 102, die mit der Wortleitung WLi+1 und der Bitlei tung BL verbunden ist. Als Beispiel für andere Spalten ist ge zeigt, wie die Speicherzellen 103 und 104 mit einem anderen Bit leitungspaar und den Wortleitungen WLi und WLi+1 verbunden sind. Die Speicherzelle 101 enthält einen Kondensator C1 zur Speiche rung der Signalladung und einen NMOS-Transistor Q1 zum Schalten. Analog sind in Speicherzelle 102 ein Kondensator C2 und ein NMOS-Transistor Q2 vorhanden. Das Bitleitungspaar BL und ist mit einem Leseverstärker 301 zur Verstärkung der aus der Speicherzelle ausgelesenen Datensignalen verbunden. Der Lesever stärker 301 wird durch Leseverstärker-Aktivierungssignale SE und SE aktiviert. Jede der Bitleitungen BL und ist über eine Ein- Ausgangsschaltung 401 mit der Ein-Ausgabeleitung I/O bzw. der Ein-Ausgabeleitung verbunden. Die Ein-Ausgangsschaltung 401 wird durch ein Spaltenauswahlsignal aktiviert, das vom Spalten decoder 5 geliefert wird. Auf der anderen Seite ist das Ende des Bitleitungspaares BL und mit einer Vorladungsschaltung 701 verbunden. Das Speichertestgerät 35 ist zum Zwecke des Tests mit dem DRAM 30b verbunden. Das Speichertestgerät liefert Steuersi gnale , und , das Adreßsignal ADR und den Testwert D, die benötigt werden, um den hier erklärten Test des DRAM 30b durchzuführen. Das Speichertestgerät 35 vergleicht zugleich die gelieferten Testwerte D und die aus dem DRAM 30b ausgelesenen Werte Q miteinander.

Unter Bezugnahme auf die Fig. 1 und 2A wird nunmehr der Vor gang der Verschiebung der Signalladung erklärt. Zuerst weist die Steuerschaltung 51a durch Erkennen der aufeinanderfolgenden variierenden Timings der Signale , und die Existenz eines extern vorgegebenen Testmodus nach. Zum Zeitpunkt t1 fal len die Signale und ab. Danach fällt zum Zeitpunkt t2 auch das Signal ab. Die Steuerschaltung 51a reagiert auf den Ab fall dieser Signale, indem sie das Anliegen eines extern vorge gebenen Testmodus durch Lieferung eines Signals T auf hohem Pegel meldet. Mit anderen Worten, wenn das Signal vor den Signalen und abfällt, erkennt die Steuerschaltung 51a, daß extern ein Testmodus spezifiziert ist. Der DRAM 30b antwortet auf das Signal T auf hohem Pegel durch lnitiierung eines Test modusablaufes, wie im folgenden beschrieben wird. Ein externes Adreßsignal ADR zur Auswahl der Reihenadresse i ist bereits an gelegt.

Zum Zeitpunkt t3 fällt das Vorladungssignal ΦBP. Die Vorladungs schaltung 701 reagiert auf das Signal ΦBP dadurch, daß sie das Bitleitungspaar BL und auf einen schwimmenden Zustand mit einem vorgegebenen Vorladungspotential VBL bringt. Zum Zeitpunkt t4 steigt ein Wortleitungsauswahlsignal RXi zur Aktivierung der i-ten Wortleitung WLi an. Da das ODER-Gatter 601 die Wortleitung WLi auf hohen Pegel bringt, wird der Transistor Q1 eingeschal tet. Das führt dazu, daß im Kondensator C1, der an die Bit leitung angeschlossen ist, eine Signalladung gespeichert wird, die eine kleine Potentialdifferenz zwischen dem Bit leitungspaar BL und erzeugt. Zum Zeitpunkt t5 werden die Leseverstärker-Aktivierungssignale SE und gegeben, so daß der Leseverstärker 301 die kleine Potentialdifferenz verstärkt.

Zum Zeitpunkt t6 steigt ein Verschiebebefehl SWL an. In Reaktion auf den Anstieg des Signals SWL liefert das UND-Gatter 52 ein Signal auf hohem Pegel. Zu diesem Zeitpunkt ist nur das Reihen auswahlsignal RXi auf hohem Pegel, so daß das UND-Gatter 602 ein Signal auf hohem Pegel liefert. Damit bringt das ODER-Gatter 603 die Wortleitung WLi+1 auf hohen Pegel. Da dies den Schalttran sistor Q2 in der Speicherzelle 102 zum Einschalten veranlaßt, wird die Signalladung auf der Bitleitung BL, die durch den Lese verstärker 301 verstärkt wird, im Kondensator C2 über den Tran sistor Q2 gespeichert.

Zum Zeitpunkt t7 fallen das Reihenauswahlsignal RXi und das Ver schiebefehlssignal SWL ab und veranlassen damit die ODER-Gatter 601 und 603 zur Erzeugung eines Signals auf niedrigem Pegel. Dieses schaltet die Schalttransistoren Q1 und Q2 der Speicherzellen 101 und 102 aus, um die Signalladung in den beiden Kondensatoren C1 und C2 zu erhalten. Zum Zeitpunkt t8 steigen sowohl das Signal als auch das Vorladungssignal ΦBP an. Die Leseverstärker- Aktivierungssignale SE und stellen sich auf Vorladungsniveau VBL ein und schalten damit den Leseverstärker 301 aus. Das Bit leitungspaar BL und ist ebenfalls auf das Potential VBL vor geladen. Damit ist ein Schiebezyklus der Signalladung ent sprechend dem Testmodusablauf abgeschlossen. Nach dem Zeitpunkt t9 beginnt der nächste Schiebezyklus. In den folgenden Schiebe zyklen wird eine ähnliche Schiebesteuerung sequentiell ausge führt. Durch Wiederholung der Schiebeoperation können die Signalladungen aller mit einem Bitleitungspaar BL und verbun denen Speicherzellen verschoben werden.

Ein Beispiel der Steuerschaltung 51a, die die verschiedenen Steuersignale in Fig. 2A erzeugt, wird in Fig. 2B gezeigt. Die Steuerschaltung 51a erzeugt auch das Triggersignal Rtrg zur Reihenauswahl und das Triggersignal Ctrg zur Spaltenauswahl, was allerdings in Fig. 1 nicht gezeigt ist. Das Signal Rtrg wird an den Reihendecoder 2 angelegt, während das Signal Ctrg an den Spaltendecoder 5 angelegt wird.

Die oben dargestellte Schiebeoperation der Signalladung kann si multan für jedes Bitleitungspaar der Speichermatrix 1 durchge führt werden. Mit anderen Worten, die Signale, die in den Speicherzellen 101 und 103, die mit jeweils einem Bitleitungs paar verbunden sind, gespeichert sind, werden entlang der Bit leitungspaare verschoben. Es sei angemerkt, daß ein Reihenadreß signal für den Zweck des Ansprechens einer Wortleitung für die oben genannte Schiebesteuerung erforderlich ist, ein Spal tenadreßsignal ist jedoch nicht erforderlich.

Aus obiger Beschreibung ist zu erkennen, daß zwischen dem Pegel des i-ten und des (i+1)-ten Signals folgende Beziehung gilt, vorausgesetzt, daß 1 ≦ i < n;

WL1 = RXi (3)

WLi+1 = RXi+1 ∪ (RXi ∩ T ∩ SWL) (4)

Ein schematisches Diagramm für die Erklärung der oben angegebe nen Schiebeoperation unter Verwendung von Testwerten von einem allgemeinen Standpunkt aus wird in Fig. 3A gezeigt. Um die Beschreibung in Fig. 3A zu vereinfachen, ist eine Speicher matrix mit 30 Speicherzellen abgebildet. Entsprechend Fig. 3A enthält der DRAM eine Speichermatrix 1 mit den Speicherzellen 00-29, einen Reihendecoder 2 zur Auswahl der Wortleitungen WL0 - WL9, eine Wortleitungsschiebeschaltung 6, eine Vorladungsschal tung 7 zum Vorladen eines jeden Bitleitungspaares, einen Lese verstärker 3 zur Verstärkung der kleinen Potentialdifferenz zwischen den Bitleitungen, einen Spaltendecoder 5 zur Bereit stellung der Spaltenauswahlsignale CX0-CX2 zur Auswahl eines Bitleitungspaares und eine Ein-/Ausgangsschaltung 4, die auf die Spaltenauswahlsignale CX0-CX2 dadurch anspricht, daß sie selektiv ein Bitleitungspaar mit dem Ein-/Ausgangsleitungspaar verbindet. In der folgenden Beschreibung wird angenommen, daß die Speicherzellen 03 und 15 defekt sind, und zwar, daß diese Speicherzellen 03 und 15 einen Festwert "0" bzw. "1" liefern.

In einem ersten Schritt ist ein Testwert "0" in die Speicherzel len 00, 10 und 20 mittels eines normalen Schreibmodus geschrie ben.

In Schritt 2 wird ein Zyklus der Schiebeoperation für die 0-te Reihe ausgeführt. Dies bewirkt, daß der invertierte Wert "1" in die Speicherzellen 01, 11 und 21 eingeschrieben wird. Durch ana loge Wiederholung des Schiebezyklus wird die Schiebeoperation bezüglich der Speicherzellen 09, 19 und 29 durchgeführt, die mit der 9-ten Wortleitung WL9 verbunden sind. Der Testwert, der durch diese Schiebeoperation verschoben werden sollte, ist jedoch infolge der Tatsache, daß Speicherzelle 03 zerstört ist, verändert. Die Speicherzelle 03 wird infolge ihres Defekts immer den Wert "0" liefern. Folglich wird der Wert "0" schließlich in der Speicherzelle 09 gespeichert. Die andere zerstörte Speicher zelle 15 wird immer den Wert "1" liefern, so daß der Testwert in dieser Stufe nicht verändert wird.

In Schritt 3 werden die in den Speicherzellen 09, 19 und 29 ge speicherten Werte im normalen Auslesemodus ausgelesen. Da von der Speicherzelle 09 der Wert "0" ausgelesen wird, ist klar, daß es in einer der Speicherzellen, die mit dem Bitleitungspaar ver bunden sind, mit dem auch die Speicherzelle 09 verbunden ist, einen Defekt gibt.

In Schritt 4 wird dieselbe Operation, wie sie in den oben genannten Schritten 1-3 dargestellt ist, für den Testwert "1" ausgeführt. Zuerst wird der Testwert "1" in die Speicherzellen 00, 10 und 20 eingegeben. In diesem Fall ist die Speicherzelle 15 fehlerhaft, so daß der Wert "1" schließlich in der Speicher zelle 19 gespeichert wird. Im Ergebnis ist klar, daß es unter den Speicherzellen 10-19, die mit dem Bitleitungspaar verbun den sind, mit dem auch Speicherzelle 19 verbunden ist, eine defekte Speicherzelle gibt.

Zur weiteren Verdeutlichung wird in den Fig. 3B und 3C für entgegengesetzte Testwerte die Schiebeoperation dargestellt.

Fig. 3B zeigt den Fall, daß der Testwert "0" zuerst in die Speicherzellen 00, 10 und 20 eingeschrieben wird. Fig. 3C zeigt den Fall, daß der Testwert "1" in die Speicherzellen 00, 10 und 20 eingeschrieben wird. Gemäß Fig. 3B wird der Wert "0" in die Speicherzelle 00 eingeschrieben, und der Wert "0" wird in die Speicherzelle 01 verschoben. Der aus der Speicherzelle 00 ver schobene Wert "0" wird in die Speicherzelle 01 als Wert "1" ein geschrieben. In analoger Weise wird der aus Speicherzelle 02 verschobene Wert "0" in die Speicherzelle 03 als Wert "1" einge schrieben. Nun liefert jedoch die Speicherzelle 03 immer den Wert "0". Die Speicherzelle 03 verursacht daher eine Inversion des Wertes. Der Wert, der aus Speicherzelle 03 verschoben wird, wird in die Speicherzelle 04 als Wert "1" eingeschrieben. Der in Speicherzelle 09 gespeicherte Wert "0" wird schließlich als Wert "1" ausgelesen. Folglich ist die Existenz einer defekten Speicherzelle innerhalb der Speicherzellen 00-09 in Reihe 0 nachgewiesen, was daran zu erkennen ist, daß der anfangs in die Speicherzelle 00 eingeschriebene Wert "0" nicht mit dem letzt lich ausgelesenen Wert "1" übereinstimmt.

Auf der anderen Seite liefert die defekte Speicherzelle 15 in Spalte 1 immer den Wert "1", was bedeutet, daß der zuerst einge schriebene Wert "0" mit dem zuletzt ausgelesenen Wert "0" übereinstimmt. Folglich kann die Existenz einer defekten Speicherzelle in Spalte 1 im Fall von Fig. 3B nicht nachgewie sen werden.

Die Existenz einer defekten Speicherzelle in Spalte 1 kann jedoch durch Ausführung einer analogen Schiebeoperation unter Verwendung des Wertes "1" als ersten Wertes nachgewiesen werden, wie in Fig. 3C gezeigt wird. Der Wert "1", der aus der Speicherzelle 14 verschoben wird, wird in die Speicherzelle 15 als Wert "0" eingeschrieben. Da die Speicherzelle 15 immer den Wert "1" liefert, geschieht in der Speicherzelle 15 eine Werte inversion. Im Ergebnis wird der in Speicherzelle 19 eingelesene Wert "1" schließlich zuletzt als Wert "0" ausgelesen. Die Existenz einer defekten Speicherzelle ist damit dadurch nach gewiesen, daß der erste Wert "1" nicht mit dem letzten Wert "0" übereinstimmt.

Im folgenden wird unter Betrachtung eines DRAM mit 30 Speicher zellen die Zeit betrachtet, die erforderlich ist, um den oben erwähnten Test auszuführen. Im folgenden wird zur Vereinfachung der Berechnung jede der Zeiten, die zum Schreiben, Auslesen und Verschieben der Daten erforderlich ist, als jeweils 200 ns ange nommen. In Fig. 3A wird der Testwert "0" in jede der Speicherzellen 00, 10 und 20 eingeschrieben. Dazu wird eine Zeitspanne von 200 ns×3 benötigt. Durch eine Schiebeoperation werden die in den Speicherzellen 00, 10 und 20 gespeicherten Daten in die Speicherzellen 01, 11 und 21 verschoben. Insgesamt werden zum Verschieben der Werte bis zu den letzten Speicherzel len 09, 19 und 29 neun Schiebeoperationen benötigt. Dazu werden also 200 ns×9 benötigt. Zum Auslesen der in den Speicherzellen 09, 19 und 29 gespeicherten Werte ist die Ausleseoperation drei mal zu wiederholen. Dazu werden 200 ns×3 benötigt. Der beschriebene Test wird zunächst mit dem Testwert "0" ausgeführt, anschließend wird ein analoger Test mit dem Testwert "1" ausge führt. Insgesamt wird folglich die durch die folgende Gleichung beschriebene Gesamtzeit TT1′ benötigt.

TT1′ = 2 × (3 × 200 + 9 × 200 + 3 × 200) × 10_-9 s

= 6 µs

Es ist also festzustellen, daß die zum Testen eines DRAM, wie in Fig. 3A beschrieben, benötigte Testzeit 1/4 der gesamten Test zeit TT1 (= 24 us) ist, wie sie für das Testen eines konventio nellen DRAM entsprechend Fig. 9 benötigt wird.

Die Zeit, die für einen Testablauf benötigt wird, der an n- Speicherzellen auszuführen ist, wird mit Bezug auf das Timingdiagramm der Fig. 4A erklärt. Zur Periode 81 wird mittels eines normalen Schreibmodus ein Testwert in ausgewählte Speicherzellen eingeschrieben, etwa die Speicherzellen 00, 10 und 20 entsprechend Fig. 3A. Es wird angenommen, daß zum Schreiben der Testwerte die Zeit Tw benötigt wird. In jeder Zeitperiode 82-8n wird die oben erwähnte Schiebeoperation des Testwertes durchgeführt. Die Zeit, die benötigt wird, um eine Schiebeoperation durchzuführen, d. h. die Periode eines Schiebe zyklus, ist Ts. Zur Periode 8(n+1) wird mittels eines normalen Auslesemodus der Wert aus der Speicherzelle ausgelesen, in die der Testwert schließlich verschoben worden ist. Dazu wird die Zeit Tr benötigt. Die Gesamtzeit, die zur Durchführung aller Operationen in den Perioden 81-8(n+1) benötigt wird, wird aus gedrückt durch die folgende Gleichung:

TT′ = Tw + (n-1) × Ts + Tr (6)

(n+1) · Tw (7)

Es wird angenommen, daß Tw = Tr und Tw = Ts ist.

Für den Zweck eines korrekten Nachweises der Existenz einer defekten Speicherzelle muß der oben erwähnte Schreib-/Lesetest mit zwei Testwerten "0" und "1" durchgeführt werden. Es ist daher zu beaschten, daß insgesamt eine Zeitspanne vom Doppelten der durch Gleichung (7) gegebenen Zeitspanne TT′ benötigt wird. Aus dem Vergleich der Gleichung (7) mit Gleichung (2) ist zu erkennen, daß die Zeit, die benötigt wird, um eine defekte Zelle nachzuweisen, auf die Hälfte der herkömmlicherweise benötigten Zeit reduziert wird, indem in einen DRAM gemäß Fig. 1 eine Wortleitungsschiebeschaltung 6 eingegliedert wird.

In Fig. 4B wird ein DRAM mit 1MBit Speicherkapazität gezeigt. Im folgenden wird anhand von Fig. 4B die Gesamtzeit TT2′, die benötigt wird, um die oben erwähnte Testoperation für einen 1MBit-DRAM auszuführen, erklärt. Wie in Fig. 4B gezeigt, ist der 1MBit-DRAM in vier Blöcke geteilt, die eine identische Schaltkreisstruktur aufweisen. Beispielsweise enthält der erste Block eine Speicherzellenmatrix 1 mit 262144 (= 256×1024) Speicherzellen, einen Reihendecoder 2, einen Leseverstärker 3, einen Spaltendecoder 5 und eine Wortleitungsschiebeschaltung 6. Die Einzelheiten eines jeden Blocks sind in Fig. 1 gezeigt. Die Speicherzellenmatrix 1 enthält 256 Wortleitungen WL0-WL255 und 1024 Spalten, d. h. Bitleitungspaare. Der Reihendecoder 2 spricht auf das Reihenadreßsignal RA0-RA7 an und wählt eine der Wort leitungen WL0-WL255 aus. Der Spaltendecoder 5 spricht auf das Spaltenadreßsignal CA0-CA9 an und wählt eine der 1024 Spalten aus. Die Blockauswahlschaltung spricht auf die signifikanteren Reihenadressen RAS und RA9 an und wählt den Block aus, wo der zu liefernde Wert vorliegt. Der Hauptverstärker verstärkt das Sig nal, das von der Blockauswahlschaltung ausgewählt wurde.

Wie in Fig. 4B gezeigt, enthält der 1MBit-DRAM vier Blöcke der gleichen Schaltkreisstruktur, in denen die Schiebeoperation ent sprechend der vorliegenden Erfindung parallel und zur gleichen Zeit ausgeführt wird. Während des Testvorgangs wird der Testwert "0" in die Speicherzellen der ersten Reihe der Speichereinheit eines jeden Blockes eingeschrieben. Da es in jeder Reihe 1024 Speicherzellen gibt, erfordert das eine Zeit von 819µs (= 4× 1024×200 ns). Die in den Speicherzellen der ersten Reihe gespeicherten Werte werden dann in Richtung der Speicherzellen der 256-ten Reihe verschoben. Dies erfordert 255 Schiebevor gänge, die eine Zeit von 51µs (= 255×200 ns) erfordern. Eine Zeit von 819µs (= 4×1024×200 ns) wird benötigt, um die in den Speicherzellen der 256-ten Reihe der vier Blöcke gespeicher ten Daten auszulesen. Analog wird die oben erwähnte Operation für den Testwert "1" wiederholt. Die Gesamtzeit TT2′ ist folg lich:

TT2′ = 2 × (819 + 51 + 819) µs

= 3,38 m sec

Es kann festgestellt werden, daß die zum Testen des DRAM benötigte Zeit entsprechend der vorliegenden Erfindung 1/250 der Zeit TT₂ beträgt, die für das Testen eines herkömmlichen 1MBit- DRAM benötigt wird.

In Fig. 5 wird ein DRAM gezeigt, der eine andere Ausführungs form der vorliegenden Erfindung darstellt. Gemäß Fig. 5 enthält der DRAM einen Schalter 81, der zwischen den Adreßpuffer 53 und den Reihendecoder 2 geschaltet ist, und einen Schalter 82, der zwischen den Adreßpuffer 53 und den Spaltendecoder 5 geschaltet ist. Eine Steuerschaltung 51b spricht auf die Signale , und an und liefert ein Testsignal T und ein Signal SDX, um den Eingang des Reihendecoders zu schalten. Der Schalter 81 arbeitet im Ansprechen auf das Signal SDX, während der Schalter 82 im Ansprechen auf das Signal T arbeitet.

Der Schalter 81 steht auf der Schalterstellung "a", wenn das Si gnal SDX niedrigen Pegel hat, und auf der Schalterstellung "b", wenn das Signal SDX hohen Pegel hat. Der Schalter 82 steht auf der Schalterstellung "a", wenn das Signal T auf niedrigem Pegel ist, und auf der Schalterstellung "b", wenn das Signal T auf hohem Pegel ist. Die Schalter 81 und 82 arbeiten im beschriebe nen Testmodus, bis vom Speichertestgerät 35 ein externes Signal ankommt, das die Beendigung des Testmodus anzeigt.

In einem normalen Lese- und Schreibmodus ist der Schalter 81 immer in der Stellung "a", während der Schalter 82 immer in der Stellung "b" ist. Dementsprechend kann der in Fig. 5 gezeigte DRAM die übliche Schreib- und Leseoperation ausführen. Im Test modus ist der Schalter 82 immer in der Stellung "b", während der Schalter 81, auf das Signal SDX ansprechend, entweder in der Stellung "a" oder der Stellung "b" ist. Es ist daher möglich, ein Adreßsignal RXj, das zum Zeitpunkt der Anlegung des Spaltenadreßsignales angelegt wird, per Schalter 81 dem Reihendecoder 2 zu übergeben. Der Eingang des Adreßsignals RXi zum Zeitpunkt der Anlegung des Reihenadreßsignals wählt die Speicherzellenreihe an, von woher der Wert kommt. Das Adreßsig nal RXj wählt die Speicherzellenreihe an, wohin der Wert geht. In der folgenden Beschreibung wird angenommen, daß der Testwert bereits in den Speicherzellen der durch das Adreßsignal RXi an gewählten Reihe gespeichert ist.

Anhand der Fig. 5 und 6A wird die Schiebeoperation bei diesem RAM erklärt. Zum Zeitpunkt t1 fallen die Signale und ab, und es wird ein externes Adreßsignal ADR geliefert, das eine in terne Adresse RXi angibt. Zum Zeitpunkt t2 fällt das Signal ab, und das Testmodussignal T fällt infolge seines Abfallens ebenfalls ab. Dies ist der Beginn des Testvorganges.

Zum Zeitpunkt t3 wird durch den Anstieg des Reihenauswahlsignals RXi die i-te Wortleitung WLi auf hohen Pegel gebracht. Infolge dessen werden die in den Speicherzellen, die mit der Wortleitung WLi verbunden sind, gespeicherten Ladungen zu den Bitleitungs paaren gebracht. Zum Zeitpunkt t4 werden die Leseverstärker durch die Leseverstärker-Aktivierungssignale SE und akti viert, um die kleine Potentialdifferenz zwischen den Bitlei tungspaaren zu verstärken.

Zum Zeitpunkt t5 wird ein externes Adreßsignal ADR geliefert, das die Adresse RXj und damit die Bestimmungsspeicherzellen an spricht. Zum Zeitpunkt t6 fällt das Signal ab. Zum Zeitpunkt t7 wird das Eingangsschaltsignal SDX des Reihendecoders erhöht, und im Ansprechen darauf ist der Schalter 81 in der Schalter stellung "b". Im Ergebnis fällt das Reihenauswahlsignal RXi ab und bringt die Wortleitung WLi auf niedrigen Pegel. Währenddessen wächst das Auswahlsignal RXj der j-ten Reihe und bringt die j-te Wortleitung WLj auf hohen Pegel. Im Ergebnis werden die in den mit der i-ten Wortleitung WLi verbundenen Speicherzellen gespeicherten Werte in die mit der j-ten Wortlei tung WLj verbundenen Speicherzellen geschrieben.

Zum Zeitpunkt t8 fällt das Reihenauswahlsignal RXj ab. Dadurch wird die Wortleitung WLj auf niedrigen Pegel gebracht, und die übertragenen Werte werden in den Speicherzellen eingeschlossen. Zum Zeitpunkt t9 steigt das Signal an. Dies veranlaßt das Signal SDX abzufallen, und infolge der Tatsache, daß das Bitlei tungspaar auf das Vorladungspotential VBL gebracht wird, beginnt das Vorladen des Bitleitungspaares. Das Vorladen des Bitlei tungspaares ist zum Zeitpunkt t₁₀ beendet, worauf der Beginn der nächsten Übergabeoperation in eine andere Speicherzelle folgt. Zu diesem Zeitpunkt ist es nicht notwendig, die Signale und abzusenken, da der DRAM schon im Testmodus ist.

Ein Beispiel für die Steuerschaltung 51b entsprechend Fig. 6A, die verschiedene Steuersignale generiert, wird in Fig. 6B ge zeigt.

Mit der oben beschriebenen Steuerung in dem in Fig. 5 gezeigten DRAM ist es möglich, die Bestimmungsstelle der Signalladungs übertragung willkürlich zu wählen. Mit anderen Worten, die Schiebesteuerfunktion der Wortleitungsschiebeschaltung 6 wird durch die Schalter 81 und 82 anstelle der Schiebeschaltung 6 wahrgenommen. Einige defekte Speicherzellen können nicht durch aufeinanderfolgende Auswahl einander benachbarter Speicherzellen ermittelt werden.

Andererseits kann der in Fig. 5 gezeigte DRAM die eben erwähnte Unzulänglichkeit beseitigen, da es möglich ist, durch Nutzung eines externen Adreßsignals ADR jede beliebige Speicherzelle in einem RAS-Zyklus anzuwählen. Zusätzlich ist anzumerken, daß der Schaltkreis ohne verschiedene Modifikationen in seiner Minimalkonfiguration realisiert werden kann, da der Eingang der zwei Leitungsadressen RXi und RXj durch die Schaltersteuerung der Schalter 81 und 82 realisiert wird.

Es ist auch möglich, die Steuerung für das Anlegen der Adressen dadurch zu vereinfachen, daß die Adreßsignale RXi, die die Her kunft der Werte kennzeichnen, und die Reihenbestimmungsadreßsi gnale RXj durch das Speichertestgerät 35 auf Zufallsbasis gelie fert werden. In einem solchen Fall kann die Existenz einer defekten Speicherzelle nachgewiesen werden.

Wie im einzelnen beschrieben und in Fig. 2 gezeigt wurde, hat der DRAM nach Fig. 1 den in einem Speicherzyklus Ts in der Speicherzelle 101 gespeicherten Testwert über die Bitleitungs paare BL und BL in die Speicherzelle 102 verschoben. Der Test wert wird sequentiell verschoben, indem die Verschiebeoperation für jedes Paar einander benachbarter Speicherzellen wiederholt wird. Aus dem Vergleich der Gleichungen (2) und (7) wird klar, daß die Zeit, die benötigt wird, um eine defekte Speicherzelle nachzuweisen, auf die Hälfte reduziert wird. Weiterhin hat der DRAM nach Fig. 5 den Wert innerhalb eines Speicherzyklus zwi schen zwei beliebigen Speicherzellen verschoben, die durch ein externes Adreßsignal ausgewählt werden. Damit ist ein schneller und zuverlässiger Nachweis des Vorhandenseins einer defekten Speicherzelle möglich. Folglich ist eine Reduzierung der Nach weiszeit für eine defekte Speicherzelle erreicht.

Claims

1. Halbleiterspeichereinrichtung, enthaltend,eine Anzahl von Bitleitungen (BL, ),
eine Anzahl von Speicherzellen, darunter eine erste und eine zweite Speicherzelle (101, 102), die verbunden sind mit einem Paar der Bitleitungen, zur Speicherung eines Testwertes,
eine Einrichtung zum Speichern des Testwertes in der ersten Speicherzelle (101),
eine Nachweiseinrichtung (51) zum Nachweis extern angelegter Si gnale und zur Spezifizierung eines Testmodus,
eine Schiebeeinrichtung (6, 81, 82, 2), die verbunden ist mit der Anzahl der Speicherzellen und der Nachweiseinrichtung, zum Verschieben des in der ersten Speicherzelle gespeicherten Wertes in die zweite Speicherzelle (102) über die Bitleitungen.

2. Halbleiterspeichereinrichtung nach Anspruch 1, worin die Schiebeeinrichtung enthält:
eine erste Anwähleinrichtung (2, 81), die verbunden ist mit der Anzahl der Speicherzellen und die anspricht auf ein extern ange legtes Reihenadreßsignal und damit die erste Speicherzelle an wählt,
wobei die erste Speicherzelle im Ansprechen auf die erste Anwähleinrichtung das in der ersten Speicherzelle gespeicherte Datensignal an die Bitleitungen liefert, und
eine zweite Anwähleinrichtung (82, 2), die verbunden ist mit der Anzahl der Speicherzellen sowie der Nachweiseinrichtung und die die zweite Speicherzelle anwählt,
wobei die zweite Speicherzelle das auf die Bitleitungen gelie ferte Signal im Ansprechen auf die zweite Anwähleinrichtung speichert.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schiebeeinrichtung eine Verstärkungsein richtung (301), die mit den Bitleitungen verbunden ist und der Verstärkung des auf die Bitleitungen gelieferten Signales dient aufweist, und daß die zweite Speicherzelle das durch die Ver stärkungseinrichtung verstärkte Datensignal im Ansprechen auf die zweite Anwähleinrichtung speichert.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-3, dadurch gekennzeichnet, daß die erste und zweite Speicherzelle (101, 102) benachbart zueinander angeordnet sind.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 2-4, dadurch gekennzeichnet, daß die erste Anwähleinrichtung (2) einen Reihendecoder zum Dekodieren der Reihenadreßsignale ent hält, der im Ansprechen auf das Reihenadreßsignal ein erstes An wählsignal zum Anwählen der ersten Speicherzelle liefert.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 2-5, dadurch gekennzeichnet, daß die zweite Anwähleinrichtung eine logische Multipliziereinrichtung (602) enthält, die die Signale der Nachweiseinrichtung und des Reihendecoders empfängt, und die ein zweites Anwählsignal zum Anwählen der zweiten Speicherzelle erzeugt.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-6, dadurch gekennzeichnet, daß die Schiebeeinrichtung enthält,
eine Adresseneingangseinrichtung (53) zur Aufnahme eines exter nen ersten und zweiten Adreßsignales zum Anwählen der ersten und zweiten Speicherzelle, wobei das erste und zweite Reihenadreß signal in Zeitteilung innerhalb eines Speicherzyklus an die Adresseneingangseinrichtungen geliefert werden,
eine dritte Anwähleinrichtung (2), die mit der Adresseneingangs einrichtung verbunden ist und durch sequentielles Anwählen der ersten und zweiten Speicherzelle auf den Empfang des ersten und zweiten Speicheradreßsignales reagiert, und
eine Einrichtung (81, 82), die verbunden ist mit der Adresseneingangseinrichtung und der dritten Anwähleinrichtung und die im Ansprechen auf die Nachweiseinrichtung der dritten Anwähleinrichtung in einem Speicherzyklus aufeinanderfolgend das erste und zweite Reihenadreßsignal liefert.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-7, dadurch gekennzeichnet, daß die Speichereinrichtung einen dyna mischen Speicher mit wahlfreiem Zugriff aufweist.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-8, enthaltend,
eine Anzahl von Speicherzellen, die in einer Matrix angeordnet sind, zum Speichern von Datensignalen,
eine Adresseneingangseinrichtung (53) zum Empfang eines ersten und eines zweiten Adreßsignals, die extern in Zeitteilung wäh rend ein und desselben Speicherzyklus bereitgestellt werden,
einen Reihendecoder (2) zum Dekodieren des ersten Adreßsignals, das von der Adresseneingangseinrichtung bereitgestellt wird,
einen Spaltendecoder (5) zum Dekodieren des zweiten Adreßsig nals, das von der Adresseneingangseinrichtung bereitgestellt wird,
eine Adressenübergabeeinrichtung (81a, 82a), die mit den Adresseneingangseinrichtungen, dem Reihendecoder und dem Spal tendecoder verbunden ist, und das erste und das zweite Adreßsig nal an den Reihendecoder bzw. den Spaltendecoder übergibt,
eine Nachweiseinrichtung (51) zum Nachweis des Anliegens eines extern angelegten Signals, die einen Testmodus spezifiert,
eine Adressenübergabesteuereinrichtung (81b, 82b), die verbunden ist mit der Adressenübergabeeinrichtung und im Ansprechen auf die Nachweiseinrichtung den Bestimmungsort des zweiten Adreßsig nals durch die Adressenübergabeeinrichtung steuert.

10. Halbleiterspeichereinrichtung, enthaltend,
eine Anzahl von Speicherzellen, darunter eine erste und eine zweite Speicherzelle (101, 102), die mit Bitleitungen verbunden sind,
eine erste Einschreibeinrichtung (2, 601), die mit den Bitleitungen verbunden ist und zum Einschreiben eines vorgegebe nen Testwertes in die erste Speicherzelle dient,
eine Nachweiseinrichtung (51) zum Nachweis des Anliegens eines extern angelegten Testsignals und zur Spezifizierung eines Testmodus,
eine zweite Einschreibeinrichtung (602, 603) zum Einschreiben des Signals, das in der ersten Speicherzelle eingeschrieben ist, über die Bitleitungen in die zweite Speicherzelle im Ansprechen auf die Nachweiseinrichtung.

11. Verfahren zum Nachweis defekter Speicherzellen in einer Halbleiterspeichereinrichtung, die eine Anzahl von in einer Matrix aus Reihen und Spalten angeordneten Speicherzellen ent hält, die einzeln entlang der Spaltenrichtung mit Bitleitungen und entlang der Reihenrichtung mit Wortleitungen verbunden sind, wobei die Bitleitungen in Bitleitungspaaren gruppiert sind, der art, daß aufeinanderfolgende Zellen in jeder Spalte abwechselnd mit der ersten und zweiten Bitleitung des entsprechenden Bitlei tungspaares verbunden sind, mit folgenden Schritten:
Speichern eines Testwertes, der einen ersten logischen Pegel re präsentiert, in einer ersten Speicherzelle der ersten Spalte, sequentielle Verschiebung des in der ersten Speicherzelle gespeicherten Wertes zu nachfolgenden Speicherzellen in der ersten Spalte über die Bitleitungen, die mit der ersten Spalte verbunden sind,
Auslesen des verschobenen Wertes, der in einer Speicherzelle der ersten Spalte gespeichert ist, und
Vergleich des ausgelesenen Wertes mit dem eingegebenen Testwert, wobei eine Nichtübereinstimmung anzeigt, daß mindestens eine de fekte Speicherzelle sich unter den Speicherzellen befindet, zwi schen denen die Werte verschoben wurden.

12. Verfahren nach Anspruch 11, weiter enthaltend das Speichern eines Wertes, der einen zweiten logischen Pegel in der ersten Speicherzelle darstellt, und die Wiederholung der Schritte des sequentiellen Verschiebens des Wertes zu den gleichen Speicher zellen, des Auslesens und des Vergleichens mit dem zweiten ent sprechenden Testwert.

13. Verfahren nach Anspruch 11 oder 12, weiter enthaltend die Schritte des Erzeugens eines einen Testmodus kennzeichnenden Testsignals und des Nachweises dieses Testsignals derart, daß der Schritt des sequentiellen Verschiebens im Ansprechen auf den Nachweis-Schritt ausgeführt wird.

14. Verfahren zum Nachweis der Existenz einer defekten Speicher zelle in einer Halbleiterspeichereinrichtung, die eine Anzahl von in einer Matrix aus Reihen und Spalten angeordneten Speicherzellen enthält, die einzeln in Spaltenrichtung mit Bit leitungen und in Reihenrichtung mit Wortleitungen verbunden sind, mit den Schritten
Speichern eines ersten Testwertes, der einen ersten logischen Pegel in der ersten Speicherzelle jeder Spalte repräsentiert, aufeinanderfolgendes Verschieben der in jeder ersten Speicher zelle gespeicherten Werte zu den verbleibenden Speicherzellen der entsprechenden Spalte über die Bitleitungen der entsprechen den Spalte,
sequentielles Auslesen der verschobenen Werte, die in der Speicherzelle gespeichert sind, die die letzte Wertverschiebung in jeder Spalte gespeichert hat, und
Vergleich des ausgelesenen Wertes mit dem eingegebenen Testwert, wobei eine Nichtübereinstimmung anzeigt, daß mindestens eine de fekte Speicherzelle sich unter den Speicherzellen befindet, durch die der Wert verschoben wurde.

15. Nachweisverfahren nach Anspruch 14, worin der Schritt des aufeinanderfolgenden Verschiebens sequentiell durch einander benachbarte Reihen durchgeführt wird.

16. Nachweisverfahren nach Anspruch 14, worin der Schritt des aufeinanderfolgenden Verschiebens aufeinanderfolgender Reihen auf einer Zufallsbasis durchgeführt wird.