JPH03144991A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリ装置に関し、特に、半
導体メモリ装置内の欠陥メモリセルの存在を短時間で発
見するための改善された回路に関する。

［従来の技術］ 半導体メモリの製造工場では、製造されたメモリデバイ
スが最終的に正常に動作することを確認するために、メ
モリチップがパッケージされた後ファイナルテスト（出
荷試験）が行なわれる。ファイナルテストでは、メモリ
デバイス中に欠陥メモリセルが存在しないことが確認さ
れる。そのために、一般に所定のテストデータをすべて
のメモリセルに書込み、そしてそこから読出されたデー
タとテストデータとが一致することが確認される。

すべてのメモリセルについて一致が確認されるときには
、そのメモリデバイスが正常でありかつ出荷可能なもの
であると判断される。一方、たった１つのメモリセルに
ついても一致が確認されないεきは、そのメモリデバイ
スが不良品と判断される。

上記のようなファイナルテストは、一般にダイナミック
ランダムアクセスメモリ（以下ＤＲＡＭという）および
スタティックランダムアクセスメモリ（以下ＳＲＡＭと
いう）についても実行することが要求されるのであるが
、以下の説明では一例としてＤＲＡＭの場合について説
明がなされる。

第７図は、従来のＤＲＡＭの概略の構成を示すブロック
図である。第７図を参照して、このＤＲＡＭは、多数の
メモリセルによって構成されたメモリアレイ１と、外部
アドレス信号ＡＤＨを受けるアドレスバッファ３１と、
アドレスバッファ３１から出力される内部アドレス信号
に応答してメモリアレイ中のメモリセルを指定する行デ
コーダ２および列デコーダ３と、メモリセルから読出さ
れたデータ信号を増幅するためのセンスアンプ３と、Ｉ
１０線を介して外部とデータ信号の人出力を行なう人出
力バッファ３３と、行アドレスストローブ信号ＲＡＳ、
列アドレスストローブ信号でＡＳ、書込制御信号Ｗなど
の外部的に与えられるタイミング信号に応答して多くの
制御信号を発生する制御回路３２とを含む。

第８図は、前述のファイナルテストにおけるテスト動作
を説明するためのタイミング図である。

次に、第７図および第８図を参照して、テスト動作につ
いて説明する。

まず、期間９１において行デコーダ２および列デコーダ
３が外部アドレス信号ＡＤＲに応答して１つのメモリセ
ルを指定する。これと同時に、外部から所定のテストデ
ータＤｗが人力バッファ３３に与えられる。与えられた
入力データＤはＩ１０線を介して指定されたメモリセル
に与えられ、その中にデータＤｗが書込まれる。次に、
期間９２において、行デコーダ２および列デコーダ３に
より同じメモリセルが指定され、指定されたメモリセル
からデータＱｒが読出される。このように、期間９１に
おいて成るメモリセル中にテストデータＤｗが書込まれ
、これに続く期間９２においてデータＱ「が読出される
。書込まれたデータＤｗと読出されたデータＱｒとを比
較し、その一致または不一致を確認することにより指定
したメモリセルが不良であるか否かを判断する。同様に
して、期間９３および９４において別のメモリセルにつ
いてテストデータの書込みおよび読出しが行なわれる。

１つの指定されたメモリセルにデータを書込むのに要す
る時間Ｔｗとし、指定されたメモリセルからデータを読
出すのに要する時間をＴｒとすると、ｎ個のメモリセル
の各々について上記の書込／読出テストを行なうのに要
する合計の時間ＴＴは次式により表わされる。

ＴＴ−ｎＸ　（Ｔｗ十Ｔｒ）　　　　　　　”・（１）
＃２・ｎＸＴｗ　　　　　　　　　・・・（２）但し、
Ｔｗ−ｒＴｒとする。

［発明が解決しようとする課題］ したがって、ファイナルテストを従来の回路構成により
行なうと、テストを行なうのに長い時間を要するという
課題があった。特に、近年のメモリデバイスの記憶容量
の増加が、式（１）かられかるように、直接にテスト時
間の拡大をもたらす。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、欠陥メモリセル
の発見に要するロ、１７間を短縮させることを目的とす
る。

［課題を解決するための手段］ この発明に係る半導体メモリ装置は、ビット線に接続さ
れた複数のメモリセルと、複数のメモリセルうちの第１
のメモリセル中に所定のテストデータ信号を書込む第１
の書込手段と、テストモードを指定するためのテスト信
号の供与を検出する検出手段と、検出手段に応答して、
複数のメモリセルのうち第１のメモリセルと異なる第２
のメモリセル中に第１のメモリセル中に書込まれている
データ信号を書込む第２の書込手段とを含む。

［作用］ この発明における半導体メモリ装置では、第２の書込手
段が第１のメモリセルΦに書込まれているデータ信号を
ビット線を介して直接に第２のメモリセル中に書込む。

第１のメモリセルから読出されたデータ信号が第２のメ
モリセルに書込用データ信号として使用されるので、第
１のメモリセルに書込まれたデータ信号のビット線への
介与とビット線へ供与されたデータ信号の第２のメモリ
セルへの書込みとが同時に行なわれる。その結果、テス
トに要する時間が短縮される。

〔発明の実施例〕

第１図は、この発明の一実施例を示すＤＲＡＭの回路図
である。第１図を参照して、このＤＲＡＭでは、メモリ
アレイ１と行デコーダ２との間にワード線シフト回路６
が接続されていることが指摘される。制御回路５１は信
号ｉτ否およびてＸＳの特定のタイミングに応答して外
部からのテストモードの指定を認識し、テスト信号Ｔを
出力する。

ワード線シフト回路６は、ｉ番目のワード線ＷＬｉを選
択するための行選択信号ＲＸｉを行デコーダ２から受け
るＯＲゲート６０１と、ｔ＋１番目のワード線ＷＬｉ＋
１を選択するための行選択信号ＲＸ　ｉ　＋　１を受け
るＯＲゲート６０３と、ＡＮＤゲート５２の出力信号お
よび行選択１３号ＲＸｉを受けるＡＮＤゲート６０２と
、ＡＮＤゲート５２の出力信号および行選択信号ＲＸｉ
＋１を受けるＡＮＤゲート６０４とを含む。ＡＮＤゲー
ト５２は、テストモード信号Ｔと、ワード線用シフト命
令信号ＳＷＬとを制御回路５１から受けるように接続さ
れる。制御回路５１は信号ＲＡＳ、ＣＡＳ、Ｗの変化タ
イミングに応答してこれらの信号ＴおよびＳＷＬを発生
する。

メモリアレイ１は、ワード線ＷＬｉとビット線ＢＬとに
接続されたメモリセル１０１と、ワード線ＷＬｉ＋１と
ビット線ＢＬとに接続されたメモリセル１０２とを含む
。他の列については別のビット線対とワード線ＷＸｉお
よびＷＸｉ＋１とに接続されたメモリセル１０３および
１０４が示される。メモリセル１０１は、信号電荷をス
トアするためのキャパシタＣ１と、スイッチングのため
のＮＭＯＳトランジスタＱ１とを含む。同様に、メモリ
セル１０２には、キャパシタＣ２と、ＮＭｏ５トランジ
スタＱ２とが設けられる。ビット線対ＢＬ、ＢＬにはメ
モリセルから読出されたデータ信号を増幅するためのセ
ンスアンプ３０１が接続される。センスアンプ３０１は
センスアンプ活性化信号ＳＥおよびＳＥに応答して活性
化される。

各ビット線ＢＬおよび−「Ｉ−は、Ｉ１０ゲート回路４
０１を介してそれぞれＩ１０線および「７６線に接続さ
れる。Ｉ１０ゲート回路４０１は、列デコーダ５から出
力される列選択信号に応答して動作する。他方、ビット
線対ＢＬ、ＢＬの端部にプリチャージ回路７０１が接続
される。

第２図は、第１図に示した回路の動作を説明するための
タイミング図である。第１図および第２図を参照して、
次に信号電荷のシフト動作について説明する。

まず、制？ＸＪ回路５１は、信号ＲＡＳ、ＣＡＳおよび
Ｗの次のような変化タイミングを検出することにより、
外部からテストモードが指定されたことを検出する。す
なわち、時刻ｔ、において信号ＣＡＳおよびＷが立下が
る。次に、時刻ｔ２において信号ＲＡＳも立下がる。こ
れらの１：号の立下がりに応答して、制御回路５１は外
部からテストモードが指定されたことを認識し、高レベ
ルの信号Ｔを出力する。このＤＲＡＭは高レベルの信号
Ｔに応答して次のようなテストモード動作を開始する。

時刻ｔ、においてプリチャージ信号φ８Ｐが立下がる。

プリチャージ回路７０１は、信号φｐ、Ｐに応答してビ
ット線対ＢＬ、ＢＬを所定のプリチャージ電位Ｖ［１ｔ
を有するフローティング状態にもたらす。時刻ｔ、にお
いて、ｉ番目のワード線ＷＬｉを活性化するためのワー
ド線選択信号ＲＸｉが立上がる。したがって、ＯＲゲー
ト６０１がワード線ＷＬｉを高レベルにもたらすので、
トランジスタＱ１がオンする。その結果、キャパシタＣ
１にストアされていた信号電荷がビット線ＢＬに与えら
れ、ビット線対ＢＬ、Ｂｒ間に微小な電位差が生じる。

時刻ｔ５において、センスアンプ活性化信号ＳＥおよび
ＳＥが活性化され、センスアンプ３０１が微小な電位差
を増幅する。

時刻ｔ、においてシフト命令信号ＳＷＬが立上がる。Ａ
ＮＤゲート５２は、信号ＳＷＬの立上がりに応答して高
レベルの信号を出力する。この時点において、行選択信
号ＲＸｉだけが高レベルであるので、ＡＮＤゲート６０
２が高レベルの信号を出力する。したがって、ＯＲゲー
ト６０３がワ−ド線ＷＬｉ＋１を高レベルにもたらす。

その結果、メモリセル１０２中のスイッチングトランジ
スタＱ２がオンするので、センスアンプ３０１によって
増幅されたビット線ＢＬの信号電荷がトランジスタＱ２
を介してキャパシタＣ２中にストアされる。

時刻ｔ７において、行選択信号ＲＸｉおよびシフト命令
信号ＳＷＬが立下がるので、ＯＲゲート６０１および６
０３が低レベルの信号を出力する。

したがって、各メモリセル１０１および１０２のスイッ
チングトランジスタＱ１およびＱ２がオフするので、各
キャパシタＣ１およびＣ２において信号電荷が保持され
る。時刻ｔ８において、信号ＲＡＳが立上がり、プリチ
ャージ信号φＢＦ　も立上がる。センスアンプ活性化信
号ＳＥおよびＳＥはプリチャージレベルＶａＬに変化し
、センスアンプが不活性化される。ビット線対ＢＬ、丁
τも電位ＶａＬにプリチャージされる。その結果、この
テストモード動作における信号電荷の１つのシフトサイ
クルが終了する。時刻ｔ９の後は、次のシフトサイクル
が開始される。次のシフトサイクルにおいても、同様の
シフト制御が順次行なわれ、シフト動作をくり返すこと
により、１つのビット線対ＢＬ、ＢＬに接続されたすべ
てのメモリセルについて、信号電荷のシフトを行なうこ
とができる。

上記の信号電荷のシフト動作は、メモリアレイｌ中の各
ビット線対ごとに行なうことができる。

なお、上記のシフト制御のためにはワード線を指定する
ための行アドレス信号が必要であるが、列アドレス信号
を要しないことが指摘される。

上記の説明から、１番目およびｉ＋１番目の各信号レベ
ルについて、次のような関係が成り立つことが理解され
る。

ＷＬ、−ＲＸ、　　　　　　　　　　　　−（３）ＷＬ
　ｉ　＋　１−ＲＸ　ｉ　＋　Ｉ　Ｕ（ＲＸ　ｉｎＴ○
５ＷＬ）・・・（４） 但し、１≦ｉ＜ｎ　　　　　　　　　　・・・（５）第
３図は、より大きな観点からテストデータを用いて上記
のシフト動作を説明するための模式図である。第３図で
は説明を簡単化するために、３０個のメモリセルを有す
るメモリアレイが示される。第３図を参照して、このＤ
ＲＡＭは、メモリセル００ないし２９をＨするメモリア
レイ１と、ワード線ＷＬｏないしＷＬ、を選択するため
の行デコーダ２と、ワード線シフト回路６と、各ビット
線対をプリチャージするためのプリチャージ回路７と、
各ビット線間の微小な電位差を増幅するためのセンスア
ンプ３と、ビット線対を選択するための列選択信号ＣＸ
０ないしＣＸ２を出力する列デコーダ５と、列選択信号
ＣＸｏないしＣＸ２に応答してビット線対を選択的にＩ
１０線対に接続するＩ１０ゲート回路４とを含む。なお
、以下の説明では、メモリセル０３および１５が破損し
ており、したがってこれらのメモリセル０３および１５
がそれぞれ固定されたデータ「Ｏ」および「１」を出力
するものと仮定する。

まず、第１ステツプにおいて、メモリセル００゜１０お
よび２０中に通常の書込モードの下でテストデータ「０
」が書込まれる。

第２ステツプにおいて、第０番目の行について１サイク
ルのシフト動作を実行する。その結果、メモリセル０１
．１１および２１中に反転されたデータ「１」が書込ま
れる。同様にして、シフトサイクルを繰返して行なうこ
とにより、第９番目のワード線ＷＬ９に接続されたメモ
リセル０９゜１９および２９に向かってシフト動作を行
なう。

しかしながら、メモリセル０３が破損しているので、こ
のシフト動作の途中でシフトされるべきテストデータが
変更されている。というのは、メモリセル０３がその欠
陥のため常にデータ「０」を出力するからである。その
結果、最終的にメモリセル０９中にはデータ「Ｏ」がス
トアされる。

方、欠陥メモリセル１５は常にデータ「１」を出力する
ので、この段階ではテストデータの変更が生じない。

第３ステツプにおいて、通常の読出モードの下でメモリ
セル０９．１９および２９にストアされているデータを
読出す。メモリセル０９からデータ「１」が読出される
ので、メモリセル０９が含まれるビット線対に接続され
たメモリセルのいずれかに欠陥が存在することが判断さ
れる。

第４ステツプにおいて、上記の第１ステツプないし第３
ステツプにおける操作と同じ操作をテストデータ「１」
について行なう。すなわち、まず、テストデータ「１」
がメモリセル００．　１０．　２０に与えられる。この
場合では、メモリセル１５が破損しているので、最終的
にはメモリセル１９中にデータ「１」がストアされる。

その結果、メモリセル１９が接続されているビット線対
に接続されたメモリセル１０ないし１９の中に欠陥メモ
リセルが存在するものと判断される。

第４図は、ｎ個のメモリセルについてテスト動作を実行
した場合の所要時間を説明するタイミン・グ図である。

第４図を参照して、期間８１において通常の書込モード
の下で特定のメモリセル、たとえば第３図に示したメモ
リセル００，１０および２０など中にテストデータが書
込まれる。テストデータを書込むのに時間Ｔｗかかるも
のとする。

期間８２ないし８ｎの各々において、前述のテストデー
タのシフト動作が行なわれる。ここで、各シフト動作を
行なうのにかかる時間、すなわちシフトサイクルの周期
をＴｓとする。さらに、期間ｇ　（ｎ＋１）において、
通常の読出モードの下で最終的にテストデータがシフト
されているメモリセルからデータが読出される。このデ
ータの読出しに時間Ｔｒかかるものとする。したがって
、期間８１ないし８　（ｎ＋１）におけるすべての動作
を実行するのに要する合計の時間ＴＴ’　は次式により
表わされる。

ＴＴ’　ｍＴｗ＋　（ｎ−１）ＸＴｓ＋Ｔｒ・・・　（
６） ・・・　（７） ＃（ｎ＋１）　　◆Ｔｗ 但し、Ｔｗ＃Ｔ　ｒ、Ｔｖ’＝；Ｔｓとする。

したがって、式（７）と式（２）とを比較することによ
ってわかるように、第１図に示したワード線シフト回路
６をＤＲＡＭ中に設けることにより、欠陥メモリセルの
発見に要する時間が約半分に短縮されることが指摘され
る。

第５図は、この発明の別の実施例を示すＤＲＡＭの回路
ブロック図である。第５図を参照して、このＤＲＡＭは
、アドレスバッファ５３と行デコーダ２との間に接続さ
れた切換回路８１と、アドレスバッファ５３と列デコー
ダ５との間に接続された切換回路８２とを含む。制御回
路５１は、信号ＲＡＳ、ＣＡＳおよびＷに応答してテス
トモード信号Ｔおよび行デコーダ人力切換信号ＳＤＩを
出力する。切換回路８１は信号ＳＤＩに応答して動作し
、一方切換回路８２は信号Ｔに応答して動作する。“メ
モリアレイ１と行デコーダ２との間に接続されたワード
線シフト回路６は、第１図に示したものと同様の回路構
成をＨするものとする。

切換回路８１は、信号ＳＤＩが低レベルのとき端子ａ側
に接続され、信号ＳＤＸが高レベルのときは端子す側に
接続される。切換回路８２は、信号Ｔが低１ノベルのと
き端子ａ側に接続され、信号Ｔが高レベルのとき端子す
側に接続される。なお、テストモードにおける動作が開
始された後は、ＲＡＳオンリーリフレッシュが行なわれ
るまでテストモード動作が続けられ、通常のモードには
戻らないものとする。

第６図は、第５図に示したＤＲＡＭの動作を説明するた
めのタイミング図である。第５図および第６図を参照し
て、次にこのＤＲＡＭにおけるシフト動作について説明
する。

まず、時刻ｔ１において、信号ＣＡＳおよびＷが立下が
り、内部アドレスＲＸｉを示す外部アドレス信号ＡＤＨ
が与えられる。時刻ｔ２において信号ＲＡＳが立下がり
、この立下がりに応答してテストモード信号Ｔが立上が
る。すなわち、テストモード動作が開始される。

時刻ｔ３において、行選択信号ＲＸｉが立上がるので、
ｉ番目のワード線ＷＬｉが高レベルにもたらされる。し
たがって、ワード線ＷＬｉに接続されたメモリセルにス
トアされている信号電荷がビット線対に与えられる。時
刻ｔ４において、センスアンプ活性化信号ＳＥおよび丁
τによりセンスアンプが活性化され、ビット線対におけ
る微小な電位差が増幅される。

時刻ｔ５おいて、転送先のメモリセルを指定するアドレ
スＲＸｊを示す外部アドレス信号ＡＤＲが与えられる。

時刻ｔ６において信号ＣＡＳが立下がる。時刻ｔ７にお
いて行デコーダ入力切換信号ＳＤＩが立上げられ、切換
回路８１はこの信号ＳＤＸに応答して端子す側に接続さ
れる。その結果、行選択信号ＲＸｉが立下がり、ワード
線ＷＬｉが低レベルにもたらされる。一方、ｊ番目の行
選択信号ＲＸｊは立上がり、ｊ番目のワード線ＷＬｊが
高レベルにもたらされる。その結果、ｊ番目のワード線
ＷＬｊに接続されたメモリセル中に、ｉ番目のワード線
ＷＬｉに接続されたメモリセル中にストアされたデータ
が書込まれることになる。

時刻ｔ８において、行選択信号ＲＸｊが立下がる。した
がって、ワード線ＷＬｊが低レベルにもたらされるので
、転送されたデータがそのメモリセル中に保持される。

時刻ｔ９において、信号ｉＡＳが立上がる。その結果、
信号ＳＤＸが立下がり、ビット線対がプリチャージ電位
ＶａＬにもたらされることによりビット線対のプリチャ
ージが始まる。時刻ｔ、。までにビット線対プリチャー
ジが終了し、新たなメモリセルに向けて次の転送動作が
開始される。その際、このＤＲＡＭが既にテストモード
に入っているので、信号ＣＡＳおよびＷｅ立下げる必要
はない。

第５図に示したＤＲＡＭにおいて以上のような制御を行
なうことにより、信号電荷の転送先を任意に選ぶことが
できる。すなわち、第１図に示したワード線シフト回路
６のみをＨするＤＲＡＭでは、メモリセルにストアされ
るテストデータ信号のシフトが前述のように順次行なわ
れる。メモリセルの欠陥の中には、互いに隣接したメモ
リセルを順次選択することによっては発見できないもの
がある。したがって、第１図に示したワード線シフト回
路６を適用するだけでは必ずしも完全に欠陥メモリセル
の発見ができるとは限らない。

これに対し、第５図に示したＤＲＡＭを用いた場合では
、外部アドレス信号ＡＤＲを用いて任意のメモリセルを
指定できるので、上記のような不都合をＭ消することが
できる。これに加えて、第６図に示したように、２つの
行アドレスＲＸｉおよびＲＸｊを含む外部アドレス信号
ＡＤＲを利用しているので、数多くの回路変更を要する
ことなく最小限の回路変更により回路が実現できるとい
う効果もある。

［発明の効果］ 以上のように、この発明によれば、テストモードにおい
て第１のメモリセル中に書込まれているデータ１：号を
ビット線を介して直接節２のメモリセル中に書込む手段
を設けたので、欠陥メモリセルの発見に要する時間を短
縮させることが可能な半導体メモリセル装置が得られた
。

【図面の簡単な説明】

第１図は、この発明の一丈施例を示すＤＲＡＭの回路図
である。第２図は、昂１図に示した回路の動作を説明す
るためのタイミング図である。第３図は、第１図に示し
たＤＲＡＭにおけるシフト動作を説明するための模式図
である。第４図は、第１図に示したＤＲＡＭにおけるｎ
個のメモリセルについてテスト動作を実行した場合を示
すタイミング図である。第５図は、この発明の別の実施
例を示すＤＲＡＭの回路ブロック図である。第６図は、
第５図に示したＤＲＡＭの動作を説明するためのタイミ
ング図である。第７図は、従来のＤＲＡＭの概略の構成
を示すブロック図である。第８図は、第７図に示したＤ
ＲＡＭのファイナルテストにおけるテスト動作を説明す
るためのタイミング図である。 図において、１はメモリアレイ、２は行デコーダ、３は
センスアンプ、４はＩ１０ゲート回路、５は列デコーダ
、６はワード線シフト回路、７はプリチャージ回路、５
１は制御回路、８１．８２は切換回路である。

Claims (1)

1. 【特許請求の範囲】 ビット線に接続された複数のメモリセルと、前記ビット
   線に接続され、前記複数のメモリセルのうちの第１のメ
   モリセル中に所定のテストデータ信号を書込む第１の書
   込手段と、 外部的に与えられる、テストモードを指定するためのテ
   スト信号の供与を検出する検出手段と、前記検出手段に
   応答して、前記複数のメモリセルのうち前記第１のメモ
   リセルと異なる第２のメモリセル中に前記第１のメモリ
   セル中に書込まれているデータ信号を前記ビット線を介
   して書込む第２の書込手段とを含む、半導体メモリ装置
   。