JPH01109921A - プログラマブルロジックアレイ - Google Patents

プログラマブルロジックアレイ

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JPH01109921A
JPH01109921A JP62268840A JP26884087A JPH01109921A JP H01109921 A JPH01109921 A JP H01109921A JP 62268840 A JP62268840 A JP 62268840A JP 26884087 A JP26884087 A JP 26884087A JP H01109921 A JPH01109921 A JP H01109921A
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JP
Japan
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input
line
product term
test
pla
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JP62268840A
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English (en)
Inventor
Takeo Obata
小畑　剛男
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318516—Test of programmable logic devices [PLDs]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、交流試験回路を備えたプログラマブルロジッ
クアレイ（以下、ＰＬＡという。）に関する。
［従来の技術］ 第３図は従来例のアンド−固定オア型ＰＬＡの回路図で
ある。
第３図において、ＰＬＡの入力端子１ａ、ｌｂ、ＩＣは
それぞれ、入力線４　ａ、　４　ｂ、　４　ｃに接続さ
れるとともに、インバータ２　ａ、　２　ｂ、　２　ｃ
を介して入力線３　ａ、　３　ｂ、　３　ｃに接続され
る。ＰＬＡのアンドアレイのフローティング型ＭＯ９電
界効果トランジスタ（以下、ＦＡＭＯＳという。）Ｑｌ
ｌ、Ｑ２１の各ゲートは入力線３ａに接続され、Ｐ　Ａ
ＭＯ５Ｑ１２．Ｑ２２の各ゲートは入力線４ａに接続さ
れ、ＦＡＭＯＳ　　Ｑ１３．Ｑ２３の各ゲートは入力線
３ｂに接続される。ＦＡＭＯＳ　　Ｑ１４．Ｑ２４の各
ゲートは入力線４ｂに接続され、Ｐ　Ａ　Ｍ　Ｏ５Ｑ１
５．Ｑ２５は入力線３ｃに接続され、Ｆ　ＡＭＯＳ　　
ＱｌＢ、Ｑ２６の各ゲートは入力線４ｃに接続されろ。
ＦＡＭＯ９ＱｌｌないしＱｌ６の各ドレインは積項線３
０ａに接続され、該積項線３０ａはセンスアンプ５ａを
介してＰ［ＬＡのオアアレイのオアゲート６の第１の入
力端子に接続される。
ＦＡＭＯ９Ｑ２１ないしＱ２６の各ドレインは積項線３
０ｂに接続され、該積項線３０ｂはセンスアンプ５ｂを
介してＰＬＡのオアアレイのオアゲート６の第２の入力
端子に接続される。オアゲート６の出力端子はＰＬＡの
出力端子７に接続される。
一方、積項線３０ａはプルアップ抵抗Ｒ１を介して例え
ば＋５■の直流電源Ｖｃｃに接続されてプルアップされ
、また、積項線３０ｂはプルアップ抵抗Ｒ２を介して直
流電源Ｖｃｃに接続されてプルアップされる。積項線３
０ａは積項線選択用ＮチャンネルＭＯ５電界効果トラン
ジスタ（以下、ＮＭＯＳＦＥＴという。）Ｑｌのソース
及びドレインを介してプログラム回路９に接続され、積
項線３０ｂは積項線選択用ＮＭＯ８ＦＥＴ　　Ｑ２のソ
ース及びドレインを介してプログラム回路９に接続され
る。ＮＭＯＳＦＥＴ　　Ｑｌ、Ｑ２の各ゲートはＹデコ
ーダ８に接続される。
以上のように構成されたＰＬＡにおいて、各ＦＡＭＯ３
ＱｌｌないしＱｌ６．Ｑ２１ないしＱ２６をプログラム
するか否か、すなわち常時オフ状態するか否かによって
、公知の通り、ＰＬＡのアンドアレイの論理を構成する
ことができ、これによって、入力端子１　ａ、　ｌ　ｂ
、　ｌ　ｃに入力される信号に対して上記所定の論理演
算の処理を行い、該演算した結果の信号を出力端子１に
出力することができる。なお、ＦＡＭＯ３Ｑｌｌないし
Ｑｌ６、Ｑ２１ないしＱ２６をプログラムする場合は、
Ｙデコーダ８からＮＭＯＳＦＥＴ　　Ｑｌ又はＱ２のゲ
ートにＨレベルの信号を入力してＮＭＯＳ　ＦＥＴ　　
Ｑｌ又はＱ２をオンとし、プログラムするＦＡＭＯｓの
ドレインに接続される積項線３０ａ又は３０ｂを選択し
た後、プログラム回路９が、該ＮＭＯＳＦＥＴ　　ＱＯ
のドレイン・ソースを介して選択された積項線３０ａ又
は３０ｂに例えば＋１５Ｖのプログラム電圧を印加する
とともに、プログラムするＲＡＭ０Ｓのゲートに接続さ
れた入力線に例えば＋１５Ｖのプログラム電圧を印加す
ることによって、任意の１個の上記ＦＡＭＯ９をプログ
ラムすることができる。
［発明が解決しようとする問題点コ しかしながら、上述の従来例のＰＬＡの例えば製造直後
の初期状態においては、各Ｆ　ＡＭＯ５ＱｌｌないしＱ
ｌ６．Ｑ２１ないしＱ２６はプログラムされておらず、
このとき、入力端子１ａないしＩｃに！ルーベル又はＬ
レベルの任意のレベルの信号が入力された場合、積項線
３０ａ及び３０ｂに接続されるいずれかのＦＡＭＯ９が
オンとなるので、積項線３０ａ及び３０ｂが常にアース
電位であるＬレベルとなる。従って、入力端子１ａない
しｌｃに、例えば周期パルス信号を入力して、上記ＰＬ
Ａの入出力遅延特性等の交流特性を測定することができ
ないという問題点があった。
本発明の目的は以上の問題点を解決し、ＰＬＡの各ＦＡ
ＭＯ９等の不揮発性メモリ素子がプログラムされていな
い状態のもとで、入出力遅延特性等の交流特性を測定す
ることができるＰＬＡを提供することにある。
［問題点を解決するための手段］ 本発明は、複数本の入力線と、複数本の積項線と、上記
入力線と上記積項線間に設けられろ複数個の不揮発性メ
モリ素子とを有して積論理を構成するアンドアレイを備
えたプログラマブルロジックアレイにおいて、試験信号
を入力するための試験用入力線と、上記プログラマブル
ロジックアレイの交流特性を測定する試験モードのとき
、上記試験用入力線以外の入力線に接続される上記不揮
発性メモリ素子をオフとするとともに、上記交流特性が
測定されろ上記積項線以外の積項線を■７レベルとする
制御手段を備えたことを特徴とする。
［作用］ 以上のように構成することにより、上記制御手段が、上
記プログラマブルロジックアレイの交流特性を測定する
試験モードのとき、上記試験用入力線以外の入力線に接
続されろ上記不抑発性メモリ素子をオフとするとともに
、上記交流特性が測定される上記積項線以外の積項線を
Ｌレベルとする。これにより、上記交流特性の試験信号
が通過しない上記不揮発性メモリ素子がオフとされて、
該オフとされた不揮発性メモリ素子がオンとなることを
禁止し、一方、上記交流特性が測定される上記積項線以
外の該測定されない積項線をＬレベルとされる。従って
、上記交流特性が測定される不揮発性メモリ素子のみが
オン・オフの動作が可能な状態となり、上記測定される
積項線のみがＬレベル又はＨレベルとなる動作可能状態
となる。
このとき、上記試験用入力線に試験信号を入力すること
により、該試験信号が、上記オン・オフの動作が可能な
不揮発性メモリ素子及び上記測定される積項線を介して
伝送され、上記ＰＬＡの入出力遅延特性等の交流特性を
測定できる。
［実施例］ 第１の実施例 第１図は本発明の第１の実施例であるＰＬＡの回路図で
あり、第１図において、第３図と同一のものについては
同一の符号を付している。
この第１の実施例のＰＬＡが第３図の従来例のＰ　Ｌ　
Ａと異なるのは、 （１）このＰＬＡを試験モードに設定するＨレベルの試
験設定信号ＡＣＴを出力するテスト制御回路！０を設け
、第３図のインバータ２ｂ及び２ｃにとって代わって、
上記試験制御信号ＡＣＴによって制御され入力線４ａな
いし４　ｃ、　３　ｂ、　３　ｃを入力端子ｌａ、ｌｂ
、ｌｃから入力される信号に対してディスエーブル状態
に（実際はＬレベルに設定）するための３個のインバー
タ１２ａないし＋２ｃ及び５個のノアゲート２０ｂ、２
０ｃ、２１ａないし２１ｃを設けたこと、 （２）第３図のＹデコーダ８にとって代わって、上記試
験制御信号ＡＣＴによって制御されるＹデコーダ８ａを
設けたこと、 （３）プログラム回路９と積項線３０ａ、３０ｂと切り
離すための切り換え用ＮＭＯＳＦＥＴ　　ＱＯをＮＭＯ
ＳＦＥＴ　　Ｑｌ、Ｑ２の各ドレインとプログラム回路
９間に設け、該ＮＭＯ９Ｆ’ＥＴ　　ＱＯを上記試験制
御信号ＡＣＴによってインバータ１１を介して制御する
ようにしたこと、並びに、（４）上記試験制御信号ＡＣ
Ｔによって制御され積項線３０ａ又は３０ｂをアース電
位であるＬレベルとするためのスイッチング用ＮＭＯＳ
ＦＥＴ　　Ｑ３を設けたことである。以下、上記相異点
について説明する。
第１図において、ＰＬＡの各ＦＡＭＯ９ＱｌｌないしＱ
ｌ６．Ｑ２１ないしＱ２６、センスアンプ５　ａ、　５
　ｂ、オアゲート６、プルアップ抵抗Ｒ１、Ｒ２、並び
にＮＭＯＳＦＥＴ　　Ｑｌ、Ｑ２は、第３図と同様に構
成される。
テスト制御回路１０は、通常のＰＬＡの論理演算の動作
を行う論理動作モード及び各Ｆ　ＡＭＯＳをプログラム
するプログラムモードのとき、Ｌレベルの試験制御信号
ＡＣＴを出力し、一方、試験モードのとき、Ｈレベルの
試験制御信号ＡＣＴを出力する。該試験制御信号ＡＣＴ
は、Ｙデコーダ８ａ及びＮＭＯＳＦＥＴ　　Ｑ３のゲー
ト、並びにノアゲート２０ｂ、２０ｃ、２１ａ、２　ｌ
ｂ、２１ｃの６第２の入力端子に入力されるとともに、
インバータ１１を介してＮＭＯＳＦＥＴ　　ＱＯのゲー
トに入力される。さらに、入力端子１ａはインバータ１
２ａを介してノアゲート２１ａの第１の入力端子に接続
される。また、入力端子１ｂはノアゲート２０ｂの第１
の入力端子に接続されるとともに、インバータ１２ｂを
介してノアゲート２１ｂの第１の入力端子に接続される
。さらに入力端子１ｃはノアゲート２０ｃの第１の入力
端子に接続されろとともに、インバータ１２ｃを介して
ノアゲート２１ｃの第１の入力端子に接続される。
ＮＭＯＳＦＥＴ　　Ｑｌ及びＱ２の各ドレインは上記Ｎ
ＭＯ９Ｆ’ＥＴ　　Ｑ３のドレインに接続され、該ＮＭ
ＯＳＦＥＴ　　Ｑ３のソースはアースに接続される。
以上のように構成されたＰ　Ｌ　Ａにおいて、該ＰＬＡ
の製造直後又はすべてのＦＡＭＯ９が初期化されたとき
行なわれ各ＦＡＭＯＳがプログラムされていない上記試
験モードのとき、テスト制御回路１０はＩ■レベルの試
験制御信号ＡＣＴを出力する。このとき、該■］レベル
の信号ＡＣＴがインバータ２を介してＮＭＯＳＦＥＴ　
　ＱＯのゲートに入力されて該ＮＭＯ３ＦＥＴ　　ＱＯ
がオフとされ、これによって、積項線３０ａ、３０ｂと
プログラム回路９が切り離され、また、該１４レベルの
試験制御信号ＡＣＴがＹデコーダ８ａに入力され、これ
に応答してＹデコーダ８ａは試験を行わない積項線３０
ａ又は３０ｂに対応する所定のＮＭＯＳＩ；’ＥＴ　　
Ｑｌ又はＱ２のゲートにＨレベルの信号を出力して、該
ＮＭＯ９ＦＥＴ　　Ｑｌ又はＱ２をオンとし、これによ
って、いずれかの積項線３０ａ又は３０ｂが選択され該
選択された積項線がＮＭＯＳＦＥＴ　　Ｑ３のドレイン
に接続される。さらに、該■４レベルの試験制御信号Ａ
Ｃ’ｌ（ＮＭＯＳＦＥＴ　　Ｑ３のゲートに人力されて
該ＮＭＯＳ　ＦＥＴ　　Ｑ３がオンとされるので、上記
のようにＹデコーダ８ａによって選択された積項線３０
ａ又は３０ｂがＬレベルとされる。またさらに、上記試
験制御信号ＡＣＴがノアゲート２０ｂ、２０ｃ、２１ａ
ないし２１ｃの６第２の入力端子に入力されるので、上
記各ノアゲートの出力端子に接続される入力線３　ｂ、
３　ｃ、　４　ａないし４Ｃが常にＬレベルの状態とな
る。以下、積項線３０ａを試験するため上記ＮＭＯ９Ｐ
ＥＴ　　Ｑ２をオンとしたとする。
このとき、例えばＬレベルとＨレベルが周期的に変化す
る周期パルス信号を入力端子１ａに入力することによっ
て、ＦＡＭＯＳ　　Ｑｌｌが周期的にオン・オフ状態と
され、これに応答して、積項線３０ａのレベルがＩ−ル
ベルとＬレベルの間で周期的に変化し、該変化する信号
がセンスアンプ５ａ及びオアゲート６を介して出力端子
７に出力される。
従って、入力線３　ｂ、　３　ｃ、　４　ａないし４Ｃ
をＬレベルとするとともに、試験を行わない積項線３０
ａ又は３０ｂをＬレベルとし、上述のように入力端子１
ａに例えば周期パルス等の試験信号を入力することによ
って、該試験信号が該ＰＬＡの入力線３ａ、積項線３０
ａ又は３０ｂ、センスアンプ５ａ又は５ｂ１並びにオア
ゲート６を介して出力端子に出力され、該ＰＬＡにおい
て入力端子１ａと出力端子７間の比較的長い信号線（す
なわち、入力線及び積項線）にわたって、ＰＬＡの入出
力遅延特性等の交流特性を測定することができるととも
に、試験信号の入力線３ａに接続されるＦ　ＡＭＯ５Ｑ
ｌｌ、Ｑ２１のスイッチング動作を試験することができ
る。
一方、上記論理動作モード及び上記プログラムモードの
とき、テスト制御回路ＩＯはＬレベルの試験制御信号Ａ
ＣＴを出力する。これによって、上述と同様に、ノアゲ
ート２０ｂ、２０ｃ、２１ａないし２１ｃがイネーブル
状態となるとともに、ＮＭＯＳＦＥＴ　　ＱＯがオン状
態とされ、一方、ＮＭＯＳＦＥＴ　　Ｑ３がオフ状態と
され、また、Ｙデコーダ８ａは論理動作モード又はプロ
グラムモードと認識し、従来例と同様に動作する。従っ
て、論理動作モード及びプログラムモードのとき、第１
図のＰＬＡの回路は第３図の回路と同様の回路構成とな
り、従来例と同様に動作する。
第２の実施例 第２図は本発明の第２の実施例のＰＬＡの回路図であり
、第２図において、上述の図面と同一のものについては
同一の符号を付している。
この第２の実施例のＰＬＡが第１図の第１のＰＬＡと異
なるのは、 （１）第１図のインバータ２ａがノアゲート２０ａにと
って代わったこと、 （２）試験専用の新たな入力端子１ｄがインバータ２ｄ
を介して試験用入力線３ｄに接続されたこと、並びに、 （３）上記（２）に伴い、ＦＡＭＯＳ　　Ｑｌ７．Ｑｌ
８が新たに設けられたことである。以下、上記相異点に
ついて説明する。
第２図において、入力端子１ａがノアゲート２０ａの第
１の入力端子に接続され、上記テスト制御回路ｌＯから
出力される試験制御信号ＡＣＴがノアゲート２０ａの第
２の入力端子に入力される。
該ノアゲート２０ａの出力端子は入力線３ａに接続され
る。試験信号を入力するための入力端子１ｄはインバー
タ２ｄを介して試験用入力線３ｄに接続される。ＦＡＭ
ＯＳ　　Ｑｌ７．Ｑｌ８の各ゲートは入力線３ｄに接続
され、該ＦＡＭＯ９Ｑ１７゜Ｑ１８の各ソースはアース
に接続される。ＦＡＭＯＳ　　Ｑ１７のドレインは積項
線３０ａに接続され、ＦＡＭＯＳ　　Ｑ１８のドレイン
は積項線３０ｂに接続される。
以上のように構成されたＰＬＡは、入力端子ｌｄを試験
信号を入力するための端子として用い、試験モードのと
き入力線３ａもＬレベルとなることを除いて、上記第１
の実施例と同様に動作し、同様の効果を有する。
他の実施例 以上の実施例においては、ＦＡＭＯＳを用いてＰＬＡを
構成しているか、これに限らず、上記ＦＡＭＯ９以外の
電気的に消去可能であって再書き込み可能な読み出し専
用メモリ素子、（Ｅ　Ｅ　Ｐ　ＲＯＭ）、ヒユーズ溶新
型メモリ素子、並びに、紫外線消去型読み出し専用メモ
リ素子（ＥＰＲＯＭ）等を用いてＰＬＡを構成してもよ
い。
［発明の効果］ 以上詳述したように本発明によれば、ＰＬＡの交流特性
を測定する試験モードのとき、試験用入力線以外の入力
線に接続される不揮発性メモリ素子をオフとするととも
に、交流特性が測定されろ積項線以外の積項線をＬレベ
ルとする制御手段を備えたので、上記交流特性の試験信
号が通過しない上記不揮発性メモリ素子がオフとされて
、該オフとされた不揮発性メモリ素子がオンとなること
を禁止し、一方、上記交流特性が測定される上記積項線
以外の該測定されない積項線をＬレベルとされ、これに
よって、Ｐ、ＬＡの不揮発性メモリ素子がプログラムさ
れていない状態のもとで、上記ＰＬＡの入出力遅延特性
等の交流特性を測定できるという利点がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例であるＰＬＡの回路図、 第２図は本発明の第２の実施例であるＰ　Ｌ　Ａの回路
図、 第３図は従来例のＰＬＡの回路図である。 １　ａ、ｌｂ、　１　ｃ、　ｌ　ｄ−入力端子、２ａ、
２ｄ、　ｌ　１　、１２ａないし１２ｃｍインバータ、
３ａないし３ｄ・・・入力線、 ４ａないし４ｄ・・・積項線、 ５ａ、５ｂ・・・センスアンプ、 ６・・・オアゲート、 ７・・・出力端子、 ８ａ・・・Ｙデコーダ、 １０・・・テスト制御回路、 ３０ａ、３０ｂ・・−積項線、 ＱＯないしＱ３・・・ＮチャンネルＭＯＳ電界効果トラ
ンジスタ（ＮＭＯ９ＦＥＴ）。

Claims (2)

    【特許請求の範囲】
  1. （１）複数本の入力線と、複数本の積項線と、上記入力
    線と上記積項線間に設けられる複数個の不揮発性メモリ
    素子とを有して積論理を構成するアンドアレイを備えた
    プログラマブルロジックアレイにおいて、 試験信号を入力するための試験用入力線と、上記プログ
    ラマブルロジックアレイの交流特性を測定する試験モー
    ドのとき、上記試験用入力線以外の入力線に接続される
    上記不揮発性メモリ素子をオフとするとともに、上記交
    流特性が測定される上記積項線以外の積項線をＬレベル
    とする制御手段を備えたことを特徴とするプログラマブ
    ルロジックアレイ。
  2. （２）上記試験用入力線が上記入力線のうちの１本であ
    ることを特徴とする特許請求の範囲第１項記載のプログ
    ラマブルロジックアレイ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693453B1 (en) * 2002-04-23 2004-02-17 Macronix International Co., Ltd. Re-programmable logic array
JP2010081172A (ja) * 2008-09-25 2010-04-08 Toshiba Corp プログラマブル論理回路

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2875016B2 (ja) * 1989-01-26 1999-03-24 シーメンス アクチエンゲゼルシヤフト 集積半導体メモリ
DE3920871A1 (de) * 1989-06-26 1991-01-03 Siemens Ag Integrierter halbleiterspeicher
JP2760851B2 (ja) * 1989-07-28 1998-06-04 株式会社リコー センスアンプ回路
US5149993A (en) * 1989-10-13 1992-09-22 Fujitsu Limited Circuit arrangement of semiconductor integrated circuit device
JPH0752597B2 (ja) * 1989-10-30 1995-06-05 三菱電機株式会社 半導体メモリ装置
US5023485A (en) * 1989-12-04 1991-06-11 Texas Instruments Incorporated Method and circuitry for testing a programmable logic device
US5239214A (en) * 1990-09-03 1993-08-24 Matsushita Electric Industrial Co., Ltd. Output circuit and data transfer device employing the same
JP2647546B2 (ja) * 1990-10-11 1997-08-27 シャープ株式会社 半導体記憶装置のテスト方法
JP3100617B2 (ja) * 1990-10-23 2000-10-16 沖電気工業株式会社 半導体装置
JPH07123134B2 (ja) * 1990-12-27 1995-12-25 株式会社東芝 半導体装置
US5136185A (en) * 1991-09-20 1992-08-04 Hewlett-Packard Company Local tristate control circuit
EP0573637B1 (en) * 1991-12-26 1997-12-29 Altera Corporation Eprom-based crossbar switch with zero standby power
US5383193A (en) * 1992-09-25 1995-01-17 Atmel Corporation Method for testing non-volatile memories
US5453706A (en) * 1994-04-01 1995-09-26 Xilinx, Inc. Field programmable gate array providing contention free configuration and reconfiguration
US5872462A (en) * 1996-02-20 1999-02-16 International Business Machines Corporation Programmable logic array and method for its design using a three step approach
US5959467A (en) * 1996-09-30 1999-09-28 Advanced Micro Devices, Inc. High speed dynamic differential logic circuit employing capacitance matching devices
EP0910799B1 (en) * 1997-03-21 2005-04-27 Koninklijke Philips Electronics N.V. Iddq testable programmable logic arrays and a method for testing such a circuit
TW384474B (en) * 1997-03-21 2000-03-11 Koninkl Philips Electronics Nv IDDQ testable programmable logic arrays
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US5907170A (en) 1997-10-06 1999-05-25 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6528837B2 (en) * 1997-10-06 2003-03-04 Micron Technology, Inc. Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor
US5914511A (en) * 1997-10-06 1999-06-22 Micron Technology, Inc. Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts
US6025225A (en) * 1998-01-22 2000-02-15 Micron Technology, Inc. Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6124729A (en) 1998-02-27 2000-09-26 Micron Technology, Inc. Field programmable logic arrays with vertical transistors
US6208164B1 (en) 1998-08-04 2001-03-27 Micron Technology, Inc. Programmable logic array with vertical transistors
US6134175A (en) 1998-08-04 2000-10-17 Micron Technology, Inc. Memory address decode array with vertical transistors
US7451384B2 (en) * 2004-07-15 2008-11-11 Honeywell International Inc. Error recovery in asynchronous combinational logic circuits
US7639545B2 (en) * 2007-10-01 2009-12-29 Advanced Micro Devices, Inc. Memory word line driver featuring reduced power consumption
US10855951B2 (en) * 2018-07-13 2020-12-01 Analog Devices Global Unlimited Company Methods and devices for compensating sag effect

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123219A (ja) * 1984-11-19 1986-06-11 Nec Corp 論理集積回路
JPS61288518A (ja) * 1985-06-04 1986-12-18 テキサス　インスツルメンツ　ドイチエランド　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツンク 電気的にプログラム可能な論理アレ−

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5885638A (ja) * 1981-11-17 1983-05-23 Ricoh Co Ltd プログラマブルロジツクアレイ
US4525714A (en) * 1982-12-03 1985-06-25 Honeywell Information Systems Inc. Programmable logic array with test capability in the unprogrammed state
US4546473A (en) * 1983-05-06 1985-10-08 International Business Machines Corporation Random pattern self test design
GB8626516D0 (en) * 1986-11-06 1986-12-10 Int Computers Ltd Testing programmable logic arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123219A (ja) * 1984-11-19 1986-06-11 Nec Corp 論理集積回路
JPS61288518A (ja) * 1985-06-04 1986-12-18 テキサス　インスツルメンツ　ドイチエランド　ゲゼルシヤフト　ミツト　ベシユレンクテル　ハフツンク 電気的にプログラム可能な論理アレ−

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693453B1 (en) * 2002-04-23 2004-02-17 Macronix International Co., Ltd. Re-programmable logic array
JP2010081172A (ja) * 2008-09-25 2010-04-08 Toshiba Corp プログラマブル論理回路

Also Published As

Publication number Publication date
US4920515A (en) 1990-04-24

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