JPH0383413A - プログラム可能な論理素子のテスト回路 - Google Patents
プログラム可能な論理素子のテスト回路Info
- Publication number
- JPH0383413A JPH0383413A JP1220614A JP22061489A JPH0383413A JP H0383413 A JPH0383413 A JP H0383413A JP 1220614 A JP1220614 A JP 1220614A JP 22061489 A JP22061489 A JP 22061489A JP H0383413 A JPH0383413 A JP H0383413A
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- Japan
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- 238000012360 testing method Methods 0.000 title claims abstract description 33
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000002950 deficient Effects 0.000 abstract description 4
- 238000007689 inspection Methods 0.000 abstract 1
- 238000004549 pulsed laser deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、プログラム可能な論理素子（プログラマブ
ルロジックデバイス（以下ＰＬＤと記す））に対するテ
スト回路に関するものであり、特にＥＥＰＲＯＭ素子を
使用したＰＬＤでプラスチックパッケージ品の様に１回
しかプログラムできないメモリ素子に対するテスト回路
に関する。
ルロジックデバイス（以下ＰＬＤと記す））に対するテ
スト回路に関するものであり、特にＥＥＰＲＯＭ素子を
使用したＰＬＤでプラスチックパッケージ品の様に１回
しかプログラムできないメモリ素子に対するテスト回路
に関する。
第３図にこの種の従来のテスト回路を示している。
ｌは、例えば４×４ライン構成のメモリ可能なアンドア
レイを示しており、両ラインの各交差部には、拡大図に
示すように、ＥＰＲＯＭトランジスタにてなるメモリ素
子Ｘのゲートが縦のライン（ワードラインＷＬ）に接続
され、該メモリ素子Ｘのドレインが横のライン（列アド
レスラインＡＬ）に接続される。そしてアンドアレイ１
のワードラインＷＬの外側にメモリ素子Ｘ°を有するテ
スト用ワードラインＷＬ’が設けられる。２は、アンド
アレイ１における各列アドレスラインＡＬにおける積項
をとるためのアンドセンス増幅器であり、３は、これら
の４個のアンドセンス増幅器２の出力の論理和をとるオ
アゲートである。４は、アンドゲート等よりなるデータ
書込み回路であり、前記の各ワードラインＷＬ、ＷＬ’
に接続される。この書込み回路４におけるＡＣＴ信号は
テスト時に“Ｌ“となることにより、アンドアレイｌの
全ワードラインＷＬが”Ｌ”となり、テスト用ワードラ
インＷＬ’のみが、テスト時の入力端子ＡＴｉの状態に
応じて“Ｈ”／“Ｌ″となる。 又、前記の各列アドレスラインＡＬは、それぞれＹゲー
ト５を介してＮチャンネルのトランジスタ６に相互に接
続され、前記各Ｙゲート５のゲートには、列アドレスイ
ンバートデコーダ７を介して列アドレス選択信号が印加
されることにより、Ｙゲート５がオンとなった列アドレ
スラインＡＬはトランジスタ６により接地されＬ”レベ
ルとなり、Ｙゲート５かオフの列アドレスラインＡＬは
”Ｈ“レベルとなる。 このアンドアレイｌにおけろ一つの列アドレスラインＡ
Ｌにおける積項をテストする時は、他の３つの列アドレ
スラインＡＬにおける積項の出力を“Ｌｌこする必要が
ある。このために、プログラム時に使用する列アドレス
選択信号を列アドレスインバートデコーダ７にて反転し
たものを用いる。 つまり、プログラム時には、デコーダ７における１本の
出力ラインのみを“Ｈ”レベルにするが、テスト時はそ
の逆で、選択された１本の出力ラインのみ“し”レベル
にし、他の非選択の出力ラインを“Ｈ”レベルにするた
めである。その結果、選択された出力ラインに対応する
Ｙゲート５がオフとむり、当該列アドレスラインＡＬは
“Ｈ”レベルとなり、一方、非選択の出力ラインに対応
するＹゲート５はオンとなり、又、Ａ ＣＴ信号か“Ｈ
”となることにより、当該列アドレスラインＡＬはトラ
ンジスタ６を介して”Ｌ”レベルに固定される。 以上の動作により、テスト時、列アドレスインバートデ
コーダ７で反転された列アドレス選択信号により、順次
に列アドレスラインＡＬを選択し、その積項を検出する
ことによって入力端子から出力端子までの遅延時間の測
定を行う。
レイを示しており、両ラインの各交差部には、拡大図に
示すように、ＥＰＲＯＭトランジスタにてなるメモリ素
子Ｘのゲートが縦のライン（ワードラインＷＬ）に接続
され、該メモリ素子Ｘのドレインが横のライン（列アド
レスラインＡＬ）に接続される。そしてアンドアレイ１
のワードラインＷＬの外側にメモリ素子Ｘ°を有するテ
スト用ワードラインＷＬ’が設けられる。２は、アンド
アレイ１における各列アドレスラインＡＬにおける積項
をとるためのアンドセンス増幅器であり、３は、これら
の４個のアンドセンス増幅器２の出力の論理和をとるオ
アゲートである。４は、アンドゲート等よりなるデータ
書込み回路であり、前記の各ワードラインＷＬ、ＷＬ’
に接続される。この書込み回路４におけるＡＣＴ信号は
テスト時に“Ｌ“となることにより、アンドアレイｌの
全ワードラインＷＬが”Ｌ”となり、テスト用ワードラ
インＷＬ’のみが、テスト時の入力端子ＡＴｉの状態に
応じて“Ｈ”／“Ｌ″となる。 又、前記の各列アドレスラインＡＬは、それぞれＹゲー
ト５を介してＮチャンネルのトランジスタ６に相互に接
続され、前記各Ｙゲート５のゲートには、列アドレスイ
ンバートデコーダ７を介して列アドレス選択信号が印加
されることにより、Ｙゲート５がオンとなった列アドレ
スラインＡＬはトランジスタ６により接地されＬ”レベ
ルとなり、Ｙゲート５かオフの列アドレスラインＡＬは
”Ｈ“レベルとなる。 このアンドアレイｌにおけろ一つの列アドレスラインＡ
Ｌにおける積項をテストする時は、他の３つの列アドレ
スラインＡＬにおける積項の出力を“Ｌｌこする必要が
ある。このために、プログラム時に使用する列アドレス
選択信号を列アドレスインバートデコーダ７にて反転し
たものを用いる。 つまり、プログラム時には、デコーダ７における１本の
出力ラインのみを“Ｈ”レベルにするが、テスト時はそ
の逆で、選択された１本の出力ラインのみ“し”レベル
にし、他の非選択の出力ラインを“Ｈ”レベルにするた
めである。その結果、選択された出力ラインに対応する
Ｙゲート５がオフとむり、当該列アドレスラインＡＬは
“Ｈ”レベルとなり、一方、非選択の出力ラインに対応
するＹゲート５はオンとなり、又、Ａ ＣＴ信号か“Ｈ
”となることにより、当該列アドレスラインＡＬはトラ
ンジスタ６を介して”Ｌ”レベルに固定される。 以上の動作により、テスト時、列アドレスインバートデ
コーダ７で反転された列アドレス選択信号により、順次
に列アドレスラインＡＬを選択し、その積項を検出する
ことによって入力端子から出力端子までの遅延時間の測
定を行う。
ところが、上記のテスト回路では、テスト用のメモリ素
子Ｘ°を用いることに上り、入力回路、出力回路、アン
ドセンス増幅器２、オアゲート３等のテストは行えるが
、実際に使用するアンドアレイ１内のメモリ素子Ｘ自身
のテストを行うことはできない。例えばメモリ素子Ｘの
欠陥により、ゲートオン時のソース・ドレイン電流ｔｏ
ｎが異常に小さい場合、該メモリ素子を含む列アドレス
ラインＡ、Ｌをアクセスした時の遅延時間が遅くなるが
、いずれのメモリ素子が欠陥であるのかを特定すること
はできなかった。 この発明は、上述した問題点をなくすためになされたも
のであり、実際に使用するアンドアレイにおけるメモリ
素子の検査ができるテスト回路を提供することを目的と
する。
子Ｘ°を用いることに上り、入力回路、出力回路、アン
ドセンス増幅器２、オアゲート３等のテストは行えるが
、実際に使用するアンドアレイ１内のメモリ素子Ｘ自身
のテストを行うことはできない。例えばメモリ素子Ｘの
欠陥により、ゲートオン時のソース・ドレイン電流ｔｏ
ｎが異常に小さい場合、該メモリ素子を含む列アドレス
ラインＡ、Ｌをアクセスした時の遅延時間が遅くなるが
、いずれのメモリ素子が欠陥であるのかを特定すること
はできなかった。 この発明は、上述した問題点をなくすためになされたも
のであり、実際に使用するアンドアレイにおけるメモリ
素子の検査ができるテスト回路を提供することを目的と
する。
この発明のＩ’ Ｌ Ｄのテスト回路は、ＰＬＤにおけ
る各メモリ素子を未プログラム状態で該ＰＬＤの動作あ
るいは入出力遅延時間をテストする回路であって、 データ書込み用のワードライン及び各々がオアゲートに
接続された列アドレスラインのマトリックス回路からな
り、両ラインの交差部にメモリ素子を有するアンドアレ
イと、 列アドレスラインの一つを選択してＩ］レベルにし、非
選択の列アドレスラインをＬレベルにずろ列アドレス選
択手段と、 非選択のワードラインをＬレベルにし、当該ワードライ
ンに対するメモリ素子のゲートをＩ７レベルとするワー
ドライン選択手段と、 選択したワードラインを入力信号により、Ｉ（又はＬレ
ベルに切り換え、当該ワードラインに対するメモリ素子
をＨ又はＬレベルに変化させる手段を備えたことを特徴
とする。
る各メモリ素子を未プログラム状態で該ＰＬＤの動作あ
るいは入出力遅延時間をテストする回路であって、 データ書込み用のワードライン及び各々がオアゲートに
接続された列アドレスラインのマトリックス回路からな
り、両ラインの交差部にメモリ素子を有するアンドアレ
イと、 列アドレスラインの一つを選択してＩ］レベルにし、非
選択の列アドレスラインをＬレベルにずろ列アドレス選
択手段と、 非選択のワードラインをＬレベルにし、当該ワードライ
ンに対するメモリ素子のゲートをＩ７レベルとするワー
ドライン選択手段と、 選択したワードラインを入力信号により、Ｉ（又はＬレ
ベルに切り換え、当該ワードラインに対するメモリ素子
をＨ又はＬレベルに変化させる手段を備えたことを特徴
とする。
上記構成によれば、列アドレス選択手段により、一つの
列アドレスラインを選択して“Ｈ“レベルにするととも
に、ワードライン選択手段により、非選択（被検査対象
以外）のワードラインを“Ｌ”レベルにし、当該ワード
ラインのメモリ素子をオフにした上で、被検査対象のワ
ードラインを“Ｈ”レベル又は“Ｌ”レベルに変化させ
、被検査対象のメモリ素子をオン又はオフに切換え、こ
のときの、入力端子から出力端子までの遅延時間を測定
することにより、前記メモリ素子が正常か否かを判定で
きる。
列アドレスラインを選択して“Ｈ“レベルにするととも
に、ワードライン選択手段により、非選択（被検査対象
以外）のワードラインを“Ｌ”レベルにし、当該ワード
ラインのメモリ素子をオフにした上で、被検査対象のワ
ードラインを“Ｈ”レベル又は“Ｌ”レベルに変化させ
、被検査対象のメモリ素子をオン又はオフに切換え、こ
のときの、入力端子から出力端子までの遅延時間を測定
することにより、前記メモリ素子が正常か否かを判定で
きる。
第１図は、この発明のテスト回路の一実施例を示すブロ
ック図であり、第３図の従来例と同一の部分には同一の
符号を付している。 １１は、行デコードであり、プログラム時に用いられる
行アドレス選択信号から所定のデコード信号を作成する
。１２は、ナントゲートであり、一方の入力部には、行
デコード１１よりのデコード出力が入力され、他方の入
力部には、テスト用入力端子ＡＴｉよりの信号と、電源
ラインとがそれぞれＮチャンネルのバスゲート１３及び
Ｐチャンネルのバスゲート１４を介して入力される。こ
れらのバスゲート１３．１４のゲートには、ＡＣＴ信号
が印加される。１５は、アンドアレイｔの各ワードライ
ンＷＬを駆動するためのインバータであり、ＰＬＤ動作
時、ベリファイ及びＡＣテスト時は、ＯＶ／ＶＣＣ駆動
でプログラム時はＯＶ／Ｖｐｐ駆動の必要があるため、
第２図の回路構成例で示すごとく、Ｖ ｃｃ／ Ｖ ｐ
ｐ電圧切換の電源ＡＶに接続されたフィードバックイン
バータを用いている。これらの各インバータ１５には、
バスゲート１６を介してテスト用入力端子ＡＴｉよりの
イ言号と、バスゲート１７を介して前記ナントゲート１
２よりの信号とが入力される。バスゲート１６のゲート
にはＬＧＫ信号が印加され、バスゲート１７のゲートに
はＬＧＫ信号の反転信号が印加され次に上記構成のテス
ト回路の動作を述べる。 テスト時には、ＡＣＴ信号を“Ｈ″レベルし、従来例と
同様に、一つの列アドレスラインＡＬにおける積項を“
Ｈ”レベルとし、他の列アドレスラインＡＬにおける積
項を“Ｌ″レベルＺする。次にＬＧＫ信号をＬ”とした
上で、行アドレス選択信号に基づき、行デコーダ１１よ
りのデコード出力により、被検査のワードライン選択手
段のワードラインＷＬを“Ｌ”レベルにして、各メモリ
素子ＸのゲートをＬ”レベルにする一方、被検査のワー
ドラインＷＬをテスト用入力端子ＡＴｉの状態に応じて
“Ｈ“レベル又は“Ｌ”レベルに変化させ、検査対象の
メモリ素子Ｘをオン又はオフにする。この動作により、
テスト用入力端子ＡＴｉから検査対象のメモリ素子Ｘ、
アンドセンス増幅器２及びオアゲート３を通過して出力
端子Ｔに至るまでの遅延時間あるいはファンクション動
作のテストが行える。
ック図であり、第３図の従来例と同一の部分には同一の
符号を付している。 １１は、行デコードであり、プログラム時に用いられる
行アドレス選択信号から所定のデコード信号を作成する
。１２は、ナントゲートであり、一方の入力部には、行
デコード１１よりのデコード出力が入力され、他方の入
力部には、テスト用入力端子ＡＴｉよりの信号と、電源
ラインとがそれぞれＮチャンネルのバスゲート１３及び
Ｐチャンネルのバスゲート１４を介して入力される。こ
れらのバスゲート１３．１４のゲートには、ＡＣＴ信号
が印加される。１５は、アンドアレイｔの各ワードライ
ンＷＬを駆動するためのインバータであり、ＰＬＤ動作
時、ベリファイ及びＡＣテスト時は、ＯＶ／ＶＣＣ駆動
でプログラム時はＯＶ／Ｖｐｐ駆動の必要があるため、
第２図の回路構成例で示すごとく、Ｖ ｃｃ／ Ｖ ｐ
ｐ電圧切換の電源ＡＶに接続されたフィードバックイン
バータを用いている。これらの各インバータ１５には、
バスゲート１６を介してテスト用入力端子ＡＴｉよりの
イ言号と、バスゲート１７を介して前記ナントゲート１
２よりの信号とが入力される。バスゲート１６のゲート
にはＬＧＫ信号が印加され、バスゲート１７のゲートに
はＬＧＫ信号の反転信号が印加され次に上記構成のテス
ト回路の動作を述べる。 テスト時には、ＡＣＴ信号を“Ｈ″レベルし、従来例と
同様に、一つの列アドレスラインＡＬにおける積項を“
Ｈ”レベルとし、他の列アドレスラインＡＬにおける積
項を“Ｌ″レベルＺする。次にＬＧＫ信号をＬ”とした
上で、行アドレス選択信号に基づき、行デコーダ１１よ
りのデコード出力により、被検査のワードライン選択手
段のワードラインＷＬを“Ｌ”レベルにして、各メモリ
素子ＸのゲートをＬ”レベルにする一方、被検査のワー
ドラインＷＬをテスト用入力端子ＡＴｉの状態に応じて
“Ｈ“レベル又は“Ｌ”レベルに変化させ、検査対象の
メモリ素子Ｘをオン又はオフにする。この動作により、
テスト用入力端子ＡＴｉから検査対象のメモリ素子Ｘ、
アンドセンス増幅器２及びオアゲート３を通過して出力
端子Ｔに至るまでの遅延時間あるいはファンクション動
作のテストが行える。
以上説明したように、この発明は、ＰＬＤのテストに際
し、アンドアレイにおけるワードラインの選択を可能と
したことにより、各メモリ素子個々の入出力遅延時間の
測定が可能となり、その結果、メモリ素子をプログラム
することなく、欠陥のメモリ素子の検出か可能となる。 従って今まではメーカー出荷後にユーザーにてプログラ
ムして始めて検出される不良品がメーカー出荷前に検出
が可能となり、品質の向上が図れる。
し、アンドアレイにおけるワードラインの選択を可能と
したことにより、各メモリ素子個々の入出力遅延時間の
測定が可能となり、その結果、メモリ素子をプログラム
することなく、欠陥のメモリ素子の検出か可能となる。 従って今まではメーカー出荷後にユーザーにてプログラ
ムして始めて検出される不良品がメーカー出荷前に検出
が可能となり、品質の向上が図れる。
第１図はこの発明のＰＬＤテスト回路の一実施例を示す
ブロック図、第２図は、第１図におけろフィードバック
インバータの一例を示す回路図、第３図は、従来のＰＬ
Ｄテスト回路例を示すブロック図である。 １・・・アンドアレイ、 ２・・・アンドセンス増幅器、 ３・・・オアゲート、４・・・書込み回路、５・・Ｙゲ
ート、６・・・トランジスタ、７・・・列アドレスイン
バートデコーダ、Ｘ・・・メモリ素子、 １１・・・行デコーダ、１２・・・ナントゲート、１３
．１４．１６．１７・・・パスゲート、１５・・・イン
バータ。 特許 出 願人 株式会社 リコー
ブロック図、第２図は、第１図におけろフィードバック
インバータの一例を示す回路図、第３図は、従来のＰＬ
Ｄテスト回路例を示すブロック図である。 １・・・アンドアレイ、 ２・・・アンドセンス増幅器、 ３・・・オアゲート、４・・・書込み回路、５・・Ｙゲ
ート、６・・・トランジスタ、７・・・列アドレスイン
バートデコーダ、Ｘ・・・メモリ素子、 １１・・・行デコーダ、１２・・・ナントゲート、１３
．１４．１６．１７・・・パスゲート、１５・・・イン
バータ。 特許 出 願人 株式会社 リコー
Claims (1)
- （１）プログラム可能な論理素における各メモリ素子を
未プログラム状態で該プログラム可能な論理素子の動作
あるいは入出力遅延時間をテストする回路であって、 データ書込み用のワードライン及び各々がオアゲートに
接続された列アドレスラインのマトリックス回路からな
り、両ラインの交差部にメモリ素子を有するアンドアレ
イと、 列アドレスラインの一つを選択してＨレベルにし、非選
択の列アドレスラインをＬレベルにする列アドレス選択
手段と、 非選択のワードラインをＬレベルにし、当該ワードライ
ンに対するメモリ素子のゲートをＬレベルとするワード
ライン選択手段と、 選択したワードラインを入力信号により、Ｈ又はＬレベ
ルに切り換え、当該ワードラインに対するメモリ素子を
Ｈ又はＬレベルに変化させる手段と、 を備えたことを特徴とするプログラム可能な論理素子の
テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1220614A JP2836855B2 (ja) | 1989-08-28 | 1989-08-28 | プログラム可能な論理素子のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1220614A JP2836855B2 (ja) | 1989-08-28 | 1989-08-28 | プログラム可能な論理素子のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383413A true JPH0383413A (ja) | 1991-04-09 |
| JP2836855B2 JP2836855B2 (ja) | 1998-12-14 |
Family
ID=16753735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1220614A Expired - Lifetime JP2836855B2 (ja) | 1989-08-28 | 1989-08-28 | プログラム可能な論理素子のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836855B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278479A (ja) * | 1991-03-06 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0518213U (ja) * | 1991-08-23 | 1993-03-05 | 日本オートマチツクマシン株式会社 | 電線のストリツプ切断装置 |
-
1989
- 1989-08-28 JP JP1220614A patent/JP2836855B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04278479A (ja) * | 1991-03-06 | 1992-10-05 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0518213U (ja) * | 1991-08-23 | 1993-03-05 | 日本オートマチツクマシン株式会社 | 電線のストリツプ切断装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2836855B2 (ja) | 1998-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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