JPH11297096A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11297096A JPH11297096A JP10102556A JP10255698A JPH11297096A JP H11297096 A JPH11297096 A JP H11297096A JP 10102556 A JP10102556 A JP 10102556A JP 10255698 A JP10255698 A JP 10255698A JP H11297096 A JPH11297096 A JP H11297096A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 84
- 238000012360 testing method Methods 0.000 claims abstract description 61
- 230000004044 response Effects 0.000 claims description 33
- 230000000295 complement effect Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 88
- 239000003990 capacitor Substances 0.000 description 41
- 239000012535 impurity Substances 0.000 description 41
- 238000010586 diagram Methods 0.000 description 40
- 239000000872 buffer Substances 0.000 description 22
- 239000013256 coordination polymer Substances 0.000 description 16
- 102100031658 C-X-C chemokine receptor type 5 Human genes 0.000 description 14
- 101000922405 Homo sapiens C-X-C chemokine receptor type 5 Proteins 0.000 description 14
- 230000004048 modification Effects 0.000 description 13
- 238000012986 modification Methods 0.000 description 13
- 230000004913 activation Effects 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 8
- 229910021342 tungsten silicide Inorganic materials 0.000 description 8
- 230000003213 activating effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 3
- 101100326595 Arabidopsis thaliana CAD6 gene Proteins 0.000 description 2
- 101150017030 CAD3 gene Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- AYNSTGCNKVUQIL-UHFFFAOYSA-N C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC Chemical compound C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC AYNSTGCNKVUQIL-UHFFFAOYSA-N 0.000 description 1
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 1
- 101100309034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RTF1 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高速でテスト可能な半導体記憶装置を提供す
ることである。 【解決手段】 Ｉ／Ｏゲートおよびセンスアンプ部４６
内のＩ／Ｏ線の配列順をＩＯＡ、／ＩＯＢ、ＩＯＢ、／
ＩＯＡの順にする。これによりマルチビットテスト時に
同じデータを複数のメモリセルに読出／書込する際に隣
接するＩ／Ｏ線の電位が必ず異なる電位となる。したが
って、隣接するＩ／Ｏ線間に短絡故障が生じた場合も同
時に検出することが可能となる。
ることである。 【解決手段】 Ｉ／Ｏゲートおよびセンスアンプ部４６
内のＩ／Ｏ線の配列順をＩＯＡ、／ＩＯＢ、ＩＯＢ、／
ＩＯＡの順にする。これによりマルチビットテスト時に
同じデータを複数のメモリセルに読出／書込する際に隣
接するＩ／Ｏ線の電位が必ず異なる電位となる。したが
って、隣接するＩ／Ｏ線間に短絡故障が生じた場合も同
時に検出することが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、テスト時間の短縮化を図った
半導体記憶装置に関する。
に関し、より特定的には、テスト時間の短縮化を図った
半導体記憶装置に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、動作確認
のためのテスト時間の増大が大きな問題となっている。
特に、半導体記憶装置においては、この問題に対する１
つの対策として、同時に複数のメモリセルにデータを書
込み、その後書込んでおいた複数のメモリセルからデー
タを読出す、いわゆるマルチビットテストモードを備え
るものもある。
のためのテスト時間の増大が大きな問題となっている。
特に、半導体記憶装置においては、この問題に対する１
つの対策として、同時に複数のメモリセルにデータを書
込み、その後書込んでおいた複数のメモリセルからデー
タを読出す、いわゆるマルチビットテストモードを備え
るものもある。
【０００３】図１６は、従来の半導体記憶装置の主要部
の構成を示す概略図である。図１６を参照して、従来の
半導体記憶装置は、外部から与えられた列アドレス信号
ＣＡ０〜ＣＡ２に応じて発生する内部アドレス信号ＣＡ
Ｄ［０］、／ＣＡＤ［０］、ＣＡＤ［１］、／ＣＡＤ
［１］、ＣＡＤ［２］、／ＣＡＤ［２］を受けて、列選
択線ＣＳＬ０〜ＣＳＬ７のうちいずれか１つを活性化す
る列メインデコーダ６４２と、外部から与えられた行ア
ドレス信号ＲＡ０〜ＲＡ３に応じて発生する内部アドレ
ス信号ＲＡＤ［０］〜ＲＡＤ［３］、／ＲＡＤ［０］〜
／ＲＡＤ［３］を受けて、１６本の列選択線ＷＬ０〜Ｗ
Ｌ１５のうちいずれか１つを活性化する行メインデコー
ダ６５０、６５２とを備える。
の構成を示す概略図である。図１６を参照して、従来の
半導体記憶装置は、外部から与えられた列アドレス信号
ＣＡ０〜ＣＡ２に応じて発生する内部アドレス信号ＣＡ
Ｄ［０］、／ＣＡＤ［０］、ＣＡＤ［１］、／ＣＡＤ
［１］、ＣＡＤ［２］、／ＣＡＤ［２］を受けて、列選
択線ＣＳＬ０〜ＣＳＬ７のうちいずれか１つを活性化す
る列メインデコーダ６４２と、外部から与えられた行ア
ドレス信号ＲＡ０〜ＲＡ３に応じて発生する内部アドレ
ス信号ＲＡＤ［０］〜ＲＡＤ［３］、／ＲＡＤ［０］〜
／ＲＡＤ［３］を受けて、１６本の列選択線ＷＬ０〜Ｗ
Ｌ１５のうちいずれか１つを活性化する行メインデコー
ダ６５０、６５２とを備える。
【０００４】従来の半導体記憶装置は、さらに、列選択
線ＷＬ０〜ＷＬ７によって活性化されるマトリックス状
に配置されたメモリセルを有するメモリセルアレイ６４
４と、列選択線ＷＬ８〜ＷＬ１５によって活性化される
マトリックス状に配置されたメモリセルを有するメモリ
セルアレイ６４８とを含む。
線ＷＬ０〜ＷＬ７によって活性化されるマトリックス状
に配置されたメモリセルを有するメモリセルアレイ６４
４と、列選択線ＷＬ８〜ＷＬ１５によって活性化される
マトリックス状に配置されたメモリセルを有するメモリ
セルアレイ６４８とを含む。
【０００５】従来の半導体記憶装置は、さらに、ワード
線ＷＬ０〜ＷＬ１５の活性化に応じた対応するメモリセ
ルアレイ中のメモリセルのデータの増幅を行ない、列選
択線ＣＳＬ０〜ＣＳＬ７の活性化に応じて対応するビッ
ト線をＩ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢと
接続するＩ／Ｏゲートおよびセンスアンプ部６４６と、
Ｉ／Ｏ線ＩＯＡ、／ＩＯＡがそれぞれプラス入力ノー
ド、マイナス入力ノードに接続された差動増幅器６８０
と、Ｉ／Ｏ線ＩＯＢ、／ＩＯＢがそれぞれプラス入力ノ
ード、マイナス入力ノードに接続された差動増幅器６７
８と、差動増幅器６７８、６８０の出力を受けるＥＸＮ
ＯＲ回路６８２とを含む。
線ＷＬ０〜ＷＬ１５の活性化に応じた対応するメモリセ
ルアレイ中のメモリセルのデータの増幅を行ない、列選
択線ＣＳＬ０〜ＣＳＬ７の活性化に応じて対応するビッ
ト線をＩ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢと
接続するＩ／Ｏゲートおよびセンスアンプ部６４６と、
Ｉ／Ｏ線ＩＯＡ、／ＩＯＡがそれぞれプラス入力ノー
ド、マイナス入力ノードに接続された差動増幅器６８０
と、Ｉ／Ｏ線ＩＯＢ、／ＩＯＢがそれぞれプラス入力ノ
ード、マイナス入力ノードに接続された差動増幅器６７
８と、差動増幅器６７８、６８０の出力を受けるＥＸＮ
ＯＲ回路６８２とを含む。
【０００６】従来の半導体記憶装置は、さらに、内部ア
ドレス信号ＣＡＤ［３］によって活性化され、Ｉ／Ｏ線
ＩＯＡ、／ＩＯＡとＩ／Ｏ線ＩＯ、／ＩＯとをそれぞれ
電気的に接続するＩＯ線分離ゲート６６８、６６６と、
内部アドレス信号／ＣＡＤ［３］によって活性化されＩ
／Ｏ線ＩＯＢ、／ＩＯＢとＩ／Ｏ線ＩＯ、／ＩＯとをそ
れぞれ電気的に接続するＩＯ線分離ゲート６６４、６６
２と、Ｉ／Ｏ線ＩＯ、／ＩＯがそれぞれプラス入力ノー
ド、マイナス入力ノードに接続された差動増幅器６７０
と、データ出力信号を出力端子Ｄｏｕｔに出力するバッ
ファ６７６と、テストモード信号ＴＥによって活性化さ
れＥＸＮＯＲ回路６８２の出力ノードとバッファ６７６
の入力ノードとを電気的に接続する出力線分離ゲート６
８４と、テストモード信号ＴＥを受けて反転するインバ
ータ６７４と、インバータ６７４の出力信号によって活
性化され差動アンプ６７０の出力ノードとバッファ６７
６の入力ノードとを電気的に接続する出力線分離ゲート
６７２とを含む。
ドレス信号ＣＡＤ［３］によって活性化され、Ｉ／Ｏ線
ＩＯＡ、／ＩＯＡとＩ／Ｏ線ＩＯ、／ＩＯとをそれぞれ
電気的に接続するＩＯ線分離ゲート６６８、６６６と、
内部アドレス信号／ＣＡＤ［３］によって活性化されＩ
／Ｏ線ＩＯＢ、／ＩＯＢとＩ／Ｏ線ＩＯ、／ＩＯとをそ
れぞれ電気的に接続するＩＯ線分離ゲート６６４、６６
２と、Ｉ／Ｏ線ＩＯ、／ＩＯがそれぞれプラス入力ノー
ド、マイナス入力ノードに接続された差動増幅器６７０
と、データ出力信号を出力端子Ｄｏｕｔに出力するバッ
ファ６７６と、テストモード信号ＴＥによって活性化さ
れＥＸＮＯＲ回路６８２の出力ノードとバッファ６７６
の入力ノードとを電気的に接続する出力線分離ゲート６
８４と、テストモード信号ＴＥを受けて反転するインバ
ータ６７４と、インバータ６７４の出力信号によって活
性化され差動アンプ６７０の出力ノードとバッファ６７
６の入力ノードとを電気的に接続する出力線分離ゲート
６７２とを含む。
【０００７】従来の半導体記憶装置は、さらに、外部か
らの入力端子Ｄｉｎに与えられた信号を受けて反転する
インバータ６５４と、外部からの書込信号に応じて生成
される書込制御信号ＷＤＥを受けて反転するインバータ
６５６と、書込制御信号ＷＤＥによって活性化され、入
力端子Ｄｉｎに与えられた信号を反転し、Ｉ／Ｏ線／Ｉ
Ｏに出力するクロックドインバータ６５８と、書込制御
信号ＷＤＥによって活性化され、インバータ６５４の出
力信号を反転し、Ｉ／Ｏ線ＩＯに出力するクロックドイ
ンバータ６６０とを含む。
らの入力端子Ｄｉｎに与えられた信号を受けて反転する
インバータ６５４と、外部からの書込信号に応じて生成
される書込制御信号ＷＤＥを受けて反転するインバータ
６５６と、書込制御信号ＷＤＥによって活性化され、入
力端子Ｄｉｎに与えられた信号を反転し、Ｉ／Ｏ線／Ｉ
Ｏに出力するクロックドインバータ６５８と、書込制御
信号ＷＤＥによって活性化され、インバータ６５４の出
力信号を反転し、Ｉ／Ｏ線ＩＯに出力するクロックドイ
ンバータ６６０とを含む。
【０００８】この半導体記憶装置は、２５６個のメモリ
セルから１個を外部から与えられるアドレス信号ＲＡ０
〜ＲＡ３、ＣＡ０〜ＣＡ３の計８ビットの信号によって
選択し、書込サイクルでは、入力端子Ｄｉｎから入力さ
れたデータをメモリセルに書込み、読出サイクルでは、
選択されたメモリセルに保持されたデータを出力端子Ｄ
ｏｕｔに出力する。
セルから１個を外部から与えられるアドレス信号ＲＡ０
〜ＲＡ３、ＣＡ０〜ＣＡ３の計８ビットの信号によって
選択し、書込サイクルでは、入力端子Ｄｉｎから入力さ
れたデータをメモリセルに書込み、読出サイクルでは、
選択されたメモリセルに保持されたデータを出力端子Ｄ
ｏｕｔに出力する。
【０００９】通常動作モードでは、この半導体記憶装置
の動作テストをするためには、書込サイクル２５６サイ
クルと、読出サイクル２５６サイクルが必要である。
の動作テストをするためには、書込サイクル２５６サイ
クルと、読出サイクル２５６サイクルが必要である。
【００１０】そこで、この半導体記憶装置は、動作テス
トを高速化するためにメモリセル２個単位で書込／読出
を行ないテスト時間を半分にするテストモードを備えて
いる。
トを高速化するためにメモリセル２個単位で書込／読出
を行ないテスト時間を半分にするテストモードを備えて
いる。
【００１１】図１６を参照して、テストモードではテス
トモード信号ＴＥがＨ（ハイ）となり、入力アドレスに
かかわらず、内部アドレス信号ＣＡＤ３と内部アドレス
信号／ＣＡＤ３の両方が活性化される。
トモード信号ＴＥがＨ（ハイ）となり、入力アドレスに
かかわらず、内部アドレス信号ＣＡＤ３と内部アドレス
信号／ＣＡＤ３の両方が活性化される。
【００１２】したがって、テストモードの書込サイクル
では、入力端子Ｄｉｎから入力されたデータはＩＯ線分
離ゲート６６２、６６４、６６６、６６８を介して、Ｉ
／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに伝達され
る。
では、入力端子Ｄｉｎから入力されたデータはＩＯ線分
離ゲート６６２、６６４、６６６、６６８を介して、Ｉ
／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに伝達され
る。
【００１３】次に、カラムアドレスＣＡ０〜ＣＡ２に応
じて発生する内部アドレス信号ＣＡＤ［０］〜ＣＡＤ
［２］、／ＣＡＤ［０］〜／ＣＡＤ［２］に応じて列メ
インデコーダ６４２によって列選択線ＣＳＬ０〜ＣＳＬ
７のいずれかが活性化される。
じて発生する内部アドレス信号ＣＡＤ［０］〜ＣＡＤ
［２］、／ＣＡＤ［０］〜／ＣＡＤ［２］に応じて列メ
インデコーダ６４２によって列選択線ＣＳＬ０〜ＣＳＬ
７のいずれかが活性化される。
【００１４】活性化された列選択線によってＩＯゲート
およびセンスアンプ６４６中で選択されたＩ／Ｏゲート
を経てＩ／Ｏ線上のデータは２対のビット線対に転送さ
れ、さらにロウアドレスに応じて発生する内部アドレス
信号ＲＡＤ［０］〜ＲＡＤ［３］、／ＲＡＤ［０］〜／
ＲＡＤ［３］によって行メインデコーダ６５０または６
５２で選択される２個のメモリセルに同じデータが書込
まれる。
およびセンスアンプ６４６中で選択されたＩ／Ｏゲート
を経てＩ／Ｏ線上のデータは２対のビット線対に転送さ
れ、さらにロウアドレスに応じて発生する内部アドレス
信号ＲＡＤ［０］〜ＲＡＤ［３］、／ＲＡＤ［０］〜／
ＲＡＤ［３］によって行メインデコーダ６５０または６
５２で選択される２個のメモリセルに同じデータが書込
まれる。
【００１５】テストモードでの読出サイクルでは、テス
トモードの書込サイクルで同じデータを書込んだ２個の
メモリセルのデータを書込時と同様にワード線ＷＬ０〜
ＷＬ１５、列選択線ＣＳＬ０〜ＣＳＬ７で選択し、Ｉ／
Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに逆の経路で
読出す。
トモードの書込サイクルで同じデータを書込んだ２個の
メモリセルのデータを書込時と同様にワード線ＷＬ０〜
ＷＬ１５、列選択線ＣＳＬ０〜ＣＳＬ７で選択し、Ｉ／
Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに逆の経路で
読出す。
【００１６】Ｉ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／Ｉ
ＯＢ上に読出された２個のデータは、それぞれ差動増幅
器６８０、６７８で増幅される。半導体記憶装置が正常
ならば、同じデータを書いたメモリセルの読出データを
増幅した差動増幅器６８０、６７８の出力は一致するの
で、ＥＸＮＯＲ回路６８２の出力はＨ（ハイ）となる。
出力バッファ６７４の入力ノードにはテストモード信号
ＴＥによってＥＸＮＯＲ回路６８２の出力が選択されて
接続されるので、出力端子ＤｏｕｔにはＨが出力され
る。
ＯＢ上に読出された２個のデータは、それぞれ差動増幅
器６８０、６７８で増幅される。半導体記憶装置が正常
ならば、同じデータを書いたメモリセルの読出データを
増幅した差動増幅器６８０、６７８の出力は一致するの
で、ＥＸＮＯＲ回路６８２の出力はＨ（ハイ）となる。
出力バッファ６７４の入力ノードにはテストモード信号
ＴＥによってＥＸＮＯＲ回路６８２の出力が選択されて
接続されるので、出力端子ＤｏｕｔにはＨが出力され
る。
【００１７】半導体記憶装置が異常で、差動増幅器６８
０、６７８が異なるデータを出力した場合は出力端子Ｄ
ｏｕｔにＬ（ロウ）が出力される。
０、６７８が異なるデータを出力した場合は出力端子Ｄ
ｏｕｔにＬ（ロウ）が出力される。
【００１８】したがって、テストモードでは、２ビット
単位で動作試験ができるのでテスト時間を半分にするこ
とができる。
単位で動作試験ができるのでテスト時間を半分にするこ
とができる。
【００１９】図１７は、米国特許５，０２１，９９８号
公報に開示されている従来の半導体記憶装置の回路図で
ある。
公報に開示されている従来の半導体記憶装置の回路図で
ある。
【００２０】この回路図は、図１６に示した、メモリセ
ルアレイ６４４、６４８と、Ｉ／Ｏゲートおよびセンス
アンプ６４６の詳細を示す回路図に相当する。
ルアレイ６４４、６４８と、Ｉ／Ｏゲートおよびセンス
アンプ６４６の詳細を示す回路図に相当する。
【００２１】図１７を参照して、メモリセルアレイ６４
４は、片方の電極であるストレージノードにデータを蓄
積し、他方の電極をセルプレートＣＰに接続されたキャ
パシタ７２４と、ワード線ＷＬ０によって活性化され、
キャパシタ７２４のストレージノードとビット線ＢＬＬ
０とを電気的に接続するアクセストランジスタ７２２
と、片方の電極であるストレージノードにデータを蓄積
し、他方の電極をセルプレートＣＰに接続されたキャパ
シタ７２６と、ワード線ＷＬｎ−１によって活性化さ
れ、キャパシタ７２６のストレージノードとビット線／
ＢＬＬ０とを電気的に接続するアクセストランジスタ７
２８とを含む。
４は、片方の電極であるストレージノードにデータを蓄
積し、他方の電極をセルプレートＣＰに接続されたキャ
パシタ７２４と、ワード線ＷＬ０によって活性化され、
キャパシタ７２４のストレージノードとビット線ＢＬＬ
０とを電気的に接続するアクセストランジスタ７２２
と、片方の電極であるストレージノードにデータを蓄積
し、他方の電極をセルプレートＣＰに接続されたキャパ
シタ７２６と、ワード線ＷＬｎ−１によって活性化さ
れ、キャパシタ７２６のストレージノードとビット線／
ＢＬＬ０とを電気的に接続するアクセストランジスタ７
２８とを含む。
【００２２】メモリセルアレイ６４４は、さらに、片方
の電極であるストレージノードにデータを蓄積し、他方
の電極をセルプレートＣＰに接続されたキャパシタ７６
４と、ワード線ＷＬ０によって活性化され、キャパシタ
７６４のストレージノードとビット線ＢＬＬ１とを電気
的に接続するアクセストランジスタ７６２と、片方の電
極であるストレージノードにデータを蓄積し、他方の電
極をセルプレートＣＰに接続されたキャパシタ７６６
と、ワード線ＷＬｎ−１によって活性化され、キャパシ
タ７６６のストレージノードとビット線／ＢＬＬ１とを
電気的に接続するアクセストランジスタ７６８とを含
む。
の電極であるストレージノードにデータを蓄積し、他方
の電極をセルプレートＣＰに接続されたキャパシタ７６
４と、ワード線ＷＬ０によって活性化され、キャパシタ
７６４のストレージノードとビット線ＢＬＬ１とを電気
的に接続するアクセストランジスタ７６２と、片方の電
極であるストレージノードにデータを蓄積し、他方の電
極をセルプレートＣＰに接続されたキャパシタ７６６
と、ワード線ＷＬｎ−１によって活性化され、キャパシ
タ７６６のストレージノードとビット線／ＢＬＬ１とを
電気的に接続するアクセストランジスタ７６８とを含
む。
【００２３】図示はしないが、ワード線ＷＬ１〜ＷＬｎ
−２にも同様にキャパシタおよびアクセストランジスタ
が接続されている。
−２にも同様にキャパシタおよびアクセストランジスタ
が接続されている。
【００２４】メモリセルアレイ６４８は、片方の電極で
あるストレージノードにデータを蓄積し、他方の電極を
セルプレートＣＰに接続されたキャパシタ７５４と、ワ
ード線ＷＬｎによって活性化され、キャパシタ７５４の
ストレージノードとビット線ＢＬＲ０とを電気的に接続
するアクセストランジスタ７５２と、片方の電極である
ストレージノードにデータを蓄積し、他方の電極をセル
プレートＣＰに接続されたキャパシタ７５６と、ワード
線ＷＬ２ｎ−１によって活性化されキャパシタ７５６の
ストレージノードとビット線／ＢＬＲ０とを電気的に接
続するアクセストランジスタ７５８とを含む。
あるストレージノードにデータを蓄積し、他方の電極を
セルプレートＣＰに接続されたキャパシタ７５４と、ワ
ード線ＷＬｎによって活性化され、キャパシタ７５４の
ストレージノードとビット線ＢＬＲ０とを電気的に接続
するアクセストランジスタ７５２と、片方の電極である
ストレージノードにデータを蓄積し、他方の電極をセル
プレートＣＰに接続されたキャパシタ７５６と、ワード
線ＷＬ２ｎ−１によって活性化されキャパシタ７５６の
ストレージノードとビット線／ＢＬＲ０とを電気的に接
続するアクセストランジスタ７５８とを含む。
【００２５】メモリセルアレイ６４８は、さらに、片方
の電極であるストレージノードにデータを蓄積し、他方
の電極をセルプレートＣＰに接続されたキャパシタ７９
４と、ワード線ＷＬｎによって活性化され、キャパシタ
７９４のストレージノードとビット線／ＢＬＲ１とを電
気的に接続するアクセストランジスタ７９２と、片方の
電極であるストレージノードにデータを蓄積し、他方の
電極をセルプレートＣＰに接続されたキャパシタ７９６
と、ワード線ＷＬ２ｎ−１によって活性化されキャパシ
タ７９６のストレージノードとビット線／ＢＬＲ１とを
電気的に接続するアクセストランジスタ７９８とを含
む。
の電極であるストレージノードにデータを蓄積し、他方
の電極をセルプレートＣＰに接続されたキャパシタ７９
４と、ワード線ＷＬｎによって活性化され、キャパシタ
７９４のストレージノードとビット線／ＢＬＲ１とを電
気的に接続するアクセストランジスタ７９２と、片方の
電極であるストレージノードにデータを蓄積し、他方の
電極をセルプレートＣＰに接続されたキャパシタ７９６
と、ワード線ＷＬ２ｎ−１によって活性化されキャパシ
タ７９６のストレージノードとビット線／ＢＬＲ１とを
電気的に接続するアクセストランジスタ７９８とを含
む。
【００２６】図示はしないが、ワード線ＷＬｎ＋１〜Ｗ
Ｌ２ｎ−２にも同様にキャパシタおよびアクセストラン
ジスタが接続されている。
Ｌ２ｎ−２にも同様にキャパシタおよびアクセストラン
ジスタが接続されている。
【００２７】Ｉ／Ｏゲートおよびセンスアンプ６４６
は、ビット線分離制御信号ＢＬＩＬによって活性化され
ビット線ＢＬＬ０とビット線ＢＬ０とを接続するビット
線分離ゲート７３０と、ビット線分離制御信号ＢＬＩＬ
によって活性化されビット線／ＢＬＬ０とビット線／Ｂ
Ｌ０とを接続するビット線分離ゲート７３２と、ビット
線分離制御信号ＢＬＩＲによって活性化され、ビット線
ＢＬＲ０とビット線ＢＬ０とを接続するビット線分離ゲ
ート７４２と、ビット線分離制御信号ＢＬＩＲによって
活性化され、ビット線／ＢＬＲ０とビット線／ＢＬ０と
を接続するビット線分離ゲート７４４と、所定のタイミ
ングに活性化されてビット線ＢＬ０とビット線／ＢＬ０
との間の電位差を増幅するセンスアンプ７３４とを含
む。
は、ビット線分離制御信号ＢＬＩＬによって活性化され
ビット線ＢＬＬ０とビット線ＢＬ０とを接続するビット
線分離ゲート７３０と、ビット線分離制御信号ＢＬＩＬ
によって活性化されビット線／ＢＬＬ０とビット線／Ｂ
Ｌ０とを接続するビット線分離ゲート７３２と、ビット
線分離制御信号ＢＬＩＲによって活性化され、ビット線
ＢＬＲ０とビット線ＢＬ０とを接続するビット線分離ゲ
ート７４２と、ビット線分離制御信号ＢＬＩＲによって
活性化され、ビット線／ＢＬＲ０とビット線／ＢＬ０と
を接続するビット線分離ゲート７４４と、所定のタイミ
ングに活性化されてビット線ＢＬ０とビット線／ＢＬ０
との間の電位差を増幅するセンスアンプ７３４とを含
む。
【００２８】以降、ビット線ＢＬ０、／ＢＬ０、ＢＬ
１、／ＢＬ１に対応して設けられるＩ／Ｏ線をそれぞれ
Ｉ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢとする。
１、／ＢＬ１に対応して設けられるＩ／Ｏ線をそれぞれ
Ｉ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢとする。
【００２９】Ｉ／Ｏゲートおよびセンスアンプ６４６
は、さらに、列選択線ＣＳＬ０によって活性化されビッ
ト線ＢＬ０とＩ／Ｏ線ＩＯＡとを接続するＩ／Ｏ線分離
ゲート７３６と、列選択線ＣＳＬ０によって活性化され
ビット線／ＢＬ０とＩ／Ｏ線／ＩＯＡとを接続するＩ／
Ｏ線分離ゲート７３８と、所定のタイミングで活性化さ
れてビット線ＢＬ０とビット線／ＢＬ０とを接続し所定
の電位とするイコライザ７４０とを含む。
は、さらに、列選択線ＣＳＬ０によって活性化されビッ
ト線ＢＬ０とＩ／Ｏ線ＩＯＡとを接続するＩ／Ｏ線分離
ゲート７３６と、列選択線ＣＳＬ０によって活性化され
ビット線／ＢＬ０とＩ／Ｏ線／ＩＯＡとを接続するＩ／
Ｏ線分離ゲート７３８と、所定のタイミングで活性化さ
れてビット線ＢＬ０とビット線／ＢＬ０とを接続し所定
の電位とするイコライザ７４０とを含む。
【００３０】Ｉ／Ｏゲートおよびセンスアンプ６４６
は、さらに、ビット線分離制御信号ＢＬＩＬによって活
性化されビット線ＢＬＬ１とビット線ＢＬ１とを接続す
るビット線分離ゲート７７０と、ビット線分離制御信号
ＢＬＩＬによって活性化され、ビット線／ＢＬＬ１とビ
ット線／ＢＬ１とを接続するビット線分離ゲート７７２
と、ビット線分離制御信号ＢＬＩＲによって活性化され
ビット線ＢＬＲ１とビット線ＢＬ１とを接続するビット
線分離ゲート７８２と、ビット線分離制御信号ＢＬＩＲ
によって活性化され、ビット線／ＢＬＲ１とビット線／
ＢＬ１とを接続するビット線分離ゲート７８４と、所定
のタイミングで活性化されてビット線ＢＬ１とビット線
／ＢＬ１との電位差を増幅するセンスアンプ７７４と、
列選択線ＣＳＬ０によって活性化されビット線ＢＬＲ１
とＩ／Ｏ線ＩＯＢとを接続するＩ／Ｏ線分離ゲート７７
６と、列選択線ＣＳＬ０により活性化されビット線／Ｂ
ＬＲ１とＩ／Ｏ線／ＩＯＢとを接続するＩ／Ｏ線分離ゲ
ート７７８と、所定のタイミングに活性化されてビット
線ＢＬ１とビット線／ＢＬＬ１とを接続し所定の電位に
するイコライザ７８０とを含む。
は、さらに、ビット線分離制御信号ＢＬＩＬによって活
性化されビット線ＢＬＬ１とビット線ＢＬ１とを接続す
るビット線分離ゲート７７０と、ビット線分離制御信号
ＢＬＩＬによって活性化され、ビット線／ＢＬＬ１とビ
ット線／ＢＬ１とを接続するビット線分離ゲート７７２
と、ビット線分離制御信号ＢＬＩＲによって活性化され
ビット線ＢＬＲ１とビット線ＢＬ１とを接続するビット
線分離ゲート７８２と、ビット線分離制御信号ＢＬＩＲ
によって活性化され、ビット線／ＢＬＲ１とビット線／
ＢＬ１とを接続するビット線分離ゲート７８４と、所定
のタイミングで活性化されてビット線ＢＬ１とビット線
／ＢＬ１との電位差を増幅するセンスアンプ７７４と、
列選択線ＣＳＬ０によって活性化されビット線ＢＬＲ１
とＩ／Ｏ線ＩＯＢとを接続するＩ／Ｏ線分離ゲート７７
６と、列選択線ＣＳＬ０により活性化されビット線／Ｂ
ＬＲ１とＩ／Ｏ線／ＩＯＢとを接続するＩ／Ｏ線分離ゲ
ート７７８と、所定のタイミングに活性化されてビット
線ＢＬ１とビット線／ＢＬＬ１とを接続し所定の電位に
するイコライザ７８０とを含む。
【００３１】図１７では、列選択線ＣＳＬ０に相当する
部分を詳細に示したが、列選択線ＣＳＬ１〜ＣＳＬ７に
相当する部分についてもそれぞれ同様の構成を有してい
る。
部分を詳細に示したが、列選択線ＣＳＬ１〜ＣＳＬ７に
相当する部分についてもそれぞれ同様の構成を有してい
る。
【００３２】図１７では、Ｉ／Ｏゲートおよびセンスア
ンプ６４６の中央部に２対のＩ／Ｏ線がＩＯＡ、／ＩＯ
Ｂ、／ＩＯＡ、ＩＯＢの順に配置されている。
ンプ６４６の中央部に２対のＩ／Ｏ線がＩＯＡ、／ＩＯ
Ｂ、／ＩＯＡ、ＩＯＢの順に配置されている。
【００３３】図１８は、図１７に示したＩ／Ｏ線とビッ
ト線との接続部分の配置を示す概略図である。
ト線との接続部分の配置を示す概略図である。
【００３４】図１８を参照して、このＩ／Ｏ線とビット
線との接続部は、辺８１１ａ、８１１ｂ、８１１ｃ、８
１１ｄを有する四角形８１１の内部に形成される。
線との接続部は、辺８１１ａ、８１１ｂ、８１１ｃ、８
１１ｄを有する四角形８１１の内部に形成される。
【００３５】辺８１１ａと辺８１１ｂ、辺８１１ｂと辺
８１１ｃ、辺８１１ｃと辺８１１ｄ、辺８１１ｄと辺８
１１ａによってなされる角はそれぞれコーナ部８１１
ｆ、８１１ｇ、８１１ｈ、８１１ｅに対応する。
８１１ｃ、辺８１１ｃと辺８１１ｄ、辺８１１ｄと辺８
１１ａによってなされる角はそれぞれコーナ部８１１
ｆ、８１１ｇ、８１１ｈ、８１１ｅに対応する。
【００３６】コーナ部８１１ｈ、８１１ｅ、８１１ｆ、
８１１ｇにはそれぞれトランジスタ８３０、８４０、８
４２、８３６が設けられおのおののトランジスタの中央
部には辺８１１ａと平行にゲート電極８３２が配置され
ている。このゲート電極８３２は、たとえばタングステ
ンシリサイドで形成される。
８１１ｇにはそれぞれトランジスタ８３０、８４０、８
４２、８３６が設けられおのおののトランジスタの中央
部には辺８１１ａと平行にゲート電極８３２が配置され
ている。このゲート電極８３２は、たとえばタングステ
ンシリサイドで形成される。
【００３７】辺８１１ｃにほぼ沿うようにビット線ＢＬ
０が配置されており、辺８１１ａにほぼ沿うようにビッ
ト線／ＢＬ１が配置される。ビット線ＢＬ０とビット線
／ＢＬ１に挟まれる領域には、ビット線ＢＬ０に隣り合
ってビット線／ＢＬ０が配置され、ビット線／ＢＬ０と
ビット線／ＢＬ１との間にはビット線ＢＬ１が配置され
る。これらのビット線は、たとえばタングステンシリサ
イドで形成される。
０が配置されており、辺８１１ａにほぼ沿うようにビッ
ト線／ＢＬ１が配置される。ビット線ＢＬ０とビット線
／ＢＬ１に挟まれる領域には、ビット線ＢＬ０に隣り合
ってビット線／ＢＬ０が配置され、ビット線／ＢＬ０と
ビット線／ＢＬ１との間にはビット線ＢＬ１が配置され
る。これらのビット線は、たとえばタングステンシリサ
イドで形成される。
【００３８】ビット線ＢＬ０はコンタクト部８４６でト
ランジスタ８３０の第１の不純物領域に電気的に接続さ
れる。ビット線／ＢＬ０はトランジスタ８３６の第１の
不純物領域にコンタクト部８５６で電気的に接続され
る。ビット線ＢＬ１はトランジスタ８４２の第１の不純
物領域にコンタクト部８５８で電気的に接続される。ビ
ット線／ＢＬ１はトランジスタ８４０の第１の不純物領
域にコンタクト部８６６で電気的に接続される。
ランジスタ８３０の第１の不純物領域に電気的に接続さ
れる。ビット線／ＢＬ０はトランジスタ８３６の第１の
不純物領域にコンタクト部８５６で電気的に接続され
る。ビット線ＢＬ１はトランジスタ８４２の第１の不純
物領域にコンタクト部８５８で電気的に接続される。ビ
ット線／ＢＬ１はトランジスタ８４０の第１の不純物領
域にコンタクト部８６６で電気的に接続される。
【００３９】辺８１１ｄと辺８１１ｂの間には、辺８１
１ｄに沿うようにＩ／Ｏ線ＩＯＡが配置され、辺８１１
ｂに沿うようにＩ／Ｏ線ＩＯＢが配置される。Ｉ／Ｏ線
ＩＯＡとＩ／Ｏ線ＩＯＢとの間にはＩ／Ｏ線ＩＯＡに平
行なＩ／Ｏ線／ＩＯＢがＩ／Ｏ線ＩＯＡと隣り合って配
置され、Ｉ／Ｏ線／ＩＯＢとＩ／Ｏ線ＩＯＢとの間には
Ｉ／Ｏ線ＩＯＢと平行にＩ／Ｏ線／ＩＯＡが配置され
る。これらのＩ／Ｏ線はたとえば第１アルミニウム層で
形成される。
１ｄに沿うようにＩ／Ｏ線ＩＯＡが配置され、辺８１１
ｂに沿うようにＩ／Ｏ線ＩＯＢが配置される。Ｉ／Ｏ線
ＩＯＡとＩ／Ｏ線ＩＯＢとの間にはＩ／Ｏ線ＩＯＡに平
行なＩ／Ｏ線／ＩＯＢがＩ／Ｏ線ＩＯＡと隣り合って配
置され、Ｉ／Ｏ線／ＩＯＢとＩ／Ｏ線ＩＯＢとの間には
Ｉ／Ｏ線ＩＯＢと平行にＩ／Ｏ線／ＩＯＡが配置され
る。これらのＩ／Ｏ線はたとえば第１アルミニウム層で
形成される。
【００４０】Ｉ／Ｏ線ＩＯＡはトランジスタ８３０の第
２の不純物領域とコンタクト部８４８で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＢは、トランジスタ８４０の第２
の不純物領域とコンタクト部８６８で電気的に接続され
る。Ｉ／Ｏ線／ＩＯＡはトランジスタ８３６の第２の不
純物領域とコンタクト部８５４で接続される。Ｉ／Ｏ線
ＩＯＢは、トランジスタ８４２の第２の不純物領域とコ
ンタクト部８６０で電気的に接続される。
２の不純物領域とコンタクト部８４８で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＢは、トランジスタ８４０の第２
の不純物領域とコンタクト部８６８で電気的に接続され
る。Ｉ／Ｏ線／ＩＯＡはトランジスタ８３６の第２の不
純物領域とコンタクト部８５４で接続される。Ｉ／Ｏ線
ＩＯＢは、トランジスタ８４２の第２の不純物領域とコ
ンタクト部８６０で電気的に接続される。
【００４１】四角形８１１の中央部には配線８３４が辺
８１１ａと平行に設けられ、配線８３４はゲート電極８
３２とコンタクト部８５０で電気的に接続される。
８１１ａと平行に設けられ、配線８３４はゲート電極８
３２とコンタクト部８５０で電気的に接続される。
【００４２】辺８１１ａと辺８１１ｃとの中央部には列
選択線ＣＳＬが辺８１１ａと平行に設けられる。列選択
線ＣＳＬはコンタクト部８５２で配線８３４と電気的に
接続される。配線８３４はたとえば第１アルミニウム層
で形成され、列選択線ＣＳＬはたとえば第２アルミニウ
ム層で形成される。
選択線ＣＳＬが辺８１１ａと平行に設けられる。列選択
線ＣＳＬはコンタクト部８５２で配線８３４と電気的に
接続される。配線８３４はたとえば第１アルミニウム層
で形成され、列選択線ＣＳＬはたとえば第２アルミニウ
ム層で形成される。
【００４３】
【発明が解決しようとする課題】ここで、図１８ではＩ
／Ｏ線／ＩＯＢとＩ／Ｏ線／ＩＯＡが隣り合う配置とな
っている。一般に、同一の配線層で隣り合う配置の平行
した配線は製造工程でエッチングの条件不良等があった
場合に短絡不良を起こす可能性が高くなる。ここで図１
８の抵抗８１０にて示すようにＩ／Ｏ線／ＩＯＢとＩ／
Ｏ線／ＩＯＡの間に短絡不良が生じたとする。
／Ｏ線／ＩＯＢとＩ／Ｏ線／ＩＯＡが隣り合う配置とな
っている。一般に、同一の配線層で隣り合う配置の平行
した配線は製造工程でエッチングの条件不良等があった
場合に短絡不良を起こす可能性が高くなる。ここで図１
８の抵抗８１０にて示すようにＩ／Ｏ線／ＩＯＢとＩ／
Ｏ線／ＩＯＡの間に短絡不良が生じたとする。
【００４４】図１６からわかるように、入力端子Ｄｉｎ
からＨのデータを入力すると、Ｉ／Ｏ線ＩＯＡ、／ＩＯ
Ｂ、／ＩＯＡ、ＩＯＢ上のデータはそれぞれＨ、Ｌ、
Ｌ、Ｈとなり、Ｉ／Ｏ線／ＩＯＢとＩ／Ｏ／ＩＯＡ上の
データは同じデータとなる。したがって、Ｉ／Ｏ線／Ｉ
ＯＢとＩ／Ｏ線／ＩＯＡとの間に短絡故障が生じてしま
った場合は仮にＩ／Ｏ線のいずれか一方がメモリセルに
つながっていなかったとしてもマルチビットテストをし
た場合には正常に動作しているように観測されてしま
い、別途Ｉ／Ｏ線の短絡故障のテストをしなければなら
ないという問題点がある。
からＨのデータを入力すると、Ｉ／Ｏ線ＩＯＡ、／ＩＯ
Ｂ、／ＩＯＡ、ＩＯＢ上のデータはそれぞれＨ、Ｌ、
Ｌ、Ｈとなり、Ｉ／Ｏ線／ＩＯＢとＩ／Ｏ／ＩＯＡ上の
データは同じデータとなる。したがって、Ｉ／Ｏ線／Ｉ
ＯＢとＩ／Ｏ線／ＩＯＡとの間に短絡故障が生じてしま
った場合は仮にＩ／Ｏ線のいずれか一方がメモリセルに
つながっていなかったとしてもマルチビットテストをし
た場合には正常に動作しているように観測されてしま
い、別途Ｉ／Ｏ線の短絡故障のテストをしなければなら
ないという問題点がある。
【００４５】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、半導体基板の主表面上に形成される半導体記
憶装置であって、第１の論理値と第２の論理値のうちい
ずれかの論理値をとる第１のデータを記憶する第１のメ
モリセルと、第１のデータを第１のメモリセルに伝達す
る第１のビット線対と、第１のデータを第１のビット線
対に伝達する第１の入出力線対と、第１の論理値と第２
の論理値のうちいずれかの論理値をとる第２のデータを
記憶する第２のメモリセルと、第２のデータを第２のメ
モリセルに伝達する第２のビット線対と、第２のデータ
を第２のビット線対に伝達する第２の入出力線対とを備
え、第１の入出力線対は、第１のデータが第１の論理値
のときは第１の電位となり第１のデータが第２の論理値
のときは第１の電位より低い第２の電位となる第１の正
極性入出力線と、第１のデータに応じて第１の正極性入
出力線に対して相補的な電位となる第１の負極性入出力
線とを含み、第２の入出力線対は、第２のデータが第１
の論理値のときは第１の電位となり第２のデータが第２
の論理値のときは第２の電位となる第２の正極性入出力
線と、第２のデータに応じて第２の正極性入出力線に対
して相補的な電位となる第２の負極性入出力線とを含
み、第１の正極性入出力線と第２の正極性入出力線のう
ちいずれか一方は半導体主表面上に少なくとも一部が第
１および第２の負極性入出力線の両方に隣接して配置さ
れる。
憶装置は、半導体基板の主表面上に形成される半導体記
憶装置であって、第１の論理値と第２の論理値のうちい
ずれかの論理値をとる第１のデータを記憶する第１のメ
モリセルと、第１のデータを第１のメモリセルに伝達す
る第１のビット線対と、第１のデータを第１のビット線
対に伝達する第１の入出力線対と、第１の論理値と第２
の論理値のうちいずれかの論理値をとる第２のデータを
記憶する第２のメモリセルと、第２のデータを第２のメ
モリセルに伝達する第２のビット線対と、第２のデータ
を第２のビット線対に伝達する第２の入出力線対とを備
え、第１の入出力線対は、第１のデータが第１の論理値
のときは第１の電位となり第１のデータが第２の論理値
のときは第１の電位より低い第２の電位となる第１の正
極性入出力線と、第１のデータに応じて第１の正極性入
出力線に対して相補的な電位となる第１の負極性入出力
線とを含み、第２の入出力線対は、第２のデータが第１
の論理値のときは第１の電位となり第２のデータが第２
の論理値のときは第２の電位となる第２の正極性入出力
線と、第２のデータに応じて第２の正極性入出力線に対
して相補的な電位となる第２の負極性入出力線とを含
み、第１の正極性入出力線と第２の正極性入出力線のう
ちいずれか一方は半導体主表面上に少なくとも一部が第
１および第２の負極性入出力線の両方に隣接して配置さ
れる。
【００４６】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、外部からの指
示をうけて第１のメモリセルと第２のメモリセルとに同
じデータを読み書きするテスト動作の制御をするテスト
制御手段をさらに備え、テスト制御手段は、外部からの
指示をうけ、第１のメモリセルと第２のメモリセルとに
一括して同じデータを読み書きするテスト動作の制御を
する。
１記載の半導体記憶装置の構成に加えて、外部からの指
示をうけて第１のメモリセルと第２のメモリセルとに同
じデータを読み書きするテスト動作の制御をするテスト
制御手段をさらに備え、テスト制御手段は、外部からの
指示をうけ、第１のメモリセルと第２のメモリセルとに
一括して同じデータを読み書きするテスト動作の制御を
する。
【００４７】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、テスト制御手
段は、テスト動作にて読出された第１のデータと第２の
データとの一致を検出し、外部に対して結果を出力する
一致検出手段を含む。
２記載の半導体記憶装置の構成に加えて、テスト制御手
段は、テスト動作にて読出された第１のデータと第２の
データとの一致を検出し、外部に対して結果を出力する
一致検出手段を含む。
【００４８】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、第１、２の正
極性入出力線と第１、第２の負極性入出力線とは、半導
体主表面上に少なくとも一部が第１の正極性入出力線、
第２の負極性入出力線、第２の正極性入出力線、第１の
負極性入出力線の順に並んで配置される。
１記載の半導体記憶装置の構成において、第１、２の正
極性入出力線と第１、第２の負極性入出力線とは、半導
体主表面上に少なくとも一部が第１の正極性入出力線、
第２の負極性入出力線、第２の正極性入出力線、第１の
負極性入出力線の順に並んで配置される。
【００４９】請求項５記載の半導体記憶装置は、請求項
４記載の半導体記憶装置の構成に加えて、第１のビット
線対は、第１のデータが第１の論理値のときは第１の電
位となり第１のデータが第２の論理値のときは第１の電
位より低い第２の電位となる第１の正極性ビット線と、
第１のデータに応じて第１の正極性ビット線に対して相
補的な電位となる第１の負極性ビット線とを含み、第２
の入出力線対は、第２のデータが第１の論理値のときは
第１の電位となり第２のデータが第２の論理値のときは
第２の電位となる第２の正極性ビット線と、第２のデー
タに応じて第２の正極性ビット線に対して相補的な電位
となる第２の負極性ビット線とを含み、第１、２の正極
性ビット線と第１、第２の負極性ビット線とは、半導体
主表面上に第１の正極性入出力線、第１の負極性入出力
線、第２の正極性入出力線、第２の負極性入出力線の順
に並んで配置され、第１のメモリセルへのデータ授受に
応じて第１の正極性入出力線と第１の正極性ビット線と
を接続する第１のトランジスタと、第１のメモリセルへ
のデータ授受に応じて第１の負極性入出力線と第１の負
極性ビット線とを接続する第２のトランジスタと、第２
のメモリセルへのデータ授受に応じて第２の正極性入出
力線と第２の正極性ビット線とを接続する第３のトラン
ジスタと、第２のメモリセルへのデータ授受に応じて第
２の負極性入出力線と第２の負極性ビット線とを接続す
る第４のトランジスタとをさらに備え、第１のトランジ
スタは、第１の正極性入出力線の下部から第２の負極性
入出力線の下部にわたる領域に設けられ、第２のトラン
ジスタは、第２の正極性入出力線の下部から第１の負極
性入出力線の下部にわたる領域に設けられ、第３のトラ
ンジスタは、第２の正極性入出力線の下部から第１の負
極性入出力線の下部にわたる領域に設けられ、第４のト
ランジスタは、第１の正極性入出力線の下部から第２の
負極性入出力線の下部にわたる領域に設けられる。
４記載の半導体記憶装置の構成に加えて、第１のビット
線対は、第１のデータが第１の論理値のときは第１の電
位となり第１のデータが第２の論理値のときは第１の電
位より低い第２の電位となる第１の正極性ビット線と、
第１のデータに応じて第１の正極性ビット線に対して相
補的な電位となる第１の負極性ビット線とを含み、第２
の入出力線対は、第２のデータが第１の論理値のときは
第１の電位となり第２のデータが第２の論理値のときは
第２の電位となる第２の正極性ビット線と、第２のデー
タに応じて第２の正極性ビット線に対して相補的な電位
となる第２の負極性ビット線とを含み、第１、２の正極
性ビット線と第１、第２の負極性ビット線とは、半導体
主表面上に第１の正極性入出力線、第１の負極性入出力
線、第２の正極性入出力線、第２の負極性入出力線の順
に並んで配置され、第１のメモリセルへのデータ授受に
応じて第１の正極性入出力線と第１の正極性ビット線と
を接続する第１のトランジスタと、第１のメモリセルへ
のデータ授受に応じて第１の負極性入出力線と第１の負
極性ビット線とを接続する第２のトランジスタと、第２
のメモリセルへのデータ授受に応じて第２の正極性入出
力線と第２の正極性ビット線とを接続する第３のトラン
ジスタと、第２のメモリセルへのデータ授受に応じて第
２の負極性入出力線と第２の負極性ビット線とを接続す
る第４のトランジスタとをさらに備え、第１のトランジ
スタは、第１の正極性入出力線の下部から第２の負極性
入出力線の下部にわたる領域に設けられ、第２のトラン
ジスタは、第２の正極性入出力線の下部から第１の負極
性入出力線の下部にわたる領域に設けられ、第３のトラ
ンジスタは、第２の正極性入出力線の下部から第１の負
極性入出力線の下部にわたる領域に設けられ、第４のト
ランジスタは、第１の正極性入出力線の下部から第２の
負極性入出力線の下部にわたる領域に設けられる。
【００５０】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成において、第１、２の正
極性入出力線と第１、第２の負極性入出力線とは、半導
体主表面上に少なくとも一部が第２の正極性入出力線、
第１の負極性入出力線、第１の正極性入出力線、第２の
負極性入出力線の順に並んで配置される。
１記載の半導体記憶装置の構成において、第１、２の正
極性入出力線と第１、第２の負極性入出力線とは、半導
体主表面上に少なくとも一部が第２の正極性入出力線、
第１の負極性入出力線、第１の正極性入出力線、第２の
負極性入出力線の順に並んで配置される。
【００５１】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、第１のビット
線対は、第１のデータが第１の論理値のときは第１の電
位となり第１のデータが第２の論理値のときは第１の電
位より低い第２の電位となる第１の正極性ビット線と、
第１のデータに応じて第１の正極性ビット線に対して相
補的な電位となる第１の負極性ビット線とを含み、第２
の入出力線対は、第２のデータが第１の論理値のときは
第１の電位となり第２のデータが第２の論理値のときは
第２の電位となる第２の正極性ビット線と、第２のデー
タに応じて第２の正極性ビット線に対して相補的な電位
となる第２の負極性ビット線とを含み、第１、２の正極
性ビット線と第１、第２の負極性ビット線とは、半導体
主表面上に第１の正極性入出力線、第１の負極性入出力
線、第２の正極性入出力線、第２の負極性入出力線の順
に並んで配置され、第１のメモリセルへのデータ授受に
応じて第１の正極性入出力線と第１の正極性ビット線と
を接続する第１のトランジスタと、第１のメモリセルへ
のデータ授受に応じて第１の負極性入出力線と第１の負
極性ビット線とを接続する第２のトランジスタと、第２
のメモリセルへのデータ授受に応じて第２の正極性入出
力線と第２の正極性ビット線とを接続する第３のトラン
ジスタと、第２のメモリセルへのデータ授受に応じて第
２の負極性入出力線と第２の負極性ビット線とを接続す
る第４のトランジスタとをさらに備え、第１のトランジ
スタは、第１の正極性入出力線の下部から第２の負極性
入出力線の下部にわたる領域に設けられ、第２のトラン
ジスタは、第２の正極性入出力線の下部から第１の負極
性入出力線の下部にわたる領域に設けられ、第３のトラ
ンジスタは、第２の正極性入出力線の下部から第１の負
極性入出力線の下部にわたる領域に設けられ、第４のト
ランジスタは、第１の正極性入出力線の下部から第２の
負極性入出力線の下部にわたる領域に設けられる。
６記載の半導体記憶装置の構成に加えて、第１のビット
線対は、第１のデータが第１の論理値のときは第１の電
位となり第１のデータが第２の論理値のときは第１の電
位より低い第２の電位となる第１の正極性ビット線と、
第１のデータに応じて第１の正極性ビット線に対して相
補的な電位となる第１の負極性ビット線とを含み、第２
の入出力線対は、第２のデータが第１の論理値のときは
第１の電位となり第２のデータが第２の論理値のときは
第２の電位となる第２の正極性ビット線と、第２のデー
タに応じて第２の正極性ビット線に対して相補的な電位
となる第２の負極性ビット線とを含み、第１、２の正極
性ビット線と第１、第２の負極性ビット線とは、半導体
主表面上に第１の正極性入出力線、第１の負極性入出力
線、第２の正極性入出力線、第２の負極性入出力線の順
に並んで配置され、第１のメモリセルへのデータ授受に
応じて第１の正極性入出力線と第１の正極性ビット線と
を接続する第１のトランジスタと、第１のメモリセルへ
のデータ授受に応じて第１の負極性入出力線と第１の負
極性ビット線とを接続する第２のトランジスタと、第２
のメモリセルへのデータ授受に応じて第２の正極性入出
力線と第２の正極性ビット線とを接続する第３のトラン
ジスタと、第２のメモリセルへのデータ授受に応じて第
２の負極性入出力線と第２の負極性ビット線とを接続す
る第４のトランジスタとをさらに備え、第１のトランジ
スタは、第１の正極性入出力線の下部から第２の負極性
入出力線の下部にわたる領域に設けられ、第２のトラン
ジスタは、第２の正極性入出力線の下部から第１の負極
性入出力線の下部にわたる領域に設けられ、第３のトラ
ンジスタは、第２の正極性入出力線の下部から第１の負
極性入出力線の下部にわたる領域に設けられ、第４のト
ランジスタは、第１の正極性入出力線の下部から第２の
負極性入出力線の下部にわたる領域に設けられる。
【００５２】
【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
【００５３】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
【００５４】図１を参照して、半導体記憶装置１は、制
御信号入力端子２〜６と、アドレス入力端子群８と、デ
ータ信号を入力する入力端子Ｄｉｎと、データ信号を出
力する出力端子Ｄｏｕｔと、接地端子１２と、電源端子
１０とを備える。
御信号入力端子２〜６と、アドレス入力端子群８と、デ
ータ信号を入力する入力端子Ｄｉｎと、データ信号を出
力する出力端子Ｄｏｕｔと、接地端子１２と、電源端子
１０とを備える。
【００５５】半導体記憶装置１は、さらに、クロック発
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
生回路２２と、行および列アドレスバッファ２４と、行
デコーダ２６と、列デコーダ２８と、センスアンプ＋入
出力制御回路３０と、メモリセルアレイ３２と、ゲート
回路１８と、データ入力バッファ２０およびデータ出力
バッファ３４とを備える。
【００５６】クロック発生回路２２は、制御信号入力端
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。
子２、４を介して外部から与えられる外部行アドレスス
トローブ信号Ｅｘｔ．／ＲＡＳと外部列アドレスストロ
ーブ信号Ｅｘｔ．／ＣＡＳとに基づいた所定の動作モー
ドに相当する制御クロックを発生し、半導体記憶装置全
体の動作を制御する。
【００５７】行および列アドレスバッファ２４は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列データ２８に与える。
から与えられるアドレス信号Ａ０〜Ａｉ（ｉは自然数）
に基づいて生成したアドレス信号を行デコーダ２６およ
び列データ２８に与える。
【００５８】行デコーダ２６と列デコーダ２８とによっ
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンププラス入出力制御回路３０とデータ入力バ
ッファ２０またはデータ出力バッファ２２とを介して入
力端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデ
ータをやりとりする。
て指定されたメモリセルアレイ３２中のメモリセルは、
センスアンププラス入出力制御回路３０とデータ入力バ
ッファ２０またはデータ出力バッファ２２とを介して入
力端子Ｄｉｎまたは出力端子Ｄｏｕｔを通じて外部とデ
ータをやりとりする。
【００５９】図２は、半導体記憶装置１の主要部の構成
を示す概略ブロック図である。図２の概略ブロック図は
説明を簡単にするため、データのビット幅を１ビットと
し、アドレス幅を行アドレス、列アドレス共に４ビット
としてあるが、実際にはデータのビット幅およびアドレ
スのビット幅は必要に応じて増減される。
を示す概略ブロック図である。図２の概略ブロック図は
説明を簡単にするため、データのビット幅を１ビットと
し、アドレス幅を行アドレス、列アドレス共に４ビット
としてあるが、実際にはデータのビット幅およびアドレ
スのビット幅は必要に応じて増減される。
【００６０】図２を参照して、半導体記憶装置１は外部
から与えられた列アドレス信号ＣＡ０〜ＣＡ２に応じて
発生する内部アドレス信号ＣＡＤ［０］〜ＣＡＤ
［２］、／ＣＡＤ［０］〜／ＣＡＤ［２］を受けて、列
選択線ＣＳＬ０〜ＣＳＬ７のうちいずれか１つを活性化
する列メインデコーダ４２と、外部から与えられた行ア
ドレス信号ＲＡ０〜ＲＡ３に応じて発生する内部アドレ
ス信号ＲＡＤ［０］〜ＲＡＤ［３］、／ＲＡＤ［０］〜
／ＲＡＤ［３］を受けて１６本の列選択線ＷＬ０〜ＷＬ
１５のうちいずれか１つを活性化する行メインデコーダ
５０、５２とを備える。
から与えられた列アドレス信号ＣＡ０〜ＣＡ２に応じて
発生する内部アドレス信号ＣＡＤ［０］〜ＣＡＤ
［２］、／ＣＡＤ［０］〜／ＣＡＤ［２］を受けて、列
選択線ＣＳＬ０〜ＣＳＬ７のうちいずれか１つを活性化
する列メインデコーダ４２と、外部から与えられた行ア
ドレス信号ＲＡ０〜ＲＡ３に応じて発生する内部アドレ
ス信号ＲＡＤ［０］〜ＲＡＤ［３］、／ＲＡＤ［０］〜
／ＲＡＤ［３］を受けて１６本の列選択線ＷＬ０〜ＷＬ
１５のうちいずれか１つを活性化する行メインデコーダ
５０、５２とを備える。
【００６１】半導体記憶装置１はさらに、列選択線ＷＬ
０〜ＷＬ７によって活性化されるマトリックス状に配置
されたメモリセルを含むメモリセルアレイ４４と、列選
択線ＷＬ８〜ＷＬ１５によって活性化されるマトリック
ス状に配置されたメモリセルを含むメモリセルアレイ４
８とを含む。
０〜ＷＬ７によって活性化されるマトリックス状に配置
されたメモリセルを含むメモリセルアレイ４４と、列選
択線ＷＬ８〜ＷＬ１５によって活性化されるマトリック
ス状に配置されたメモリセルを含むメモリセルアレイ４
８とを含む。
【００６２】半導体記憶装置１はさらに、活性化された
ワード線ＷＬ０〜ＷＬ１５のいずれかに対応するメモリ
セルアレイ中のメモリセルのデータの増幅を行ない、列
選択線ＣＳＬ０〜ＣＳＬ７のいずれかの活性化に応じて
選択されたメモリセルのデータをＩ／Ｏ線ＩＯＡ、／Ｉ
ＯＡ、ＩＯＢ、／ＩＯＢと接続するＩ／Ｏゲートおよび
センスアンプ部４６と、データ出力信号を出力端子Ｄｏ
ｕｔに出力するデータ出力バッファ７６と、外部から入
力端子Ｄｉｎに与えられたデータを受けるデータバッフ
ァ６１と、テストモード信号ＴＥに応じてＩ／Ｏ線ＩＯ
Ａ、／ＩＯＡ、ＩＯＢ、／ＩＯＢとデータ入力バッファ
６１およびデータ出力バッファ７６との間のデータ授受
を制御するテスト制御部５３とを含む。
ワード線ＷＬ０〜ＷＬ１５のいずれかに対応するメモリ
セルアレイ中のメモリセルのデータの増幅を行ない、列
選択線ＣＳＬ０〜ＣＳＬ７のいずれかの活性化に応じて
選択されたメモリセルのデータをＩ／Ｏ線ＩＯＡ、／Ｉ
ＯＡ、ＩＯＢ、／ＩＯＢと接続するＩ／Ｏゲートおよび
センスアンプ部４６と、データ出力信号を出力端子Ｄｏ
ｕｔに出力するデータ出力バッファ７６と、外部から入
力端子Ｄｉｎに与えられたデータを受けるデータバッフ
ァ６１と、テストモード信号ＴＥに応じてＩ／Ｏ線ＩＯ
Ａ、／ＩＯＡ、ＩＯＢ、／ＩＯＢとデータ入力バッファ
６１およびデータ出力バッファ７６との間のデータ授受
を制御するテスト制御部５３とを含む。
【００６３】テスト制御部５３は、Ｉ／Ｏ線ＩＯＡ、／
ＩＯＡがそれぞれプラス入力ノード、マイナス入力ノー
ドに接続された差動増幅器８０と、Ｉ／Ｏ線ＩＯＢ、／
ＩＯＢがそれぞれプラス入力ノード、マイナス入力ノー
ドに接続された差動増幅器７８と、差動増幅器７８、８
０の出力を受けるＥＸＮＯＲ回路８２と、内部アドレス
信号ＣＡＤ［３］によって活性化され、Ｉ／Ｏ線ＩＯ
Ａ、／ＩＯＡとＩ／Ｏ線ＩＯ、／ＩＯとをそれぞれ電気
的に接続するＩ／Ｏ線分離ゲート６８、６６と、内部ア
ドレス信号／ＣＡＤ［３］によって活性化され、Ｉ／Ｏ
線ＩＯＢ、／ＩＯＢとＩ／Ｏ線ＩＯ、／ＩＯとをそれぞ
れ電気的に接続するＩ／Ｏ線分離ゲート６４、６２と、
Ｉ／Ｏ線ＩＯ、／ＩＯがそれぞれプラス入力ノード、マ
イナス入力ノードに接続された差動増幅器７０と、テス
トモード信号ＴＥによって活性化され、ＥＸＮＯＲ回路
８２の出力をバッファ７６の入力ノードに電気的に接続
する出力線分離ゲート８４と、テストモード信号ＴＥを
受けて反転するインバータ７４と、インバータ７４の出
力信号によって活性化され、差動アンプ７０の出力とバ
ッファ７６の入力ノードとを電気的に接続する出力線分
離ゲート７２とを含む。
ＩＯＡがそれぞれプラス入力ノード、マイナス入力ノー
ドに接続された差動増幅器８０と、Ｉ／Ｏ線ＩＯＢ、／
ＩＯＢがそれぞれプラス入力ノード、マイナス入力ノー
ドに接続された差動増幅器７８と、差動増幅器７８、８
０の出力を受けるＥＸＮＯＲ回路８２と、内部アドレス
信号ＣＡＤ［３］によって活性化され、Ｉ／Ｏ線ＩＯ
Ａ、／ＩＯＡとＩ／Ｏ線ＩＯ、／ＩＯとをそれぞれ電気
的に接続するＩ／Ｏ線分離ゲート６８、６６と、内部ア
ドレス信号／ＣＡＤ［３］によって活性化され、Ｉ／Ｏ
線ＩＯＢ、／ＩＯＢとＩ／Ｏ線ＩＯ、／ＩＯとをそれぞ
れ電気的に接続するＩ／Ｏ線分離ゲート６４、６２と、
Ｉ／Ｏ線ＩＯ、／ＩＯがそれぞれプラス入力ノード、マ
イナス入力ノードに接続された差動増幅器７０と、テス
トモード信号ＴＥによって活性化され、ＥＸＮＯＲ回路
８２の出力をバッファ７６の入力ノードに電気的に接続
する出力線分離ゲート８４と、テストモード信号ＴＥを
受けて反転するインバータ７４と、インバータ７４の出
力信号によって活性化され、差動アンプ７０の出力とバ
ッファ７６の入力ノードとを電気的に接続する出力線分
離ゲート７２とを含む。
【００６４】データ入力バッファ６１は、外部から入力
端子Ｄｉｎに与えられた信号を受けて反転するインバー
タ５４と、外部からの書込信号に応じて生成される書込
制御信号ＷＤＥを受けて反転するインバータ５６と、書
込制御信号ＷＤＥによって活性化され、入力端子Ｄｉｎ
に与えられた信号を反転し、Ｉ／Ｏ線／ＩＯに出力する
クロックドインバータ５８と、書込制御信号ＷＤＥによ
って活性化され、インバータ５４の出力信号を反転し、
Ｉ／Ｏ線ＩＯに出力するクロックドインバータ６０とを
含む。
端子Ｄｉｎに与えられた信号を受けて反転するインバー
タ５４と、外部からの書込信号に応じて生成される書込
制御信号ＷＤＥを受けて反転するインバータ５６と、書
込制御信号ＷＤＥによって活性化され、入力端子Ｄｉｎ
に与えられた信号を反転し、Ｉ／Ｏ線／ＩＯに出力する
クロックドインバータ５８と、書込制御信号ＷＤＥによ
って活性化され、インバータ５４の出力信号を反転し、
Ｉ／Ｏ線ＩＯに出力するクロックドインバータ６０とを
含む。
【００６５】図３は、図１に示した行デコーダ２６の詳
細を示す回路図である。図３を参照して、行デコーダ２
６は、行プリデコーダ９２と、行メインデコーダ５０、
５２とを含む。
細を示す回路図である。図３を参照して、行デコーダ２
６は、行プリデコーダ９２と、行メインデコーダ５０、
５２とを含む。
【００６６】行プリデコーダ９２は、図１の行および列
アドレスバッファ２４から与えられる行アドレスＲＡ
［０］、ＲＡ［１］、ＲＡ［２］、ＲＡ［３］をそれぞ
れ受けて反転するインバータ９４、１０４、１１４、１
２４と、インバータ９４の出力とイネーブル信号ＲＡＤ
Ｅとを受けるＮＡＮＤ回路９６と、ＮＡＮＤ回路９６の
出力を受けて反転し内部アドレス信号／ＲＡＤ［０］を
出力するインバータ９８と、アドレス信号ＲＡ［０］と
イネーブル信号ＲＡＤＥとを受けるＮＡＮＤ回路１００
と、ＮＡＮＤ回路１００の出力を受けて反転し内部アド
レス信号ＲＡＤ［０］を出力するインバータ１０２と、
インバータ１０４の出力とイネーブル信号ＲＡＤＥとを
受けるＮＡＮＤ回路１０６と、ＮＡＮＤ回路１０６の出
力を受けて反転し内部アドレス信号／ＲＡＤ［１］を出
力するインバータ１０８と、アドレス信号ＲＡ［１］と
イネーブル信号ＲＡＤＥとを受けるＮＡＮＤ回路１１０
と、ＮＡＮＤ回路１１０の出力を受けて反転し内部アド
レス信号ＲＡＤ［１］を出力するインバータ１１２とを
含む。行プリデコーダ９２は、さらに、インバータ１１
４の出力とイネーブル信号ＲＡＤＥとを受けるＮＡＮＤ
回路１１６と、ＮＡＮＤ回路１１６の出力を受けて反転
し内部アドレス信号／ＲＡＤ［２］を出力するインバー
タ１１８と、アドレス信号ＲＡ［２］とイネーブル信号
ＲＡＤＥとを受けるＮＡＮＤ回路１２０と、ＮＡＮＤ回
路１２０の出力を受けて反転し内部アドレス信号ＲＡＤ
［２］を出力するインバータ１２２と、インバータ１２
４の出力とイネーブル信号ＲＡＤＥとを受けるＮＡＮＤ
回路１２６と、ＮＡＮＤ回路１２６の出力を受けて反転
し内部アドレス信号／ＲＡＤ［３］を出力するインバー
タ１２８と、アドレス信号ＲＡ［３］とイネーブル信号
ＲＡＤＥとを受けるＮＡＮＤ回路１３０と、ＮＡＮＤ回
路１３０の出力を受けて反転し内部アドレス信号ＲＡＤ
［３］を出力するインバータ１３２とを含む。
アドレスバッファ２４から与えられる行アドレスＲＡ
［０］、ＲＡ［１］、ＲＡ［２］、ＲＡ［３］をそれぞ
れ受けて反転するインバータ９４、１０４、１１４、１
２４と、インバータ９４の出力とイネーブル信号ＲＡＤ
Ｅとを受けるＮＡＮＤ回路９６と、ＮＡＮＤ回路９６の
出力を受けて反転し内部アドレス信号／ＲＡＤ［０］を
出力するインバータ９８と、アドレス信号ＲＡ［０］と
イネーブル信号ＲＡＤＥとを受けるＮＡＮＤ回路１００
と、ＮＡＮＤ回路１００の出力を受けて反転し内部アド
レス信号ＲＡＤ［０］を出力するインバータ１０２と、
インバータ１０４の出力とイネーブル信号ＲＡＤＥとを
受けるＮＡＮＤ回路１０６と、ＮＡＮＤ回路１０６の出
力を受けて反転し内部アドレス信号／ＲＡＤ［１］を出
力するインバータ１０８と、アドレス信号ＲＡ［１］と
イネーブル信号ＲＡＤＥとを受けるＮＡＮＤ回路１１０
と、ＮＡＮＤ回路１１０の出力を受けて反転し内部アド
レス信号ＲＡＤ［１］を出力するインバータ１１２とを
含む。行プリデコーダ９２は、さらに、インバータ１１
４の出力とイネーブル信号ＲＡＤＥとを受けるＮＡＮＤ
回路１１６と、ＮＡＮＤ回路１１６の出力を受けて反転
し内部アドレス信号／ＲＡＤ［２］を出力するインバー
タ１１８と、アドレス信号ＲＡ［２］とイネーブル信号
ＲＡＤＥとを受けるＮＡＮＤ回路１２０と、ＮＡＮＤ回
路１２０の出力を受けて反転し内部アドレス信号ＲＡＤ
［２］を出力するインバータ１２２と、インバータ１２
４の出力とイネーブル信号ＲＡＤＥとを受けるＮＡＮＤ
回路１２６と、ＮＡＮＤ回路１２６の出力を受けて反転
し内部アドレス信号／ＲＡＤ［３］を出力するインバー
タ１２８と、アドレス信号ＲＡ［３］とイネーブル信号
ＲＡＤＥとを受けるＮＡＮＤ回路１３０と、ＮＡＮＤ回
路１３０の出力を受けて反転し内部アドレス信号ＲＡＤ
［３］を出力するインバータ１３２とを含む。
【００６７】行メインデコーダ５０は、内部アドレス信
号／ＲＡＤ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、
／ＲＡＤ［３］を受ける４ＮＡＮＤ回路１３４と、４Ｎ
ＡＮＤ回路１３４の出力を受けて反転しワード線ＷＬ０
上に出力するインバータ１３６と、内部アドレス信号Ｒ
ＡＤ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、／ＲＡ
Ｄ［３］を受ける４ＮＡＮＤ回路１３８と、４ＮＡＮＤ
回路１３８の出力を受けて反転しワード線ＷＬ１上に出
力するインバータ１４０と、内部アドレス信号ＲＡＤ
［０］、ＲＡＤ［１］、ＲＡＤ［２］、／ＲＡＤ［３］
を受ける４ＮＡＮＤ回路１４２と、４ＮＡＮＤ回路１４
２の出力を受けて反転しワード線ＷＬ７上に出力するイ
ンバータ１４４とを含む。
号／ＲＡＤ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、
／ＲＡＤ［３］を受ける４ＮＡＮＤ回路１３４と、４Ｎ
ＡＮＤ回路１３４の出力を受けて反転しワード線ＷＬ０
上に出力するインバータ１３６と、内部アドレス信号Ｒ
ＡＤ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、／ＲＡ
Ｄ［３］を受ける４ＮＡＮＤ回路１３８と、４ＮＡＮＤ
回路１３８の出力を受けて反転しワード線ＷＬ１上に出
力するインバータ１４０と、内部アドレス信号ＲＡＤ
［０］、ＲＡＤ［１］、ＲＡＤ［２］、／ＲＡＤ［３］
を受ける４ＮＡＮＤ回路１４２と、４ＮＡＮＤ回路１４
２の出力を受けて反転しワード線ＷＬ７上に出力するイ
ンバータ１４４とを含む。
【００６８】行メインデコーダ５０は、さらに、図示は
しないがワード線ＷＬ２〜ＷＬ６に対応する内部アドレ
スを受ける４ＮＡＮＤ回路とその４ＮＡＮＤ回路の出力
を反転しワード線に出力するインバータを含む。
しないがワード線ＷＬ２〜ＷＬ６に対応する内部アドレ
スを受ける４ＮＡＮＤ回路とその４ＮＡＮＤ回路の出力
を反転しワード線に出力するインバータを含む。
【００６９】行メインデコーダ５２は、内部アドレス信
号／ＲＡＤ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、
ＲＡＤ［３］を受ける４ＮＡＮＤ回路１４６と、４ＮＡ
ＮＤ回路１４６の出力を受けて反転しワード線ＷＬ８上
に出力するインバータ１４８と、内部アドレス信号ＲＡ
Ｄ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、ＲＡＤ
［３］を受ける４ＮＡＮＤ回路１５０と、４ＮＡＮＤ回
路１５０の出力を受けて反転しワード線ＷＬ９上に出力
するインバータ１５２と、内部アドレス信号ＲＡＤ
［０］、ＲＡＤ［１］、ＲＡＤ［２］、ＲＡＤ［３］を
受ける４ＮＡＮＤ回路１５４と、４ＮＡＮＤ回路１５４
の出力を受けて反転しワード線ＷＬ１５上に出力するイ
ンバータ１５６とを含む。
号／ＲＡＤ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、
ＲＡＤ［３］を受ける４ＮＡＮＤ回路１４６と、４ＮＡ
ＮＤ回路１４６の出力を受けて反転しワード線ＷＬ８上
に出力するインバータ１４８と、内部アドレス信号ＲＡ
Ｄ［０］、／ＲＡＤ［１］、／ＲＡＤ［２］、ＲＡＤ
［３］を受ける４ＮＡＮＤ回路１５０と、４ＮＡＮＤ回
路１５０の出力を受けて反転しワード線ＷＬ９上に出力
するインバータ１５２と、内部アドレス信号ＲＡＤ
［０］、ＲＡＤ［１］、ＲＡＤ［２］、ＲＡＤ［３］を
受ける４ＮＡＮＤ回路１５４と、４ＮＡＮＤ回路１５４
の出力を受けて反転しワード線ＷＬ１５上に出力するイ
ンバータ１５６とを含む。
【００７０】行メインデコーダ５２は、さらに、図示は
しないがワード線ＷＬ１０〜ＷＬ１４に対応する内部ア
ドレスをそれぞれ受ける４ＮＡＮＤ回路と、その４ＮＡ
ＮＤ回路の出力をそれぞれ受けて反転しワード線上に出
力するインバータを含む。
しないがワード線ＷＬ１０〜ＷＬ１４に対応する内部ア
ドレスをそれぞれ受ける４ＮＡＮＤ回路と、その４ＮＡ
ＮＤ回路の出力をそれぞれ受けて反転しワード線上に出
力するインバータを含む。
【００７１】図４は、図１に示した列デコーダ２８の詳
細を示す回路図である。図４を参照して、列デコーダ２
８は列プリデコーダ１６２と、列メインデコーダ４２と
を含む。
細を示す回路図である。図４を参照して、列デコーダ２
８は列プリデコーダ１６２と、列メインデコーダ４２と
を含む。
【００７２】列プリデコーダ１６２は、図１に示した行
および列アドレスバッファ２４から列アドレスＣＡ
［０］、ＣＡ［１］、ＣＡ［２］、ＣＡ［３］をそれぞ
れ受けて反転するインバータ１６４、１７４、１８４、
１９４と、インバータ１６４の出力とイネーブル信号Ｃ
ＡＤＥを受けるＮＡＮＤ回路１６６と、ＮＡＮＤ回路１
６６の出力を受けて反転し内部アドレス／ＣＡＤ［０］
を出力するインバータ１６８と、列アドレスＣＡ［０］
とイネーブル信号ＣＡＤＥとを受けるＮＡＮＤ回路１７
０と、ＮＡＮＤ回路１７０の出力を受けて反転し内部ア
ドレス信号ＣＡＤ［０］を出力するインバータ１７２と
を含む。
および列アドレスバッファ２４から列アドレスＣＡ
［０］、ＣＡ［１］、ＣＡ［２］、ＣＡ［３］をそれぞ
れ受けて反転するインバータ１６４、１７４、１８４、
１９４と、インバータ１６４の出力とイネーブル信号Ｃ
ＡＤＥを受けるＮＡＮＤ回路１６６と、ＮＡＮＤ回路１
６６の出力を受けて反転し内部アドレス／ＣＡＤ［０］
を出力するインバータ１６８と、列アドレスＣＡ［０］
とイネーブル信号ＣＡＤＥとを受けるＮＡＮＤ回路１７
０と、ＮＡＮＤ回路１７０の出力を受けて反転し内部ア
ドレス信号ＣＡＤ［０］を出力するインバータ１７２と
を含む。
【００７３】列プリデコーダ１６２は、さらに、インバ
ータ１７４の出力とイネーブル信号ＣＡＤＥとを受ける
ＮＡＮＤ回路１７６と、ＮＡＮＤ回路１７６の出力を受
けて反転し内部アドレス信号／ＣＡＤ［１］を出力する
インバータ１７８と、列アドレスＣＡ［１］とイネーブ
ル信号ＣＡＤＥとを受けるＮＡＮＤ回路１８０と、ＮＡ
ＮＤ回路１８０の出力を受けて反転し内部アドレス信号
ＣＡＤ［１］を出力するインバータ１８２と、インバー
タ１８４の出力とイネーブル信号ＣＡＤＥとを受けるＮ
ＡＮＤ回路１８６と、ＮＡＮＤ回路１８６の出力を受け
て反転し内部アドレス信号／ＣＡＤ［２］を出力するイ
ンバータ１８８と、列アドレスＣＡ［２］とイネーブル
信号ＣＡＤＥとを受けるＮＡＮＤ回路１９０と、ＮＡＮ
Ｄ回路１９０の出力を受けて反転し内部アドレスＣＡＤ
［２］を出力するインバータ１９２とを含む。
ータ１７４の出力とイネーブル信号ＣＡＤＥとを受ける
ＮＡＮＤ回路１７６と、ＮＡＮＤ回路１７６の出力を受
けて反転し内部アドレス信号／ＣＡＤ［１］を出力する
インバータ１７８と、列アドレスＣＡ［１］とイネーブ
ル信号ＣＡＤＥとを受けるＮＡＮＤ回路１８０と、ＮＡ
ＮＤ回路１８０の出力を受けて反転し内部アドレス信号
ＣＡＤ［１］を出力するインバータ１８２と、インバー
タ１８４の出力とイネーブル信号ＣＡＤＥとを受けるＮ
ＡＮＤ回路１８６と、ＮＡＮＤ回路１８６の出力を受け
て反転し内部アドレス信号／ＣＡＤ［２］を出力するイ
ンバータ１８８と、列アドレスＣＡ［２］とイネーブル
信号ＣＡＤＥとを受けるＮＡＮＤ回路１９０と、ＮＡＮ
Ｄ回路１９０の出力を受けて反転し内部アドレスＣＡＤ
［２］を出力するインバータ１９２とを含む。
【００７４】列プリデコーダ１６２は、さらに、テスト
モード信号ＴＥとインバータ１９４の出力信号との論理
和をとりその結果とイネーブル信号ＣＡＤＥのＮＡＮＤ
論理を出力する複合ゲート１９６と、複合ゲート１９６
の出力を受けて反転し内部アドレス信号／ＣＡＤ［３］
を出力するインバータ１９８と、テストモード信号ＴＥ
と列アドレス信号ＣＡ［３］との論理和をとりその結果
とイネーブル信号ＣＡＤＥのＮＡＮＤ論理を出力する複
合ゲート２００と、複合ゲート２００の出力を受けて反
転し内部アドレス信号ＣＡＤ［３］を出力するインバー
タ２０２とを含む。
モード信号ＴＥとインバータ１９４の出力信号との論理
和をとりその結果とイネーブル信号ＣＡＤＥのＮＡＮＤ
論理を出力する複合ゲート１９６と、複合ゲート１９６
の出力を受けて反転し内部アドレス信号／ＣＡＤ［３］
を出力するインバータ１９８と、テストモード信号ＴＥ
と列アドレス信号ＣＡ［３］との論理和をとりその結果
とイネーブル信号ＣＡＤＥのＮＡＮＤ論理を出力する複
合ゲート２００と、複合ゲート２００の出力を受けて反
転し内部アドレス信号ＣＡＤ［３］を出力するインバー
タ２０２とを含む。
【００７５】列メインデコーダ４２は、内部アドレス信
号／ＣＡＤ［０］、／ＣＡＤ［１］、／ＣＡＤ［２］を
受ける３ＮＡＮＤ回路２０４と、３ＮＡＮＤ回路２０４
の出力を受けて反転し列選択線ＣＳＬ０上に出力するイ
ンバータ２０６と、内部アドレス信号ＣＡＤ［０］、／
ＣＡＤ［１］、／ＣＡＤ［２］を受ける３ＮＡＮＤ回路
２０８と、３ＮＡＮＤ回路２０８の出力を受けて反転し
列選択線ＣＳＬ１上に出力するインバータ２１０と、内
部アドレス信号／ＣＡＤ［０］、ＣＡＤ［１］、／ＣＡ
Ｄ［２］を受ける３ＮＡＮＤ回路２１２と、３ＮＡＮＤ
回路２１２の出力を受けて反転し列選択線ＣＳＬ２上に
出力するインバータ２１４と、内部アドレス信号ＣＡＤ
［０］、ＣＡＤ［１］、ＣＡＤ［２］を受ける３ＮＡＮ
Ｄ回路２１６と、３ＮＡＮＤ回路２１６の出力を受けて
反転し列選択線ＣＳＬ７上に出力するインバータ２１８
とを含む。
号／ＣＡＤ［０］、／ＣＡＤ［１］、／ＣＡＤ［２］を
受ける３ＮＡＮＤ回路２０４と、３ＮＡＮＤ回路２０４
の出力を受けて反転し列選択線ＣＳＬ０上に出力するイ
ンバータ２０６と、内部アドレス信号ＣＡＤ［０］、／
ＣＡＤ［１］、／ＣＡＤ［２］を受ける３ＮＡＮＤ回路
２０８と、３ＮＡＮＤ回路２０８の出力を受けて反転し
列選択線ＣＳＬ１上に出力するインバータ２１０と、内
部アドレス信号／ＣＡＤ［０］、ＣＡＤ［１］、／ＣＡ
Ｄ［２］を受ける３ＮＡＮＤ回路２１２と、３ＮＡＮＤ
回路２１２の出力を受けて反転し列選択線ＣＳＬ２上に
出力するインバータ２１４と、内部アドレス信号ＣＡＤ
［０］、ＣＡＤ［１］、ＣＡＤ［２］を受ける３ＮＡＮ
Ｄ回路２１６と、３ＮＡＮＤ回路２１６の出力を受けて
反転し列選択線ＣＳＬ７上に出力するインバータ２１８
とを含む。
【００７６】列メインデコーダ４２はさらに、図示はし
ないが、列選択線ＣＳＬ３〜ＣＳＬ６に相当する内部ア
ドレスを受ける３ＮＡＮＤ回路とその３ＮＡＮＤ回路の
出力を受けて反転し対応する列選択線上に出力するイン
バータを含む。
ないが、列選択線ＣＳＬ３〜ＣＳＬ６に相当する内部ア
ドレスを受ける３ＮＡＮＤ回路とその３ＮＡＮＤ回路の
出力を受けて反転し対応する列選択線上に出力するイン
バータを含む。
【００７７】次に、従来の半導体記憶装置で問題となっ
たマルチビットテスト時のＩ／Ｏ線の短絡故障を検出す
るために、Ｉ／Ｏ線の配置を検討した第１の例を考え
る。
たマルチビットテスト時のＩ／Ｏ線の短絡故障を検出す
るために、Ｉ／Ｏ線の配置を検討した第１の例を考え
る。
【００７８】図５は、Ｉ／Ｏ線の配置を検討した第１の
例を説明するための回路図である。図５を参照して、メ
モリセルアレイ４４は、片方の電極であるストレージノ
ードにデータを蓄積し、他方の電極をセルプレートＣＰ
に接続されたキャパシタ２２４と、ワード線ＷＬ０によ
って活性化され、キャパシタ２２４のストレージノード
とビット線ＢＬＬ０とを電気的に接続するアクセストラ
ンジスタ２２２と、片方の電極であるストレージノード
にデータを蓄積し、他方の電極をセルプレートＣＰに接
続されたキャパシタ２２６と、ワード線ＷＬｎ−１によ
って活性化され、キャパシタ２２６のストレージノード
とビット線／ＢＬＬ０とを電気的に接続するアクセスト
ランジスタ２２８とを含む。
例を説明するための回路図である。図５を参照して、メ
モリセルアレイ４４は、片方の電極であるストレージノ
ードにデータを蓄積し、他方の電極をセルプレートＣＰ
に接続されたキャパシタ２２４と、ワード線ＷＬ０によ
って活性化され、キャパシタ２２４のストレージノード
とビット線ＢＬＬ０とを電気的に接続するアクセストラ
ンジスタ２２２と、片方の電極であるストレージノード
にデータを蓄積し、他方の電極をセルプレートＣＰに接
続されたキャパシタ２２６と、ワード線ＷＬｎ−１によ
って活性化され、キャパシタ２２６のストレージノード
とビット線／ＢＬＬ０とを電気的に接続するアクセスト
ランジスタ２２８とを含む。
【００７９】メモリセルアレイ４４は、さらに、片方の
電極であるストレージノードにデータを蓄積し、他方の
電極をセルプレートＣＰに接続されたキャパシタ２６４
と、ワード線ＷＬ０によって活性化され、キャパシタ２
６４のストレージノードとビット線ＢＬＬ１とを電気的
に接続するアクセストランジスタ２６２と、片方の電極
であるストレージノードにデータを蓄積し、他方の電極
をセルプレートＣＰに接続されたキャパシタ２６６と、
ワード線ＷＬｎ−１によって活性化され、キャパシタ２
６６のストレージノードとビット線／ＢＬＬ１とを電気
的に接続するアクセストランジスタ２６８とを含む。
電極であるストレージノードにデータを蓄積し、他方の
電極をセルプレートＣＰに接続されたキャパシタ２６４
と、ワード線ＷＬ０によって活性化され、キャパシタ２
６４のストレージノードとビット線ＢＬＬ１とを電気的
に接続するアクセストランジスタ２６２と、片方の電極
であるストレージノードにデータを蓄積し、他方の電極
をセルプレートＣＰに接続されたキャパシタ２６６と、
ワード線ＷＬｎ−１によって活性化され、キャパシタ２
６６のストレージノードとビット線／ＢＬＬ１とを電気
的に接続するアクセストランジスタ２６８とを含む。
【００８０】図示はしないが、ワード線ＷＬ１〜ＷＬｎ
−２にも同様にキャパシタおよびアクセストランジスタ
が接続されている。
−２にも同様にキャパシタおよびアクセストランジスタ
が接続されている。
【００８１】メモリセルアレイ４８は、片方の電極であ
るストレージノードにデータを蓄積し、他方の電極をセ
ルプレートＣＰに接続されたキャパシタ２５４と、ワー
ド線ＷＬｎによって活性化され、キャパシタ２５４のス
トレージノードとビット線ＢＬＲ０とを電気的に接続す
るアクセストランジスタ２５２と、片方の電極であるス
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ２５６と、ワード線
ＷＬ２ｎ−１によって活性化されキャパシタ２５６のス
トレージノードとビット線／ＢＬＲ０とを電気的に接続
するアクセストランジスタ２５８とを含む。
るストレージノードにデータを蓄積し、他方の電極をセ
ルプレートＣＰに接続されたキャパシタ２５４と、ワー
ド線ＷＬｎによって活性化され、キャパシタ２５４のス
トレージノードとビット線ＢＬＲ０とを電気的に接続す
るアクセストランジスタ２５２と、片方の電極であるス
トレージノードにデータを蓄積し、他方の電極をセルプ
レートＣＰに接続されたキャパシタ２５６と、ワード線
ＷＬ２ｎ−１によって活性化されキャパシタ２５６のス
トレージノードとビット線／ＢＬＲ０とを電気的に接続
するアクセストランジスタ２５８とを含む。
【００８２】メモリセルアレイ４８は、さらに、片方の
電極であるストレージノードにデータを蓄積し、他方の
電極をセルプレートＣＰに接続されたキャパシタ２９４
と、ワード線ＷＬｎによって活性化され、キャパシタ２
９４のストレージノードとビット線／ＢＬＲ１とを電気
的に接続するアクセストランジスタ２９２と、片方の電
極であるストレージノードにデータを蓄積し、他方の電
極をセルプレートＣＰに接続されたキャパシタ２９６
と、ワード線ＷＬ２ｎ−１によって活性化されキャパシ
タ２９６のストレージノードとビット線／ＢＬＲ１とを
電気的に接続するアクセストランジスタ２９８とを含
む。
電極であるストレージノードにデータを蓄積し、他方の
電極をセルプレートＣＰに接続されたキャパシタ２９４
と、ワード線ＷＬｎによって活性化され、キャパシタ２
９４のストレージノードとビット線／ＢＬＲ１とを電気
的に接続するアクセストランジスタ２９２と、片方の電
極であるストレージノードにデータを蓄積し、他方の電
極をセルプレートＣＰに接続されたキャパシタ２９６
と、ワード線ＷＬ２ｎ−１によって活性化されキャパシ
タ２９６のストレージノードとビット線／ＢＬＲ１とを
電気的に接続するアクセストランジスタ２９８とを含
む。
【００８３】図示はしないが、ワード線ＷＬｎ＋１〜Ｗ
Ｌ２ｎ−２にも同様にキャパシタおよびアクセストラン
ジスタが接続されている。
Ｌ２ｎ−２にも同様にキャパシタおよびアクセストラン
ジスタが接続されている。
【００８４】Ｉ／Ｏゲートおよびセンスアンプ３００
は、ビット線分離制御信号ＢＬＩＬによって活性化され
ビット線ＢＬＬ０とビット線ＢＬ０とを接続するビット
線分離ゲート２３０と、ビット線分離制御信号ＢＬＩＬ
によって活性化されビット線／ＢＬＬ０とビット線／Ｂ
Ｌ０とを接続するビット線分離ゲート２３２と、ビット
線分離制御信号ＢＬＩＲによって活性化され、ビット線
ＢＬＲ０とビット線ＢＬ０とを接続するビット線分離ゲ
ート２４２と、ビット線分離制御信号ＢＬＩＲによって
活性化され、ビット線／ＢＬＲ０とビット線／ＢＬ０と
を接続するビット線分離ゲート２４４と、所定のタイミ
ングに活性化されてビット線ＢＬ０とビット線／ＢＬ０
との間の電位差を増幅するセンスアンプ７３４とを含
む。
は、ビット線分離制御信号ＢＬＩＬによって活性化され
ビット線ＢＬＬ０とビット線ＢＬ０とを接続するビット
線分離ゲート２３０と、ビット線分離制御信号ＢＬＩＬ
によって活性化されビット線／ＢＬＬ０とビット線／Ｂ
Ｌ０とを接続するビット線分離ゲート２３２と、ビット
線分離制御信号ＢＬＩＲによって活性化され、ビット線
ＢＬＲ０とビット線ＢＬ０とを接続するビット線分離ゲ
ート２４２と、ビット線分離制御信号ＢＬＩＲによって
活性化され、ビット線／ＢＬＲ０とビット線／ＢＬ０と
を接続するビット線分離ゲート２４４と、所定のタイミ
ングに活性化されてビット線ＢＬ０とビット線／ＢＬ０
との間の電位差を増幅するセンスアンプ７３４とを含
む。
【００８５】以降、ビット線ＢＬ０、／ＢＬ０、ＢＬ
１、／ＢＬ１に対応して設けられるＩ／Ｏ線をそれぞれ
Ｉ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢとする。
１、／ＢＬ１に対応して設けられるＩ／Ｏ線をそれぞれ
Ｉ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢとする。
【００８６】Ｉ／Ｏゲートおよびセンスアンプ３００
は、さらに、列選択線ＣＳＬ０によって活性化されビッ
ト線ＢＬ０とＩ／Ｏ線ＩＯＡとを接続するＩ／Ｏ線分離
ゲート２３６と、列選択線ＣＳＬ０によって活性化され
ビット線／ＢＬ０とＩ／Ｏ線／ＩＯＡとを接続するＩ／
Ｏ線分離ゲート２３８と、所定のタイミングで活性化さ
れてビット線ＢＬ０とビット線／ＢＬ０とを接続し所定
の電位とするイコライザ２４０とを含む。
は、さらに、列選択線ＣＳＬ０によって活性化されビッ
ト線ＢＬ０とＩ／Ｏ線ＩＯＡとを接続するＩ／Ｏ線分離
ゲート２３６と、列選択線ＣＳＬ０によって活性化され
ビット線／ＢＬ０とＩ／Ｏ線／ＩＯＡとを接続するＩ／
Ｏ線分離ゲート２３８と、所定のタイミングで活性化さ
れてビット線ＢＬ０とビット線／ＢＬ０とを接続し所定
の電位とするイコライザ２４０とを含む。
【００８７】Ｉ／Ｏゲートおよびセンスアンプ３００
は、さらに、ビット線分離制御信号ＢＬＩＬによって活
性化されビット線ＢＬＬ１とビット線ＢＬ１とを接続す
るビット線分離ゲート２７０と、ビット線分離制御信号
ＢＬＩＬによって活性化され、ビット線／ＢＬＬ１とビ
ット線／ＢＬ１とを接続するビット線分離ゲート２７２
と、ビット線分離制御信号ＢＬＩＲによって活性化され
ビット線ＢＬＲ１とビット線ＢＬ１とを接続するビット
線分離ゲート２８２と、ビット線分離制御信号ＢＬＩＲ
によって活性化され、ビット線／ＢＬＲ１とビット線／
ＢＬ１とを接続するビット線分離ゲート２８４と、所定
のタイミングで活性化されてビット線ＢＬ１とビット線
／ＢＬ１との電位差を増幅するセンスアンプ２７４と、
列選択線ＣＳＬ０によって活性化されビット線ＢＬＲ１
とＩ／Ｏ線ＩＯＢとを接続するＩ／Ｏ線分離ゲート２７
６と、列選択線ＣＳＬ０により活性化されビット線／Ｂ
ＬＲ１とＩ／Ｏ線／ＩＯＢとを接続するＩ／Ｏ線分離ゲ
ート２７８と、所定のタイミングに活性化されてビット
線ＢＬ１とビット線／ＢＬＬ１とを接続し所定の電位に
するイコライザ２８０とを含む。
は、さらに、ビット線分離制御信号ＢＬＩＬによって活
性化されビット線ＢＬＬ１とビット線ＢＬ１とを接続す
るビット線分離ゲート２７０と、ビット線分離制御信号
ＢＬＩＬによって活性化され、ビット線／ＢＬＬ１とビ
ット線／ＢＬ１とを接続するビット線分離ゲート２７２
と、ビット線分離制御信号ＢＬＩＲによって活性化され
ビット線ＢＬＲ１とビット線ＢＬ１とを接続するビット
線分離ゲート２８２と、ビット線分離制御信号ＢＬＩＲ
によって活性化され、ビット線／ＢＬＲ１とビット線／
ＢＬ１とを接続するビット線分離ゲート２８４と、所定
のタイミングで活性化されてビット線ＢＬ１とビット線
／ＢＬ１との電位差を増幅するセンスアンプ２７４と、
列選択線ＣＳＬ０によって活性化されビット線ＢＬＲ１
とＩ／Ｏ線ＩＯＢとを接続するＩ／Ｏ線分離ゲート２７
６と、列選択線ＣＳＬ０により活性化されビット線／Ｂ
ＬＲ１とＩ／Ｏ線／ＩＯＢとを接続するＩ／Ｏ線分離ゲ
ート２７８と、所定のタイミングに活性化されてビット
線ＢＬ１とビット線／ＢＬＬ１とを接続し所定の電位に
するイコライザ２８０とを含む。
【００８８】図５では、列選択線ＣＳＬ０に相当する部
分を詳細に示したが、列選択線ＣＳＬ１〜ＣＳＬ７に相
当する部分についてもそれぞれ同様の構成を有してい
る。
分を詳細に示したが、列選択線ＣＳＬ１〜ＣＳＬ７に相
当する部分についてもそれぞれ同様の構成を有してい
る。
【００８９】図５では、Ｉ／Ｏ線の並びがＩ／Ｏ線ＩＯ
Ａ、／ＩＯＡ、ＩＯＢ、／ＩＯＢの順に並んでいる。こ
の配列とすれば、外部からＨ（ハイ）データを書込んだ
り外部へとＨデータを読出す際にはＩ／Ｏ線ＩＯＡ、／
ＩＯＡ、ＩＯＢ、／ＩＯＢにはそれぞれＨ（ハイ）、Ｌ
（ロウ）、Ｈ、Ｌのデータが出力される。したがって、
隣接するＩ／Ｏ線間には大きな電位差が生じているの
で、Ｉ／Ｏ線の短絡故障が生じた場合もテストモードに
よるマルチビットテストを実施することで故障として検
出することができる。
Ａ、／ＩＯＡ、ＩＯＢ、／ＩＯＢの順に並んでいる。こ
の配列とすれば、外部からＨ（ハイ）データを書込んだ
り外部へとＨデータを読出す際にはＩ／Ｏ線ＩＯＡ、／
ＩＯＡ、ＩＯＢ、／ＩＯＢにはそれぞれＨ（ハイ）、Ｌ
（ロウ）、Ｈ、Ｌのデータが出力される。したがって、
隣接するＩ／Ｏ線間には大きな電位差が生じているの
で、Ｉ／Ｏ線の短絡故障が生じた場合もテストモードに
よるマルチビットテストを実施することで故障として検
出することができる。
【００９０】次に図５に示した配置を半導体基板上で実
現する場合のレイアウトについて検討する。
現する場合のレイアウトについて検討する。
【００９１】図６は、図５に示したＩ／Ｏ線分離ゲート
部分の配置を示すための概略図である。
部分の配置を示すための概略図である。
【００９２】図６を参照して、このＩ／Ｏ線分離ゲート
部は、辺３１１ａ、３１１ｂ、３１１ｃ、３１１ｄを有
する四角形３１１の内部領域に形成される。
部は、辺３１１ａ、３１１ｂ、３１１ｃ、３１１ｄを有
する四角形３１１の内部領域に形成される。
【００９３】辺３１１ａと３１１ｄとによってなされる
角に対応するコーナ部を３１１ｅとし、辺３１１ａと３
１１ｂとによってなされる角に対応するコーナ部を３１
１ｆとし、辺３１１ｂと３１１ｃとによってなされる角
に対応するコーナ部を３１１ｇとし、辺３１１ｃと３１
１ｄとによってなされる角に対応するコーナ部を３１１
ｈとする。
角に対応するコーナ部を３１１ｅとし、辺３１１ａと３
１１ｂとによってなされる角に対応するコーナ部を３１
１ｆとし、辺３１１ｂと３１１ｃとによってなされる角
に対応するコーナ部を３１１ｇとし、辺３１１ｃと３１
１ｄとによってなされる角に対応するコーナ部を３１１
ｈとする。
【００９４】四角形３１１の内部のコーナ部３１１ｈに
はトランジスタ３３０が配置され、トランジスタ３３０
に隣り合う位置で辺３３１ｃに沿う位置にトランジスタ
３３６が設けられる。トランジスタ３３０にはその中央
部に辺３１１ｃと平行にゲート電極３３２が配置され、
同じくトランジスタ３３６の中央部には辺３１１ｃと平
行にゲート電極３３２が配置される。
はトランジスタ３３０が配置され、トランジスタ３３０
に隣り合う位置で辺３３１ｃに沿う位置にトランジスタ
３３６が設けられる。トランジスタ３３０にはその中央
部に辺３１１ｃと平行にゲート電極３３２が配置され、
同じくトランジスタ３３６の中央部には辺３１１ｃと平
行にゲート電極３３２が配置される。
【００９５】四角形３１１においてコーナ部３１１ｈと
対角にあるコーナ部３１１ｆにはトランジスタ３４０が
設けられ、トランジスタ３４０と隣り合う位置で辺３１
１ａに沿う位置にトランジスタ３４２が配置されてい
る。トランジスタ３４０の中央部には辺３１１ａと平行
にゲート電極３３８が配置され、トランジスタ３４２の
中央部には同じくゲート電極３３８が辺３１１ａと平行
に配置される。ゲート電極３３２、３３８はたとえばタ
ングステンシリサイドで形成される。
対角にあるコーナ部３１１ｆにはトランジスタ３４０が
設けられ、トランジスタ３４０と隣り合う位置で辺３１
１ａに沿う位置にトランジスタ３４２が配置されてい
る。トランジスタ３４０の中央部には辺３１１ａと平行
にゲート電極３３８が配置され、トランジスタ３４２の
中央部には同じくゲート電極３３８が辺３１１ａと平行
に配置される。ゲート電極３３２、３３８はたとえばタ
ングステンシリサイドで形成される。
【００９６】このＩ／Ｏ線分離ゲート部にはさらに辺３
１１ｃにほぼ沿うようにビット線ＢＬ０が配置され、辺
３１１ａにほぼ沿うようにビット線／ＢＬ１が配置され
る。ビット線ＢＬ０とビット線／ＢＬ１との間にはビッ
ト線ＢＬ０に隣り合う位置にビット線／ＢＬ０が配置さ
れ、ビット線／ＢＬ０とビット線／ＢＬ１との間にはビ
ット線ＢＬ１が配置される。これらのビット線はたとえ
ばタングステンシリサイドで形成される。
１１ｃにほぼ沿うようにビット線ＢＬ０が配置され、辺
３１１ａにほぼ沿うようにビット線／ＢＬ１が配置され
る。ビット線ＢＬ０とビット線／ＢＬ１との間にはビッ
ト線ＢＬ０に隣り合う位置にビット線／ＢＬ０が配置さ
れ、ビット線／ＢＬ０とビット線／ＢＬ１との間にはビ
ット線ＢＬ１が配置される。これらのビット線はたとえ
ばタングステンシリサイドで形成される。
【００９７】辺３１１ｄと辺３１１ｂとの間には辺３１
１ｄに沿って平行にＩ／Ｏ線ＩＯＡが配置され、辺３１
１ｂに沿うようにＩ／Ｏ線／ＩＯＢが配置される。Ｉ／
Ｏ線ＩＯＡとＩ／Ｏ線／ＩＯＢとの間にはＩ／Ｏ線ＩＯ
Ａと平行にＩ／Ｏ線／ＩＯＡが配置され、Ｉ／Ｏ線／Ｉ
ＯＡとＩ／Ｏ線／ＩＯＢとの間にはＩ／Ｏ線ＩＯＢが配
置される。これらのＩ／Ｏ線はたとえば第１アルミニウ
ム層で形成される。
１ｄに沿って平行にＩ／Ｏ線ＩＯＡが配置され、辺３１
１ｂに沿うようにＩ／Ｏ線／ＩＯＢが配置される。Ｉ／
Ｏ線ＩＯＡとＩ／Ｏ線／ＩＯＢとの間にはＩ／Ｏ線ＩＯ
Ａと平行にＩ／Ｏ線／ＩＯＡが配置され、Ｉ／Ｏ線／Ｉ
ＯＡとＩ／Ｏ線／ＩＯＢとの間にはＩ／Ｏ線ＩＯＢが配
置される。これらのＩ／Ｏ線はたとえば第１アルミニウ
ム層で形成される。
【００９８】ビット線ＢＬ０はトランジスタ３３０の第
１の不純物領域とコンタクト部３４６で電気的に接合さ
れる。ビット線／ＢＬ０はトランジスタ３３６の第１の
不純物領域とコンタクト部３５６で電気的に接続され
る。ビット線ＢＬ１はトランジスタ３４２の第１の不純
物領域とコンタクト部３５８で電気的に接続される。ビ
ット線／ＢＬ１はトランジスタ３４０の第１の不純物領
域とコンタクト部３６６で電気的に接続される。
１の不純物領域とコンタクト部３４６で電気的に接合さ
れる。ビット線／ＢＬ０はトランジスタ３３６の第１の
不純物領域とコンタクト部３５６で電気的に接続され
る。ビット線ＢＬ１はトランジスタ３４２の第１の不純
物領域とコンタクト部３５８で電気的に接続される。ビ
ット線／ＢＬ１はトランジスタ３４０の第１の不純物領
域とコンタクト部３６６で電気的に接続される。
【００９９】Ｉ／Ｏ線ＩＯＡはトランジスタ３３０の第
２の不純物領域とコンタクト部３４８で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＡはトランジスタ３３６の第２の
不純物領域とコンタクト部３５４で接続される。Ｉ／Ｏ
線ＩＯＢはトランジスタ３４２の第２の不純物領域とコ
ンタクト部３６０で電気的に接続される。Ｉ／Ｏ線／Ｉ
ＯＢはトランジスタ３４０の第２の不純物領域とコンタ
クト部３６８で電気的に接続される。
２の不純物領域とコンタクト部３４８で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＡはトランジスタ３３６の第２の
不純物領域とコンタクト部３５４で接続される。Ｉ／Ｏ
線ＩＯＢはトランジスタ３４２の第２の不純物領域とコ
ンタクト部３６０で電気的に接続される。Ｉ／Ｏ線／Ｉ
ＯＢはトランジスタ３４０の第２の不純物領域とコンタ
クト部３６８で電気的に接続される。
【０１００】トランジスタ３３０とトランジスタ３３６
との間には辺３１１ｄと平行に配線３３４が配置され、
トランジスタ３４２とトランジスタ３４０の間には辺３
１１ｄと平行に配線３４４が配置される。配線３３４、
３４４はたとえば第１アルミニウム層で形成される。辺
３１１ｃと辺３１１ａとの中央部には辺３１１ａと平行
に列選択線ＣＳＬが配置される。この列選択線ＣＳＬは
たとえば第２アルミニウム層で形成される。ゲート電極
３３２と配線３３４とはコンタクト部３５０で電気的に
接続され、配線３３４と列選択線ＣＳＬとはコンタクト
部３５２で電気的に接続される。ゲート電極３３８と配
線３４４とはコンタクト部３４６で電気的に接続され、
配線３４４と列選択線ＣＳＬとはコンタクト部３６２で
電気的に接続される。
との間には辺３１１ｄと平行に配線３３４が配置され、
トランジスタ３４２とトランジスタ３４０の間には辺３
１１ｄと平行に配線３４４が配置される。配線３３４、
３４４はたとえば第１アルミニウム層で形成される。辺
３１１ｃと辺３１１ａとの中央部には辺３１１ａと平行
に列選択線ＣＳＬが配置される。この列選択線ＣＳＬは
たとえば第２アルミニウム層で形成される。ゲート電極
３３２と配線３３４とはコンタクト部３５０で電気的に
接続され、配線３３４と列選択線ＣＳＬとはコンタクト
部３５２で電気的に接続される。ゲート電極３３８と配
線３４４とはコンタクト部３４６で電気的に接続され、
配線３４４と列選択線ＣＳＬとはコンタクト部３６２で
電気的に接続される。
【０１０１】図６で示したようにＩ／Ｏ線をＩＯＡ、／
ＩＯＡ、ＩＯＢ、／ＩＯＢの並びにすると、従来の半導
体記憶装置の場合よりもその幅Ｗ１が大きくなってしま
う。
ＩＯＡ、ＩＯＢ、／ＩＯＢの並びにすると、従来の半導
体記憶装置の場合よりもその幅Ｗ１が大きくなってしま
う。
【０１０２】Ｉ／Ｏ線の並びを、ＩＯＡ、／ＩＯＡ、Ｉ
ＯＢ、／ＩＯＢの順にすると幅Ｗが大きくなってしまう
理由を簡単に説明する。
ＯＢ、／ＩＯＢの順にすると幅Ｗが大きくなってしまう
理由を簡単に説明する。
【０１０３】図７は、ビット線とＩ／Ｏ線との接続部の
配置を説明する概略図である。図７を参照して、この接
続部は、辺３９４ａ、３９４ｂ、３９４ｃ、３９４ｄか
らなる四角形３９４の内部領域に形成される。図７で
は、図１８で説明した従来例と同様にトランジスタ３７
２、３８６、３９２、３８０が四角形３９４の４つのコ
ーナ部に配置される。このようにトランジスタを配置す
れば幅Ｗは従来の例と同様にすることができる。４つの
各トランジスタはその中央部に辺３９４ａと平行な方向
にゲート電極が配置されている。
配置を説明する概略図である。図７を参照して、この接
続部は、辺３９４ａ、３９４ｂ、３９４ｃ、３９４ｄか
らなる四角形３９４の内部領域に形成される。図７で
は、図１８で説明した従来例と同様にトランジスタ３７
２、３８６、３９２、３８０が四角形３９４の４つのコ
ーナ部に配置される。このようにトランジスタを配置す
れば幅Ｗは従来の例と同様にすることができる。４つの
各トランジスタはその中央部に辺３９４ａと平行な方向
にゲート電極が配置されている。
【０１０４】Ｉ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／Ｉ
ＯＢは辺３９４ｄと３９４ｂとの間に辺３９４ｄと平行
に辺３９４ｄの側からＩＯＡ、／ＩＯＡ、ＩＯＢ、／Ｉ
ＯＢの順に並んで辺３９４ｂの側へ向けて配置されてい
る。
ＯＢは辺３９４ｄと３９４ｂとの間に辺３９４ｄと平行
に辺３９４ｄの側からＩＯＡ、／ＩＯＡ、ＩＯＢ、／Ｉ
ＯＢの順に並んで辺３９４ｂの側へ向けて配置されてい
る。
【０１０５】Ｉ／Ｏ線ＩＯＡはトランジスタ３７２の第
１不純物領域にコンタクト部３７０で電気的に接続され
ている。Ｉ／Ｏ線／ＩＯＡはトランジスタ３８０の第１
の不純物領域にコンタクト部３７６で電気的に接続され
ている。Ｉ／Ｏ線ＩＯＢはトランジスタ３８６の第１の
不純物領域にコンタクト部３８２で電気的に接続されて
いる。Ｉ／Ｏ線／ＩＯＢはトランジスタ３９２の第１の
不純物領域にコンタクト部３８８で電気的に接続されて
いる。
１不純物領域にコンタクト部３７０で電気的に接続され
ている。Ｉ／Ｏ線／ＩＯＡはトランジスタ３８０の第１
の不純物領域にコンタクト部３７６で電気的に接続され
ている。Ｉ／Ｏ線ＩＯＢはトランジスタ３８６の第１の
不純物領域にコンタクト部３８２で電気的に接続されて
いる。Ｉ／Ｏ線／ＩＯＢはトランジスタ３９２の第１の
不純物領域にコンタクト部３８８で電気的に接続されて
いる。
【０１０６】一方、ビット線は辺３９４ｃの存する側か
ら辺３９４ａの存する側へと並んでビット線ＢＬ０、／
ＢＬ０、ＢＬ１、／ＢＬ１の順に配置されている。
ら辺３９４ａの存する側へと並んでビット線ＢＬ０、／
ＢＬ０、ＢＬ１、／ＢＬ１の順に配置されている。
【０１０７】そして、ビット線ＢＬ０はトランジスタ３
７２の第２の不純物領域にコンタクト部３７４で電気的
に接続されている。ビット線／ＢＬ０はトランジスタ３
８０の第２の不純物領域にコンタクト部３７８で電気的
に接続されている。ビット線ＢＬ１はトランジスタ３８
６の第２の不純物領域にコンタクト部３８４で電気的に
接続されている。ビット線／ＢＬ１はトランジスタ３９
２の第２の不純物領域にコンタクト部３９０で電気的に
接続されている。
７２の第２の不純物領域にコンタクト部３７４で電気的
に接続されている。ビット線／ＢＬ０はトランジスタ３
８０の第２の不純物領域にコンタクト部３７８で電気的
に接続されている。ビット線ＢＬ１はトランジスタ３８
６の第２の不純物領域にコンタクト部３８４で電気的に
接続されている。ビット線／ＢＬ１はトランジスタ３９
２の第２の不純物領域にコンタクト部３９０で電気的に
接続されている。
【０１０８】このような配置にすれば幅Ｗは従来と同様
に抑えることができるが、代わりに高さＨが大きくなっ
てしまう。
に抑えることができるが、代わりに高さＨが大きくなっ
てしまう。
【０１０９】その理由は、一般に平行して配置された同
一配線層の配線を入替えるには一旦別の配線層に乗り換
えねばならず面積増加の原因となる。したがって、ビッ
ト線を入れ替えないようにすると図７においてビット線
ＢＬ０、／ＢＬ０はトランジスタ３８６を大きく迂回せ
ねばならぬためその分高さＨが大きくなり、同様にビッ
ト線ＢＬ１、／ＢＬ１はトランジスタ３８０を迂回せね
ばならぬためその分さらに高さＨが大きくなる。
一配線層の配線を入替えるには一旦別の配線層に乗り換
えねばならず面積増加の原因となる。したがって、ビッ
ト線を入れ替えないようにすると図７においてビット線
ＢＬ０、／ＢＬ０はトランジスタ３８６を大きく迂回せ
ねばならぬためその分高さＨが大きくなり、同様にビッ
ト線ＢＬ１、／ＢＬ１はトランジスタ３８０を迂回せね
ばならぬためその分さらに高さＨが大きくなる。
【０１１０】ここで、ビット線とＩ／Ｏ線との接続部は
メモリセルアレイにつながることを考慮すると、ビット
線対はそのピッチがメモリセルによって決まっているた
めビット線対の位置を大きく迂回させることは困難が伴
う。したがって図７に示したように高さを大きくするよ
りは図６で示したように幅を広げる方が全体的に面積を
小さくすることができると考えられる。
メモリセルアレイにつながることを考慮すると、ビット
線対はそのピッチがメモリセルによって決まっているた
めビット線対の位置を大きく迂回させることは困難が伴
う。したがって図７に示したように高さを大きくするよ
りは図６で示したように幅を広げる方が全体的に面積を
小さくすることができると考えられる。
【０１１１】しかしながら、図６に示したような配置で
はマルチビットテスト時の短絡故障検出のためのチップ
面積の増大を招いてしまうという欠点がある。そこでＩ
／Ｏ線の配置順についてさらに面積を小さくするために
検討をする。
はマルチビットテスト時の短絡故障検出のためのチップ
面積の増大を招いてしまうという欠点がある。そこでＩ
／Ｏ線の配置順についてさらに面積を小さくするために
検討をする。
【０１１２】ここで、先に説明したようにビット線はメ
モリセルの配置に関係するため配置を入替えたり位置を
ずらしたりすることは全体に与える影響が大であるため
Ｉ／Ｏ線の配置順についてのみ変更を考えるものとす
る。
モリセルの配置に関係するため配置を入替えたり位置を
ずらしたりすることは全体に与える影響が大であるため
Ｉ／Ｏ線の配置順についてのみ変更を考えるものとす
る。
【０１１３】図８は、実施の形態１の半導体記憶装置の
メモリセルアレイとセンスアンプおよびＩ／Ｏ分離ゲー
ト部の詳細を示す回路図である。
メモリセルアレイとセンスアンプおよびＩ／Ｏ分離ゲー
ト部の詳細を示す回路図である。
【０１１４】図８を参照して、Ｉ／Ｏゲートおよびセン
スアンプ部４６は、ビット線分離制御信号ＢＬＩＬの活
性化に応じてビット線ＢＬＬ０とビット線ＢＬ０とを電
気的に接続するビット線分離ゲート４３０と、ビット線
分離制御信号ＢＬＩＬの活性化に応じてビット線／ＢＬ
Ｌ０とビット線／ＢＬ０とを電気的に接続するビット線
分離ゲート４３２と、ビット線分離制御信号ＢＬＩＲの
活性化に応じてビット線ＢＬＲ０とビット線ＢＬ０とを
電気的に接続するビット線分離ゲート４４２と、ビット
線分離制御信号ＢＬＩＲの活性化に応じてビット線／Ｂ
ＬＲ０とビット線／ＢＬ０とを電気的に接続するビット
線分離ゲート４４４と、所定のタイミングで活性化され
ビット線ＢＬ０とビット線／ＢＬ０とを同電位にするイ
コライザ４４０と、所定のタイミングで活性化されビッ
ト線ＢＬ０とビット線／ＢＬ０との電位差を増幅するセ
ンスアンプ４３４と、列選択線ＣＳＬ０の電位に応じて
活性化しビット線ＢＬ０とＩ／Ｏ線ＩＯＡを電気的に接
続するＩ／Ｏ線分離ゲート４３６と、列選択線ＣＳＬ０
の電位に応じて活性化しビット線／ＢＬ０とＩ／Ｏ線／
ＩＯＡとを電気的に接続するＩ／Ｏ線分離ゲート４３８
とを含む。
スアンプ部４６は、ビット線分離制御信号ＢＬＩＬの活
性化に応じてビット線ＢＬＬ０とビット線ＢＬ０とを電
気的に接続するビット線分離ゲート４３０と、ビット線
分離制御信号ＢＬＩＬの活性化に応じてビット線／ＢＬ
Ｌ０とビット線／ＢＬ０とを電気的に接続するビット線
分離ゲート４３２と、ビット線分離制御信号ＢＬＩＲの
活性化に応じてビット線ＢＬＲ０とビット線ＢＬ０とを
電気的に接続するビット線分離ゲート４４２と、ビット
線分離制御信号ＢＬＩＲの活性化に応じてビット線／Ｂ
ＬＲ０とビット線／ＢＬ０とを電気的に接続するビット
線分離ゲート４４４と、所定のタイミングで活性化され
ビット線ＢＬ０とビット線／ＢＬ０とを同電位にするイ
コライザ４４０と、所定のタイミングで活性化されビッ
ト線ＢＬ０とビット線／ＢＬ０との電位差を増幅するセ
ンスアンプ４３４と、列選択線ＣＳＬ０の電位に応じて
活性化しビット線ＢＬ０とＩ／Ｏ線ＩＯＡを電気的に接
続するＩ／Ｏ線分離ゲート４３６と、列選択線ＣＳＬ０
の電位に応じて活性化しビット線／ＢＬ０とＩ／Ｏ線／
ＩＯＡとを電気的に接続するＩ／Ｏ線分離ゲート４３８
とを含む。
【０１１５】Ｉ／Ｏゲートおよびセンスアンプ部４６
は、さらに、ビット線分離制御信号ＢＬＩＬの活性化に
応じてビット線ＢＬＬ１とビット線ＢＬ１とを電気的に
接続するビット線分離ゲート４７０と、ビット線分離制
御信号ＢＬＩＬの活性化に応じてビット線／ＢＬＬ１と
ビット線／ＢＬ１とを電気的に接続するビット線分離ゲ
ート４７２と、ビット線分離制御信号ＢＬＩＲの活性化
に応じてビット線ＢＬＲ１とビット線ＢＬ１とを電気的
に接続するビット線分離ゲート４８２と、ビット線分離
制御信号ＢＬＩＲの活性化に応じてビット線／ＢＬＲ１
とビット線／ＢＬ１とを電気的に接続するビット線分離
ゲート４８４と、所定のタイミングで活性化されビット
線ＢＬ１とビット線／ＢＬ１とを同電位にするイコライ
ザ４８０と、所定のタイミングで活性化されビット線Ｂ
Ｌ１とビット線／ＢＬ１との電位差を増幅するセンスア
ンプ４７４と、列選択線ＣＳＬ０の電位に応じて活性化
しビット線ＢＬ１とＩ／Ｏ線ＩＯＢを電気的に接続する
Ｉ／Ｏ線分離ゲート４７６と、列選択線ＣＳＬ０の電位
に応じて活性化しビット線／ＢＬ１とＩ／Ｏ線／ＩＯＢ
とを電気的に接続するＩ／Ｏ線分離ゲート４７８とを含
む。
は、さらに、ビット線分離制御信号ＢＬＩＬの活性化に
応じてビット線ＢＬＬ１とビット線ＢＬ１とを電気的に
接続するビット線分離ゲート４７０と、ビット線分離制
御信号ＢＬＩＬの活性化に応じてビット線／ＢＬＬ１と
ビット線／ＢＬ１とを電気的に接続するビット線分離ゲ
ート４７２と、ビット線分離制御信号ＢＬＩＲの活性化
に応じてビット線ＢＬＲ１とビット線ＢＬ１とを電気的
に接続するビット線分離ゲート４８２と、ビット線分離
制御信号ＢＬＩＲの活性化に応じてビット線／ＢＬＲ１
とビット線／ＢＬ１とを電気的に接続するビット線分離
ゲート４８４と、所定のタイミングで活性化されビット
線ＢＬ１とビット線／ＢＬ１とを同電位にするイコライ
ザ４８０と、所定のタイミングで活性化されビット線Ｂ
Ｌ１とビット線／ＢＬ１との電位差を増幅するセンスア
ンプ４７４と、列選択線ＣＳＬ０の電位に応じて活性化
しビット線ＢＬ１とＩ／Ｏ線ＩＯＢを電気的に接続する
Ｉ／Ｏ線分離ゲート４７６と、列選択線ＣＳＬ０の電位
に応じて活性化しビット線／ＢＬ１とＩ／Ｏ線／ＩＯＢ
とを電気的に接続するＩ／Ｏ線分離ゲート４７８とを含
む。
【０１１６】メモリセルアレイ４４、４８については図
５に示したものと同様の構成を有するので説明は繰返さ
ない。
５に示したものと同様の構成を有するので説明は繰返さ
ない。
【０１１７】図８に示した回路図ではＩ／Ｏ線の配置が
ＩＯＡ、／ＩＯＢ、ＩＯＢ、／ＩＯＡの順になってい
る。
ＩＯＡ、／ＩＯＢ、ＩＯＢ、／ＩＯＡの順になってい
る。
【０１１８】図９は、図８に示したＩ／Ｏ線とビット線
の接続部の配置を示す概略図である。
の接続部の配置を示す概略図である。
【０１１９】図９を参照して、このＩ／Ｏ線とビット線
との接続部は、辺５１１ａ、５１１ｂ、５１１ｃ、５１
１ｄを有する四角形５１１の内部に形成される。
との接続部は、辺５１１ａ、５１１ｂ、５１１ｃ、５１
１ｄを有する四角形５１１の内部に形成される。
【０１２０】辺５１１ａと辺５１１ｂ、辺５１１ｂと辺
５１１ｃ、辺５１１ｃと辺５１１ｄ、辺５１１ｄと辺５
１１ａによってなされる角はそれぞれコーナ部５１１
ｆ、５１１ｇ、５１１ｈ、５１１ｅに対応する。
５１１ｃ、辺５１１ｃと辺５１１ｄ、辺５１１ｄと辺５
１１ａによってなされる角はそれぞれコーナ部５１１
ｆ、５１１ｇ、５１１ｈ、５１１ｅに対応する。
【０１２１】コーナ部５１１ｈ、５１１ｅ、５１１ｆ、
５１１ｇにはそれぞれトランジスタ５３０、５４０、５
４２、５３６が設けられおのおののトランジスタの中央
部には辺５１１ａと平行にゲート電極５３２が配置され
ている。このゲート電極５３２は、たとえばタングステ
ンシリサイドで形成される。
５１１ｇにはそれぞれトランジスタ５３０、５４０、５
４２、５３６が設けられおのおののトランジスタの中央
部には辺５１１ａと平行にゲート電極５３２が配置され
ている。このゲート電極５３２は、たとえばタングステ
ンシリサイドで形成される。
【０１２２】辺５１１ｃにほぼ沿うようにビット線ＢＬ
０が配置されており、辺５１１ａにほぼ沿うようにビッ
ト線／ＢＬ１が配置される。ビット線ＢＬ０とビット線
／ＢＬ１に挟まれる領域には、ビット線ＢＬ０に隣り合
ってビット線／ＢＬ０が配置され、ビット線／ＢＬ０と
ビット線／ＢＬ１との間にはビット線ＢＬ１が配置され
る。これらのビット線は、たとえばタングステンシリサ
イドで形成される。
０が配置されており、辺５１１ａにほぼ沿うようにビッ
ト線／ＢＬ１が配置される。ビット線ＢＬ０とビット線
／ＢＬ１に挟まれる領域には、ビット線ＢＬ０に隣り合
ってビット線／ＢＬ０が配置され、ビット線／ＢＬ０と
ビット線／ＢＬ１との間にはビット線ＢＬ１が配置され
る。これらのビット線は、たとえばタングステンシリサ
イドで形成される。
【０１２３】ビット線ＢＬ０はコンタクト部５４６でト
ランジスタ５３０の第１の不純物領域に電気的に接続さ
れる。ビット線／ＢＬ０はトランジスタ５３６の第１の
不純物領域に電気的に接続される。ビット線ＢＬ１はト
ランジスタ５４２の第１の不純物領域にコンタクト部５
５８で電気的に接続される。ビット線／ＢＬ１はトラン
ジスタ５４０の第１の不純物領域にコンタクト部５６６
で電気的に接続される。
ランジスタ５３０の第１の不純物領域に電気的に接続さ
れる。ビット線／ＢＬ０はトランジスタ５３６の第１の
不純物領域に電気的に接続される。ビット線ＢＬ１はト
ランジスタ５４２の第１の不純物領域にコンタクト部５
５８で電気的に接続される。ビット線／ＢＬ１はトラン
ジスタ５４０の第１の不純物領域にコンタクト部５６６
で電気的に接続される。
【０１２４】辺５１１ｄと辺５１１ｂの間には、辺５１
１ｄに沿うようにＩ／Ｏ線ＩＯＡが配置され、辺５１１
ｂに沿うようにＩ／Ｏ線／ＩＯＡが配置される。Ｉ／Ｏ
線ＩＯＡとＩ／Ｏ線／ＩＯＡとの間にはＩ／Ｏ線ＩＯＡ
に平行なＩ／Ｏ線／ＩＯＢがＩ／Ｏ線ＩＯＡと隣り合っ
て配置され、Ｉ／Ｏ線／ＩＯＡとＩ／Ｏ線／ＩＯＢとの
間にはＩ／Ｏ線／ＩＯＢと平行にＩ／Ｏ線ＩＯＢが配置
される。これらのＩ／Ｏ線はたとえば第１アルミニウム
層で形成される。
１ｄに沿うようにＩ／Ｏ線ＩＯＡが配置され、辺５１１
ｂに沿うようにＩ／Ｏ線／ＩＯＡが配置される。Ｉ／Ｏ
線ＩＯＡとＩ／Ｏ線／ＩＯＡとの間にはＩ／Ｏ線ＩＯＡ
に平行なＩ／Ｏ線／ＩＯＢがＩ／Ｏ線ＩＯＡと隣り合っ
て配置され、Ｉ／Ｏ線／ＩＯＡとＩ／Ｏ線／ＩＯＢとの
間にはＩ／Ｏ線／ＩＯＢと平行にＩ／Ｏ線ＩＯＢが配置
される。これらのＩ／Ｏ線はたとえば第１アルミニウム
層で形成される。
【０１２５】Ｉ／Ｏ線ＩＯＡはトランジスタ５３０の第
２の不純物領域とコンタクト部５４８で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＢは、トランジスタ５４０の第２
の不純物領域とコンタクト部５６８で電気的に接続され
る。Ｉ／Ｏ線／ＩＯＡはトランジスタ５３６の第２の不
純物領域とコンタクト部５５４で接続される。Ｉ／Ｏ線
ＩＯＢは、トランジスタ５４２の第２の不純物領域とコ
ンタクト部５６０で電気的に接続される。
２の不純物領域とコンタクト部５４８で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＢは、トランジスタ５４０の第２
の不純物領域とコンタクト部５６８で電気的に接続され
る。Ｉ／Ｏ線／ＩＯＡはトランジスタ５３６の第２の不
純物領域とコンタクト部５５４で接続される。Ｉ／Ｏ線
ＩＯＢは、トランジスタ５４２の第２の不純物領域とコ
ンタクト部５６０で電気的に接続される。
【０１２６】四角形５１１の中央部には配線５３４が辺
５１１ａと平行に設けられ、配線５３４はゲート電極５
３２とコンタクト部５５０で電気的に接続される。
５１１ａと平行に設けられ、配線５３４はゲート電極５
３２とコンタクト部５５０で電気的に接続される。
【０１２７】辺５１１ａと辺５１１ｃとの中央部には列
選択線ＣＳＬが辺５１１ａと平行に設けられる。列選択
線ＣＳＬはコンタクト部５５２で配線５３４と電気的に
接続される。配線５３４はたとえば第１アルミニウム層
で形成され、列選択線ＣＳＬはたとえば第２アルミニウ
ム層で形成される。
選択線ＣＳＬが辺５１１ａと平行に設けられる。列選択
線ＣＳＬはコンタクト部５５２で配線５３４と電気的に
接続される。配線５３４はたとえば第１アルミニウム層
で形成され、列選択線ＣＳＬはたとえば第２アルミニウ
ム層で形成される。
【０１２８】このような配置とすることにより幅Ｗ２は
従来の場合と同様の値に保つことができる。
従来の場合と同様の値に保つことができる。
【０１２９】次に、本発明の半導体装置１のテストモー
ド時における動作を簡単に説明する。
ド時における動作を簡単に説明する。
【０１３０】図１０は、テストモードにおける読出時の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【０１３１】図８、図１０を参照して、時刻ｔ１におい
てロウアドレスストローブ信号／ＲＡＳが立下がる。こ
れに応じてアドレス端子に入力されていたロウアドレス
（Ｘアドレス）が内部にロウアドレスとして取込まれ
る。さらにイコライザ４４０、４８０を活性化するイコ
ライズ信号φＥＱが非活性化され、図８に示したビット
線ＢＬ０、ＢＬ１とビット線／ＢＬ０、／ＢＬ１とはそ
れぞれ分離される。同時にビット線分離制御信号ＢＬＩ
Ｒは非活性化され、一方、ビット線分離制御信号ＢＬＩ
Ｌは活性化状態を維持する。
てロウアドレスストローブ信号／ＲＡＳが立下がる。こ
れに応じてアドレス端子に入力されていたロウアドレス
（Ｘアドレス）が内部にロウアドレスとして取込まれ
る。さらにイコライザ４４０、４８０を活性化するイコ
ライズ信号φＥＱが非活性化され、図８に示したビット
線ＢＬ０、ＢＬ１とビット線／ＢＬ０、／ＢＬ１とはそ
れぞれ分離される。同時にビット線分離制御信号ＢＬＩ
Ｒは非活性化され、一方、ビット線分離制御信号ＢＬＩ
Ｌは活性化状態を維持する。
【０１３２】したがって、ビット線分離ゲート４４２、
４４４によってビット線ＢＬＲ０、／ＢＬＲ０はそれぞ
れビット線ＢＬ０、／ＢＬ０から分離される。同様にビ
ット線分離ゲート４８２、４８４によってビット線ＢＬ
Ｒ１、／ＢＬＲ１はそれぞれビット線ＢＬ１、／ＢＬ１
から分離される。
４４４によってビット線ＢＬＲ０、／ＢＬＲ０はそれぞ
れビット線ＢＬ０、／ＢＬ０から分離される。同様にビ
ット線分離ゲート４８２、４８４によってビット線ＢＬ
Ｒ１、／ＢＬＲ１はそれぞれビット線ＢＬ１、／ＢＬ１
から分離される。
【０１３３】一方、ビット線ＢＬＬ０、／ＢＬＬ０はビ
ット線分離ゲート４３０、４３２によってビット線ＢＬ
０、／ＢＬ０とそれぞれ接続された状態を保つ。同様に
ビット線ＢＬＬ１、／ＢＬＬ１はビット線分離ゲート４
７０、４７２によりそれぞれビット線ＢＬ１、／ＢＬ１
と接続された状態を保つ。
ット線分離ゲート４３０、４３２によってビット線ＢＬ
０、／ＢＬ０とそれぞれ接続された状態を保つ。同様に
ビット線ＢＬＬ１、／ＢＬＬ１はビット線分離ゲート４
７０、４７２によりそれぞれビット線ＢＬ１、／ＢＬ１
と接続された状態を保つ。
【０１３４】次に、取込まれたロウアドレスに対応した
ワード線ＷＬ０の電位が活性化される。選択されていな
いワード線ＷＬ１〜ＷＬ２ｎ−１の電位は活性化されな
い。この活性化に応じてキャパシタ２２４、２６４に蓄
積されていた電荷はアクセストランジスタ２２２、２６
２を通じてそれぞれビット線ＢＬＬ０、ＢＬＬ１上に放
出される。図１０では、キャパシタに正の電荷が蓄積さ
れていた場合を示しておりビット線ＢＬ０、ＢＬ１の電
位はそれぞれわずかにビット線／ＢＬ０、／ＢＬ１の電
位より上昇する。
ワード線ＷＬ０の電位が活性化される。選択されていな
いワード線ＷＬ１〜ＷＬ２ｎ−１の電位は活性化されな
い。この活性化に応じてキャパシタ２２４、２６４に蓄
積されていた電荷はアクセストランジスタ２２２、２６
２を通じてそれぞれビット線ＢＬＬ０、ＢＬＬ１上に放
出される。図１０では、キャパシタに正の電荷が蓄積さ
れていた場合を示しておりビット線ＢＬ０、ＢＬ１の電
位はそれぞれわずかにビット線／ＢＬ０、／ＢＬ１の電
位より上昇する。
【０１３５】次に、時刻ｔ２においてロウアドレススト
ローブ信号／ＲＡＳの立下がりに応答した結果センスア
ンプ４３４、４７４が活性化されて、ビット線ＢＬ０、
ＢＬ１とビット線／ＢＬ０、／ＢＬ１との電位差がそれ
ぞれ増幅される。
ローブ信号／ＲＡＳの立下がりに応答した結果センスア
ンプ４３４、４７４が活性化されて、ビット線ＢＬ０、
ＢＬ１とビット線／ＢＬ０、／ＢＬ１との電位差がそれ
ぞれ増幅される。
【０１３６】次に、時刻ｔ３において外部から与えられ
るカラムアドレスストローブ／ＣＡＳが立下がる。応じ
てアドレス端子に入力されているカラムアドレス（Ｙア
ドレス）が取込まれる。それに応答して列選択線ＣＳＬ
０が選択され列選択線の電位が活性化する。次いでビッ
ト線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１はＩ／Ｏ線分
離ゲート４３６、４３８、４７６、４７８の活性化によ
りＩ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに電気
的に接続される。したがってビット線上に読出されてい
たデータがＩ／Ｏ線上に読出される。
るカラムアドレスストローブ／ＣＡＳが立下がる。応じ
てアドレス端子に入力されているカラムアドレス（Ｙア
ドレス）が取込まれる。それに応答して列選択線ＣＳＬ
０が選択され列選択線の電位が活性化する。次いでビッ
ト線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１はＩ／Ｏ線分
離ゲート４３６、４３８、４７６、４７８の活性化によ
りＩ／Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに電気
的に接続される。したがってビット線上に読出されてい
たデータがＩ／Ｏ線上に読出される。
【０１３７】テストモードにおいては、図２に示す差動
増幅器８０、７８およびＥＸＮＯＲ回路８２の働きによ
りＩ／Ｏ線ＩＯＡとＩ／Ｏ線ＩＯＢの上に読出されたデ
ータが同じであれば出力端子Ｄｏｕｔ上にはＨが出力さ
れる。
増幅器８０、７８およびＥＸＮＯＲ回路８２の働きによ
りＩ／Ｏ線ＩＯＡとＩ／Ｏ線ＩＯＢの上に読出されたデ
ータが同じであれば出力端子Ｄｏｕｔ上にはＨが出力さ
れる。
【０１３８】次に時刻ｔ４においてロウアドレスストロ
ーブ信号／ＲＡＳが立上がると同時にカラムアドレスス
トローブ信号／ＣＡＳも立上がる。するとワード線ＷＬ
１の電位は非活性化し次いでビット線分離制御信号ＢＬ
ＩＲは活性化しイコライズ信号はφＥＱは活性化する。
その結果ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１
は中間電位になる。また列選択線ＣＳＬ０の電位は非活
性化しＩ／Ｏ線はビット線から切離される。
ーブ信号／ＲＡＳが立上がると同時にカラムアドレスス
トローブ信号／ＣＡＳも立上がる。するとワード線ＷＬ
１の電位は非活性化し次いでビット線分離制御信号ＢＬ
ＩＲは活性化しイコライズ信号はφＥＱは活性化する。
その結果ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１
は中間電位になる。また列選択線ＣＳＬ０の電位は非活
性化しＩ／Ｏ線はビット線から切離される。
【０１３９】以上のようにして２つのメモリセルのデー
タを一括して読出テストすることができる。
タを一括して読出テストすることができる。
【０１４０】図１１は、テストモードにおける書込時の
動作を説明するための動作波形図である。
動作を説明するための動作波形図である。
【０１４１】図８、図１１を参照して、時刻ｔ１におい
て外部から与えられるロウアドレスストローブ信号／Ｒ
ＡＳが立下がる。応じてアドレス端子に入力されていた
ロウアドレス（Ｘアドレス）が内部に取込まれる。さら
にイコライザ４４０、４８０を活性化するイコライズ信
号φＥＱが非活性化され、図８に示したビット線ＢＬ
０、ＢＬ１とビット線／ＢＬ０、／ＢＬ１とはそれぞれ
分離される。
て外部から与えられるロウアドレスストローブ信号／Ｒ
ＡＳが立下がる。応じてアドレス端子に入力されていた
ロウアドレス（Ｘアドレス）が内部に取込まれる。さら
にイコライザ４４０、４８０を活性化するイコライズ信
号φＥＱが非活性化され、図８に示したビット線ＢＬ
０、ＢＬ１とビット線／ＢＬ０、／ＢＬ１とはそれぞれ
分離される。
【０１４２】同時にビット線分離制御信号ＢＬＩＲは非
活性化しビット線ＢＬＲ０、／ＢＬＲ０はビット線分離
ゲート４４２、４４４によってそれぞれビット線ＢＬ
０、／ＢＬ０から分離される。同様に、ビット線ＢＬＲ
１、／ＢＬＲ１はビット線分離ゲート４８２、４８４に
よりビット線ＢＬ１、／ＢＬ１とそれぞれ分離される。
活性化しビット線ＢＬＲ０、／ＢＬＲ０はビット線分離
ゲート４４２、４４４によってそれぞれビット線ＢＬ
０、／ＢＬ０から分離される。同様に、ビット線ＢＬＲ
１、／ＢＬＲ１はビット線分離ゲート４８２、４８４に
よりビット線ＢＬ１、／ＢＬ１とそれぞれ分離される。
【０１４３】一方、ビット線分離制御信号ＢＬＩＬは活
性化状態を保つのでビット線ＢＬＬ０、／ＢＬＬ０はビ
ット線分離ゲート４３０、４３２によりそれぞれビット
線ＢＬ０、／ＢＬ０と接続された状態を保ち、同様にビ
ット線ＢＬＬ１、／ＢＬＬ１はビット線分離ゲート４７
０、４７２によってそれぞれビット線ＢＬ１、／ＢＬ１
と接続された状態を保つ。
性化状態を保つのでビット線ＢＬＬ０、／ＢＬＬ０はビ
ット線分離ゲート４３０、４３２によりそれぞれビット
線ＢＬ０、／ＢＬ０と接続された状態を保ち、同様にビ
ット線ＢＬＬ１、／ＢＬＬ１はビット線分離ゲート４７
０、４７２によってそれぞれビット線ＢＬ１、／ＢＬ１
と接続された状態を保つ。
【０１４４】次いでロウアドレスに対応するワード線Ｗ
Ｌ０の電位が活性化する。応じてキャパシタ２２４、２
６４はアクセストランジスタ２２２、２６２によってビ
ット線ＢＬＬ０、ＢＬＬ１とそれぞれ接続される。した
がって、ビット線ＢＬＬ０とＢＬＬ１にはキャパシタ２
２４、２６４に蓄積されていた電荷が放出される。
Ｌ０の電位が活性化する。応じてキャパシタ２２４、２
６４はアクセストランジスタ２２２、２６２によってビ
ット線ＢＬＬ０、ＢＬＬ１とそれぞれ接続される。した
がって、ビット線ＢＬＬ０とＢＬＬ１にはキャパシタ２
２４、２６４に蓄積されていた電荷が放出される。
【０１４５】時刻ｔ２においてはビット線ＢＬ０、ＢＬ
１とビット線／ＢＬ０、／ＢＬ１との間に生じたそれぞ
れの電位差がセンスアンプの活性化により増幅される。
１とビット線／ＢＬ０、／ＢＬ１との間に生じたそれぞ
れの電位差がセンスアンプの活性化により増幅される。
【０１４６】次に時刻ｔ３において外部から与えられる
カラムアドレスストローブ／ＣＡＳが立下がる。応じて
外部から端子Ｄｉｎに与えられていたデータＤ１がＩ／
Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに取込まれ
る。
カラムアドレスストローブ／ＣＡＳが立下がる。応じて
外部から端子Ｄｉｎに与えられていたデータＤ１がＩ／
Ｏ線ＩＯＡ、／ＩＯＡ、ＩＯＢ、／ＩＯＢに取込まれ
る。
【０１４７】さらに、列選択線ＣＳＬ０の電位が活性化
しこれに対応するビット線上にデータＤ１が与えられビ
ット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１は外部から
与えられたデータに対応する電位となる。
しこれに対応するビット線上にデータＤ１が与えられビ
ット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１は外部から
与えられたデータに対応する電位となる。
【０１４８】次に時刻ｔ４においてロウアドレスストロ
ーブ／ＲＡＳおよびカラムアドレスストローブ／ＣＡＳ
が立上がると、ワード線ＷＬ０の電位は非活性化しキャ
パシタ２２４、２６４には外部から与えられたデータＤ
１に対応する値が保持される。また列選択線ＣＳＬ０の
電位は非活性化しＩ／Ｏ線とビット線は分離される。
ーブ／ＲＡＳおよびカラムアドレスストローブ／ＣＡＳ
が立上がると、ワード線ＷＬ０の電位は非活性化しキャ
パシタ２２４、２６４には外部から与えられたデータＤ
１に対応する値が保持される。また列選択線ＣＳＬ０の
電位は非活性化しＩ／Ｏ線とビット線は分離される。
【０１４９】次いでビット線分離制御信号ＢＬＩはすべ
て活性化されまたイコライズ信号φＥＱも活性化される
ためすべてのビット線は中間電位になる。
て活性化されまたイコライズ信号φＥＱも活性化される
ためすべてのビット線は中間電位になる。
【０１５０】以上のようにして外部から与えられたデー
タＤ１が２つのメモリセルに一括して書込まれることに
なる。
タＤ１が２つのメモリセルに一括して書込まれることに
なる。
【０１５１】図１２は、メモリセルに書込まれるデータ
とメモリセルの配置を説明するための概略図である。
とメモリセルの配置を説明するための概略図である。
【０１５２】図１２を参照して、ビット線はビット線Ｂ
ＬＬ０、／ＢＬＬ０、ＢＬＬ１、／ＢＬＬ１の順番で平
行に配置されており、ビット線とほぼ直角をなす方向に
ワード線がワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４の順で配置されている。そしてキャパシタＭＣ０
１、ＭＣ０２、ＭＣ１１、ＭＣ１２はワード線ＷＬ１と
ワード線ＷＬ２に挟まれた領域内にＭＣ０１、ＭＣ０
２、ＭＣ１１、ＭＣ１２の順で配置されている。
ＬＬ０、／ＢＬＬ０、ＢＬＬ１、／ＢＬＬ１の順番で平
行に配置されており、ビット線とほぼ直角をなす方向に
ワード線がワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４の順で配置されている。そしてキャパシタＭＣ０
１、ＭＣ０２、ＭＣ１１、ＭＣ１２はワード線ＷＬ１と
ワード線ＷＬ２に挟まれた領域内にＭＣ０１、ＭＣ０
２、ＭＣ１１、ＭＣ１２の順で配置されている。
【０１５３】ここで、外部からデータ入力端子に与えら
れるデータがＨ（ハイ）であるとする。入力されたカラ
ムアドレスが相当する値であれば、マルチビットテスト
時はビット線ＢＬＬ０、ＢＬＬ１の電位はＨレベルとな
り、ビット線／ＢＬＬ０、／ＢＬＬ１の電位はＬレベル
となる。このときワード線ＷＬ１が活性化状態にあれば
ビット線ＢＬＬ０、ＢＬＬ１の電位はそれぞれコンタク
ト部ＣＷ１、ＣＷ４を介してメモリセル内のキャパシタ
ＭＣ０１、ＭＣ１１にそれぞれＨレベルの電位をデータ
として書込む。ワード線ＷＬ２が活性化状態にあればビ
ット線／ＢＬＬ０、／ＢＬＬ１の電位はコンタクト部Ｃ
Ｗ２、ＣＷ５を介してキャパシタＭＣ０２、ＭＣ１２に
与えられる。このときは入力信号と逆極性のＬレベルの
電位が書込まれる。
れるデータがＨ（ハイ）であるとする。入力されたカラ
ムアドレスが相当する値であれば、マルチビットテスト
時はビット線ＢＬＬ０、ＢＬＬ１の電位はＨレベルとな
り、ビット線／ＢＬＬ０、／ＢＬＬ１の電位はＬレベル
となる。このときワード線ＷＬ１が活性化状態にあれば
ビット線ＢＬＬ０、ＢＬＬ１の電位はそれぞれコンタク
ト部ＣＷ１、ＣＷ４を介してメモリセル内のキャパシタ
ＭＣ０１、ＭＣ１１にそれぞれＨレベルの電位をデータ
として書込む。ワード線ＷＬ２が活性化状態にあればビ
ット線／ＢＬＬ０、／ＢＬＬ１の電位はコンタクト部Ｃ
Ｗ２、ＣＷ５を介してキャパシタＭＣ０２、ＭＣ１２に
与えられる。このときは入力信号と逆極性のＬレベルの
電位が書込まれる。
【０１５４】したがって、外部から連続してＨデータを
与えたときは隣接するメモリセルのキャパシタには交互
にＨレベルの電位とＬレベルの電位が書込まれることに
なる。すなわち、マルチビットテストをすることによ
り、同時に隣接するメモリセル間の短絡故障を検出する
ことができる。
与えたときは隣接するメモリセルのキャパシタには交互
にＨレベルの電位とＬレベルの電位が書込まれることに
なる。すなわち、マルチビットテストをすることによ
り、同時に隣接するメモリセル間の短絡故障を検出する
ことができる。
【０１５５】この場合には図８で示したようにＩ／Ｏ線
ＩＯＡ、／ＩＯＢ、ＩＯＢ、／ＩＯＡにはそれぞれＨ、
Ｌ、Ｈ、Ｌの電位が加わる。隣接するＩ／Ｏ線どうしに
短絡故障が生じておればＩ／Ｏ線の電位を正常に保てな
いため誤動作するため、マルチビットテスト時に同時に
検出可能である。
ＩＯＡ、／ＩＯＢ、ＩＯＢ、／ＩＯＡにはそれぞれＨ、
Ｌ、Ｈ、Ｌの電位が加わる。隣接するＩ／Ｏ線どうしに
短絡故障が生じておればＩ／Ｏ線の電位を正常に保てな
いため誤動作するため、マルチビットテスト時に同時に
検出可能である。
【０１５６】つまり実施の形態１の半導体装置によれ
ば、チップ面積を増加させることなく、テストモードで
２ビット一括して書込／読出を行ないテストを高速化し
ても、１回の試験でメモリセル間の短絡故障とＩ／Ｏ線
間の短絡故障とを同時に検出することが可能になる。
ば、チップ面積を増加させることなく、テストモードで
２ビット一括して書込／読出を行ないテストを高速化し
ても、１回の試験でメモリセル間の短絡故障とＩ／Ｏ線
間の短絡故障とを同時に検出することが可能になる。
【０１５７】［実施の形態１の変形例１］図１３は、実
施の形態１の変形例１における半導体装置のＩ／Ｏ線と
ビット線との接続部の配置を示す概略図である。
施の形態１の変形例１における半導体装置のＩ／Ｏ線と
ビット線との接続部の配置を示す概略図である。
【０１５８】図１３を参照して、実施の形態１の変形例
１の半導体装置は、Ｉ／Ｏ線の配列順が実施の形態１の
半導体装置の場合と異なる。図９では、Ｉ／Ｏ線の配置
順はＩＯＡ、／ＩＯＢ、ＩＯＢ、／ＩＯＡの順であった
が、図１３ではＩ／Ｏ線の配置順は／ＩＯＢ、ＩＯＡ、
／ＩＯＡ、ＩＯＢの順になっている。またそれに従っ
て、図９のコンタクト部５４８、５５０、５５４、５６
０の配置が対応するＩ／Ｏ線上に移動している。
１の半導体装置は、Ｉ／Ｏ線の配列順が実施の形態１の
半導体装置の場合と異なる。図９では、Ｉ／Ｏ線の配置
順はＩＯＡ、／ＩＯＢ、ＩＯＢ、／ＩＯＡの順であった
が、図１３ではＩ／Ｏ線の配置順は／ＩＯＢ、ＩＯＡ、
／ＩＯＡ、ＩＯＢの順になっている。またそれに従っ
て、図９のコンタクト部５４８、５５０、５５４、５６
０の配置が対応するＩ／Ｏ線上に移動している。
【０１５９】図１３は、他の点は図９の場合と同様の構
成を有するので説明は繰返さない。Ｉ／Ｏ線を図１３に
示すような配置順にすることによっても実施の形態１の
場合と同様の効果を得ることができる。
成を有するので説明は繰返さない。Ｉ／Ｏ線を図１３に
示すような配置順にすることによっても実施の形態１の
場合と同様の効果を得ることができる。
【０１６０】［実施の形態１の変形例２］図１４は、実
施の形態１の変形例２の半導体装置におけるＩ／Ｏ線と
ビット線との接続部の配置を示す概略図である。
施の形態１の変形例２の半導体装置におけるＩ／Ｏ線と
ビット線との接続部の配置を示す概略図である。
【０１６１】図１４を参照して、このＩ／Ｏ線とビット
線との接続部は、辺５７１ａ、５７１ｂ、５７１ｃ、５
７１ｄを有する四角形５７１の内部に形成される。
線との接続部は、辺５７１ａ、５７１ｂ、５７１ｃ、５
７１ｄを有する四角形５７１の内部に形成される。
【０１６２】辺５７１ａと辺５７１ｂ、辺５７１ｂと辺
５７１ｃ、辺５７１ｃと辺５７１ｄ、辺５７１ｄと辺５
７１ａによってなされる角はそれぞれコーナ部５７１
ｆ、５７１ｇ、５７１ｈ、５７１ｅに対応する。
５７１ｃ、辺５７１ｃと辺５７１ｄ、辺５７１ｄと辺５
７１ａによってなされる角はそれぞれコーナ部５７１
ｆ、５７１ｇ、５７１ｈ、５７１ｅに対応する。
【０１６３】コーナ部５７１ｈ、５７１ｅ、５７１ｆ、
５７１ｇにはそれぞれトランジスタ５７２、５７８、５
７６、５７４が設けられおのおののトランジスタの中央
部には辺５７１ａと平行にゲート電極５８０が配置され
ている。このゲート電極５８０は、たとえばタングステ
ンシリサイドで形成される。
５７１ｇにはそれぞれトランジスタ５７２、５７８、５
７６、５７４が設けられおのおののトランジスタの中央
部には辺５７１ａと平行にゲート電極５８０が配置され
ている。このゲート電極５８０は、たとえばタングステ
ンシリサイドで形成される。
【０１６４】辺５７１ｃにほぼ沿うようにビット線ＢＬ
０が配置されており、辺５７１ａにほぼ沿うようにビッ
ト線／ＢＬ１が配置される。ビット線ＢＬ０とビット線
／ＢＬ１に挟まれる領域には、ビット線ＢＬ０に隣り合
ってビット線／ＢＬ０が配置され、ビット線／ＢＬ０と
ビット線／ＢＬ１との間にはビット線ＢＬ１が配置され
る。これらのビット線は、たとえばタングステンシリサ
イドで形成される。
０が配置されており、辺５７１ａにほぼ沿うようにビッ
ト線／ＢＬ１が配置される。ビット線ＢＬ０とビット線
／ＢＬ１に挟まれる領域には、ビット線ＢＬ０に隣り合
ってビット線／ＢＬ０が配置され、ビット線／ＢＬ０と
ビット線／ＢＬ１との間にはビット線ＢＬ１が配置され
る。これらのビット線は、たとえばタングステンシリサ
イドで形成される。
【０１６５】ビット線ＢＬ０はコンタクト部５９４でト
ランジスタ５７４の第１の不純物領域部に電気的に接続
される。ビット線／ＢＬ０はトランジスタ５７２の第１
の不純物領域にコンタクト部５９２で電気的に結合され
る。ビット線ＢＬ１はトランジスタ５７８の第１の不純
物領域にコンタクト部５９８で電気的に接続される。ビ
ット線／ＢＬ１はトランジスタ５７６の第１の不純物領
域にコンタクト部５９６で電気的に接続される。
ランジスタ５７４の第１の不純物領域部に電気的に接続
される。ビット線／ＢＬ０はトランジスタ５７２の第１
の不純物領域にコンタクト部５９２で電気的に結合され
る。ビット線ＢＬ１はトランジスタ５７８の第１の不純
物領域にコンタクト部５９８で電気的に接続される。ビ
ット線／ＢＬ１はトランジスタ５７６の第１の不純物領
域にコンタクト部５９６で電気的に接続される。
【０１６６】辺５７１ｄと辺５７１ｂの間には、辺５７
１ｄに沿うようにＩ／Ｏ線／ＩＯＡが配置され、辺５７
１ｂに沿うようにＩ／Ｏ線ＩＯＡが配置される。Ｉ／Ｏ
線ＩＯＡとＩ／Ｏ線／ＩＯＡとの間にはＩ／Ｏ線ＩＯＡ
に平行なＩ／Ｏ線／ＩＯＢがＩ／Ｏ線ＩＯＡと隣り合っ
て配置され、Ｉ／Ｏ線／ＩＯＡとＩ／Ｏ線／ＩＯＢとの
間にはＩ／Ｏ線／ＩＯＢと平行にＩ／Ｏ線ＩＯＢが配置
される。これらのＩ／Ｏ線はたとえば第１アルミニウム
層で形成される。
１ｄに沿うようにＩ／Ｏ線／ＩＯＡが配置され、辺５７
１ｂに沿うようにＩ／Ｏ線ＩＯＡが配置される。Ｉ／Ｏ
線ＩＯＡとＩ／Ｏ線／ＩＯＡとの間にはＩ／Ｏ線ＩＯＡ
に平行なＩ／Ｏ線／ＩＯＢがＩ／Ｏ線ＩＯＡと隣り合っ
て配置され、Ｉ／Ｏ線／ＩＯＡとＩ／Ｏ線／ＩＯＢとの
間にはＩ／Ｏ線／ＩＯＢと平行にＩ／Ｏ線ＩＯＢが配置
される。これらのＩ／Ｏ線はたとえば第１アルミニウム
層で形成される。
【０１６７】Ｉ／Ｏ線ＩＯＡはトランジスタ５７４の第
２の不純物領域とコンタクト部５８６で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＢは、トランジスタ５７６の第２
の不純物領域とコンタクト部５８８で電気的に接続され
る。Ｉ／Ｏ線／ＩＯＡはトランジスタ５７２の第２の不
純物領域とコンタクト部５８４で接続される。Ｉ／Ｏ線
ＩＯＢは、トランジスタ５７８の第２の不純物領域とコ
ンタクト部５９０で電気的に接続される。
２の不純物領域とコンタクト部５８６で電気的に接続さ
れる。Ｉ／Ｏ線／ＩＯＢは、トランジスタ５７６の第２
の不純物領域とコンタクト部５８８で電気的に接続され
る。Ｉ／Ｏ線／ＩＯＡはトランジスタ５７２の第２の不
純物領域とコンタクト部５８４で接続される。Ｉ／Ｏ線
ＩＯＢは、トランジスタ５７８の第２の不純物領域とコ
ンタクト部５９０で電気的に接続される。
【０１６８】四角形５７１の中央部には配線５８２が辺
５７１ａと平行に設けられ、配線５８２はゲート電極５
８０とコンタクト部６０２で電気的に接続される。
５７１ａと平行に設けられ、配線５８２はゲート電極５
８０とコンタクト部６０２で電気的に接続される。
【０１６９】辺５７１ａと辺５７１ｃとの中央部には列
選択線ＣＳＬが辺５７１ａと平行に設けられる。列選択
線ＣＳＬはコンタクト部６００で配線５８２と電気的に
接続される。配線５８２はたとえば第１アルミニウム層
で形成され、列選択線ＣＳＬはたとえば第２アルミニウ
ム層で形成される。このような配置とすることにより接
続部分の幅は従来の場合と同様の値に保つことができ
る。
選択線ＣＳＬが辺５７１ａと平行に設けられる。列選択
線ＣＳＬはコンタクト部６００で配線５８２と電気的に
接続される。配線５８２はたとえば第１アルミニウム層
で形成され、列選択線ＣＳＬはたとえば第２アルミニウ
ム層で形成される。このような配置とすることにより接
続部分の幅は従来の場合と同様の値に保つことができ
る。
【０１７０】図１４に示したＩ／Ｏ線の配置でも実施の
形態１と同様の効果を得ることができる。
形態１と同様の効果を得ることができる。
【０１７１】［実施の形態１の変形例３］図１５は、実
施の形態１の変形例３における半導体装置のＩ／Ｏ線と
ビット線との接続部の配置を示す概略図である。
施の形態１の変形例３における半導体装置のＩ／Ｏ線と
ビット線との接続部の配置を示す概略図である。
【０１７２】図１５を参照して、実施の形態１の変形例
１の半導体装置は、Ｉ／Ｏ線の配列順が実施の形態１の
変形例２の半導体装置の場合と異なる。図１４では、Ｉ
／Ｏ線の配置順は／ＩＯＡ、ＩＯＢ、／ＩＯＢ、ＩＯＡ
の順であったが、図１５ではＩ／Ｏ線の配置順はＩＯ
Ｂ、／ＩＯＡ、ＩＯＡ、／ＩＯＢの順になっている。ま
たそれに従って、図１４のコンタクト部５８４、５９
０、５８６、５８８の配置が対応するＩ／Ｏ線上に移動
している。
１の半導体装置は、Ｉ／Ｏ線の配列順が実施の形態１の
変形例２の半導体装置の場合と異なる。図１４では、Ｉ
／Ｏ線の配置順は／ＩＯＡ、ＩＯＢ、／ＩＯＢ、ＩＯＡ
の順であったが、図１５ではＩ／Ｏ線の配置順はＩＯ
Ｂ、／ＩＯＡ、ＩＯＡ、／ＩＯＢの順になっている。ま
たそれに従って、図１４のコンタクト部５８４、５９
０、５８６、５８８の配置が対応するＩ／Ｏ線上に移動
している。
【０１７３】図１５は、他の点は図１４の場合と同様の
構成を有するので説明は繰返さない。
構成を有するので説明は繰返さない。
【０１７４】Ｉ／Ｏ線を図１５に示すような配置順にす
ることによっても実施の形態１の場合と同様の効果を得
ることができる。
ることによっても実施の形態１の場合と同様の効果を得
ることができる。
【０１７５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１７６】
【発明の効果】請求項１記載の半導体記憶装置は、複数
のメモリセルに同じデータを書込／読出する動作のテス
トを行なう際、隣接するＩ／Ｏ線の短絡故障の発見も可
能であるので効率のよいテストを行なうことが可能であ
る。
のメモリセルに同じデータを書込／読出する動作のテス
トを行なう際、隣接するＩ／Ｏ線の短絡故障の発見も可
能であるので効率のよいテストを行なうことが可能であ
る。
【０１７７】請求項２および３記載の半導体記憶装置
は、一括して複数のメモリセルにデータを書込／読出で
き、かつ隣接するＩ／Ｏ線の短絡故障の発見も可能であ
るので効率のよいテストを行なうことが可能である。
は、一括して複数のメモリセルにデータを書込／読出で
き、かつ隣接するＩ／Ｏ線の短絡故障の発見も可能であ
るので効率のよいテストを行なうことが可能である。
【０１７８】請求項４〜７記載の半導体記憶装置は、請
求項１記載の半導体記憶装置の奏する効果に加えて、チ
ップ面積の増加を招くことがなく効率のよいテストを行
なうことが可能である。
求項１記載の半導体記憶装置の奏する効果に加えて、チ
ップ面積の増加を招くことがなく効率のよいテストを行
なうことが可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 半導体記憶装置１の主要部の構成を示す概略
ブロック図である。
ブロック図である。
【図３】 図１に示した行デコーダ２６の詳細を示す回
路図である。
路図である。
【図４】 図１に示した列デコーダ２８の詳細を示す回
路図である。
路図である。
【図５】 Ｉ／Ｏ線の配置を検討した第１の例を説明す
るための回路図である。
るための回路図である。
【図６】 図５に示したＩ／Ｏ線分離ゲート部分の配置
を示すための概略図である。
を示すための概略図である。
【図７】 ビット線とＩ／Ｏ線との接続部の配置を説明
する概略図である。
する概略図である。
【図８】 実施の形態１の半導体記憶装置のメモリセル
アレイとセンスアンプおよびＩ／Ｏ分離ゲート部の詳細
を示す回路図である。
アレイとセンスアンプおよびＩ／Ｏ分離ゲート部の詳細
を示す回路図である。
【図９】 図８に示したＩ／Ｏ線とビット線の接続部の
配置を示す概略図である。
配置を示す概略図である。
【図１０】 テストモードにおける読出時の動作を説明
するための動作波形図である。
するための動作波形図である。
【図１１】 テストモードにおける書込時の動作を説明
するための動作波形図である。
するための動作波形図である。
【図１２】 メモリセルに書込まれるデータとメモリセ
ルの配置を説明するための概略図である。
ルの配置を説明するための概略図である。
【図１３】 実施の形態１の変形例１における半導体装
置のＩ／Ｏ線とビット線との接続部の配置を示す概略図
である。
置のＩ／Ｏ線とビット線との接続部の配置を示す概略図
である。
【図１４】 実施の形態１の変形例２の半導体装置にお
けるＩ／Ｏ線とビット線との接続部の配置を示す概略図
である。
けるＩ／Ｏ線とビット線との接続部の配置を示す概略図
である。
【図１５】 実施の形態１の変形例３における半導体装
置のＩ／Ｏ線とビット線との接続部の配置を示す概略図
である。
置のＩ／Ｏ線とビット線との接続部の配置を示す概略図
である。
【図１６】 従来の半導体記憶装置の主要部の構成を示
す概略図である。
す概略図である。
【図１７】 米国特許５，０２１，９９８号公報に開示
されている従来の半導体記憶装置の回路図である。
されている従来の半導体記憶装置の回路図である。
【図１８】 図１７に示したＩ／Ｏ線とビット線との接
続部分の配置を示す概略図である。
続部分の配置を示す概略図である。
１ 半導体記憶装置、２〜６ 制御信号入力端子、８
アドレス信号入力端子群、１０ 電源端子、１２ 接地
端子、Ｄｉｎ 入力端子、Ｄｏｕｔ 出力端子、２２
クロック発生回路、１８ ゲート回路、２０ データ入
力バッファ、３４ データ出力バッファ、２４ 行およ
び列アドレスバッファ、２６ 行デコーダ、２８ 列デ
コーダ、３０ センスアンプ＋入出力制御回路、３２
メモリセルアレイ、４２ 列メインデコーダ、４４，４
８ メモリセルアレイ、５０，５２ 行メインデコー
ダ、４６ Ｉ／Ｏゲートおよびセンスアンプ、６２〜６
８Ｉ／Ｏ線分離ゲート、７８，８０，７０ 差動増幅
器、８２ ＥＸＮＯＲ回路、７２，８４ 出力線分離ゲ
ート、７６ バッファ、５４，５６，７４ インバー
タ、５８，６０ クロックドインバータ、ＣＳＬ０〜Ｃ
ＳＬ７ 列選択線、ＷＬ０〜ＷＬ１５ ワード線、ＣＡ
Ｄ［０］〜ＣＡＤ［３］，／ＣＡＤ［０］〜／ＣＡＤ
［３］，ＲＡＤ［０］〜ＲＡＤ［３］，／ＲＡＤ［０］
〜／ＲＡＤ［３］内部アドレス信号、ＩＯＡ，／ＩＯ
Ａ，ＩＯＢ，／ＩＯＢ Ｉ／Ｏ線、２２４，２２８，２
５４，２５８，２６４，２６８，２９４，２９８ キャ
パシタ、２２２，２２８，２５２，２５８，２６２，２
６８，２９２，２９８ アクセストランジスタ、４３
０，４３２，４４２，４４４，４７０，４７２，４８
２，４８４ビット線分離ゲート、４３４，４７４ セン
スアンプ、４４０，４８０ イコライザ、４３６，４３
８，４７６，４７８ Ｉ／Ｏ線分離ゲート、５３０，５
３６，５４０，５４２ トランジスタ、５３２ ゲート
電極、５４６，５４８，５５４，５５６，５５８，５６
０，５６８，５６６ コンタクト部。
アドレス信号入力端子群、１０ 電源端子、１２ 接地
端子、Ｄｉｎ 入力端子、Ｄｏｕｔ 出力端子、２２
クロック発生回路、１８ ゲート回路、２０ データ入
力バッファ、３４ データ出力バッファ、２４ 行およ
び列アドレスバッファ、２６ 行デコーダ、２８ 列デ
コーダ、３０ センスアンプ＋入出力制御回路、３２
メモリセルアレイ、４２ 列メインデコーダ、４４，４
８ メモリセルアレイ、５０，５２ 行メインデコー
ダ、４６ Ｉ／Ｏゲートおよびセンスアンプ、６２〜６
８Ｉ／Ｏ線分離ゲート、７８，８０，７０ 差動増幅
器、８２ ＥＸＮＯＲ回路、７２，８４ 出力線分離ゲ
ート、７６ バッファ、５４，５６，７４ インバー
タ、５８，６０ クロックドインバータ、ＣＳＬ０〜Ｃ
ＳＬ７ 列選択線、ＷＬ０〜ＷＬ１５ ワード線、ＣＡ
Ｄ［０］〜ＣＡＤ［３］，／ＣＡＤ［０］〜／ＣＡＤ
［３］，ＲＡＤ［０］〜ＲＡＤ［３］，／ＲＡＤ［０］
〜／ＲＡＤ［３］内部アドレス信号、ＩＯＡ，／ＩＯ
Ａ，ＩＯＢ，／ＩＯＢ Ｉ／Ｏ線、２２４，２２８，２
５４，２５８，２６４，２６８，２９４，２９８ キャ
パシタ、２２２，２２８，２５２，２５８，２６２，２
６８，２９２，２９８ アクセストランジスタ、４３
０，４３２，４４２，４４４，４７０，４７２，４８
２，４８４ビット線分離ゲート、４３４，４７４ セン
スアンプ、４４０，４８０ イコライザ、４３６，４３
８，４７６，４７８ Ｉ／Ｏ線分離ゲート、５３０，５
３６，５４０，５４２ トランジスタ、５３２ ゲート
電極、５４６，５４８，５５４，５５６，５５８，５６
０，５６８，５６６ コンタクト部。
Claims (7)
- 【請求項１】 半導体基板の主表面上に形成される半導
体記憶装置であって、 第１の論理値と第２の論理値のうちいずれかの論理値を
とる第１のデータを記憶する第１のメモリセルと、 前記第１のデータを前記第１のメモリセルに伝達する第
１のビット線対と、 前記第１のデータを前記第１のビット線対に伝達する第
１の入出力線対と、 前記第１の論理値と前記第２の論理値のうちいずれかの
論理値をとる第２のデータを記憶する第２のメモリセル
と、 前記第２のデータを前記第２のメモリセルに伝達する第
２のビット線対と、 前記第２のデータを前記第２のビット線対に伝達する第
２の入出力線対とを備え、 前記第１の入出力線対は、 前記第１のデータが前記第１の論理値のときは第１の電
位となり前記第１のデータが前記第２の論理値のときは
前記第１の電位より低い第２の電位となる第１の正極性
入出力線と、 前記第１のデータに応じて前記第１の正極性入出力線に
対して相補的な電位となる第１の負極性入出力線とを含
み、 前記第２の入出力線対は、 前記第２のデータが前記第１の論理値のときは前記第１
の電位となり前記第２のデータが前記第２の論理値のと
きは前記第２の電位となる第２の正極性入出力線と、 前記第２のデータに応じて前記第２の正極性入出力線に
対して相補的な電位となる第２の負極性入出力線とを含
み、 前記第１の正極性入出力線と前記第２の正極性入出力線
のうちいずれか一方は前記半導体主表面上に少なくとも
一部が前記第１および第２の負極性入出力線の両方に隣
接して配置される、半導体記憶装置。 - 【請求項２】 外部からの指示をうけて前記第１のメモ
リセルと前記第２のメモリセルとに同じデータを読み書
きするテスト動作の制御をするテスト制御手段をさらに
備え、 前記テスト制御手段は、外部からの指示をうけ、前記第
１のメモリセルと前記第２のメモリセルとに一括して同
じデータを読み書きするテスト動作の制御をする、請求
項１記載の半導体記憶装置。 - 【請求項３】 前記テスト制御手段は、 前記テスト動作にて読出された前記第１のデータと前記
第２のデータとの一致を検出し、外部に対して結果を出
力する一致検出手段を含む、請求項２記載の半導体記憶
装置。 - 【請求項４】 前記第１、２の正極性入出力線と前記第
１、第２の負極性入出力線とは、前記半導体主表面上に
少なくとも一部が前記第１の正極性入出力線、前記第２
の負極性入出力線、前記第２の正極性入出力線、前記第
１の負極性入出力線の順に並んで配置される、請求項１
記載の半導体記憶装置。 - 【請求項５】 前記第１のビット線対は、 前記第１のデータが前記第１の論理値のときは前記第１
の電位となり前記第１のデータが前記第２の論理値のと
きは前記第１の電位より低い第２の電位となる第１の正
極性ビット線と、 前記第１のデータに応じて前記第１の正極性ビット線に
対して相補的な電位となる第１の負極性ビット線とを含
み、 前記第２のビット線対は、 前記第２のデータが前記第１の論理値のときは前記第１
の電位となり前記第２のデータが前記第２の論理値のと
きは前記第２の電位となる第２の正極性ビット線と、 前記第２のデータに応じて前記第２の正極性ビット線に
対して相補的な電位となる第２の負極性ビット線とを含
み、 前記第１、２の正極性ビット線と前記第１、第２の負極
性ビット線とは、前記半導体主表面上に前記第１の正極
性入出力線、前記第１の負極性入出力線、前記第２の正
極性入出力線、前記第２の負極性入出力線の順に並んで
配置され、 前記第１のメモリセルへのデータ授受に応じて前記第１
の正極性入出力線と前記第１の正極性ビット線とを接続
する第１のトランジスタと、 前記第１のメモリセルへのデータ授受に応じて前記第１
の負極性入出力線と前記第１の負極性ビット線とを接続
する第２のトランジスタと、 前記第２のメモリセルへのデータ授受に応じて前記第２
の正極性入出力線と前記第２の正極性ビット線とを接続
する第３のトランジスタと、 前記第２のメモリセルへのデータ授受に応じて前記第２
の負極性入出力線と前記第２の負極性ビット線とを接続
する第４のトランジスタとをさらに備え、 前記第１のトランジスタは、前記第１の正極性入出力線
の下部から前記第２の負極性入出力線の下部にわたる領
域に設けられ、 前記第２のトランジスタは、前記第２の正極性入出力線
の下部から前記第１の負極性入出力線の下部にわたる領
域に設けられ、 前記第３のトランジスタは、前記第２の正極性入出力線
の下部から前記第１の負極性入出力線の下部にわたる領
域に設けられ、 前記第４のトランジスタは、前記第１の正極性入出力線
の下部から前記第２の負極性入出力線の下部にわたる領
域に設けられる、請求項４記載の半導体記憶装置。 - 【請求項６】 前記第１、２の正極性入出力線と前記第
１、第２の負極性入出力線とは、前記半導体主表面上に
少なくとも一部が前記第２の正極性入出力線、前記第１
の負極性入出力線、前記第１の正極性入出力線、前記第
２の負極性入出力線の順に並んで配置される、請求項１
記載の半導体記憶装置。 - 【請求項７】 前記第１のビット線対は、 前記第１のデータが前記第１の論理値のときは前記第１
の電位となり前記第１のデータが前記第２の論理値のと
きは前記第１の電位より低い第２の電位となる第１の正
極性ビット線と、 前記第１のデータに応じて前記第１の正極性ビット線に
対して相補的な電位となる第１の負極性ビット線とを含
み、 前記第２のビット線対は、 前記第２のデータが前記第１の論理値のときは前記第１
の電位となり前記第２のデータが前記第２の論理値のと
きは前記第２の電位となる第２の正極性ビット線と、 前記第２のデータに応じて前記第２の正極性ビット線に
対して相補的な電位となる第２の負極性ビット線とを含
み、 前記第１、２の正極性ビット線と前記第１、第２の負極
性ビット線とは、前記半導体主表面上に前記第１の正極
性入出力線、前記第１の負極性入出力線、前記第２の正
極性入出力線、前記第２の負極性入出力線の順に並んで
配置され、 前記第１のメモリセルへのデータ授受に応じて前記第１
の正極性入出力線と前記第１の正極性ビット線とを接続
する第１のトランジスタと、 前記第１のメモリセルへのデータ授受に応じて前記第１
の負極性入出力線と前記第１の負極性ビット線とを接続
する第２のトランジスタと、 前記第２のメモリセルへのデータ授受に応じて前記第２
の正極性入出力線と前記第２の正極性ビット線とを接続
する第３のトランジスタと、 前記第２のメモリセルへのデータ授受に応じて前記第２
の負極性入出力線と前記第２の負極性ビット線とを接続
する第４のトランジスタとをさらに備え、 前記第１のトランジスタは、前記第１の正極性入出力線
の下部から前記第２の負極性入出力線の下部にわたる領
域に設けられ、 前記第２のトランジスタは、前記第２の正極性入出力線
の下部から前記第１の負極性入出力線の下部にわたる領
域に設けられ、 前記第３のトランジスタは、前記第２の正極性入出力線
の下部から前記第１の負極性入出力線の下部にわたる領
域に設けられ、 前記第４のトランジスタは、前記第１の正極性入出力線
の下部から前記第２の負極性入出力線の下部にわたる領
域に設けられる、請求項６記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10102556A JPH11297096A (ja) | 1998-04-14 | 1998-04-14 | 半導体記憶装置 |
| US09/165,502 US6091651A (en) | 1998-04-14 | 1998-10-02 | Semiconductor memory device with improved test efficiency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10102556A JPH11297096A (ja) | 1998-04-14 | 1998-04-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297096A true JPH11297096A (ja) | 1999-10-29 |
Family
ID=14330520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10102556A Withdrawn JPH11297096A (ja) | 1998-04-14 | 1998-04-14 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091651A (ja) |
| JP (1) | JPH11297096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10066486B3 (de) * | 1999-12-30 | 2013-07-25 | 658868 N.B. Inc. | Halbleitervorrichtung |
| JP2015023116A (ja) * | 2013-07-18 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275435B1 (en) * | 1999-03-31 | 2001-08-14 | Vanguard International Semiconductor Corp. | Bi-directional sense amplifier stage for memory datapath |
| JP2001126470A (ja) * | 1999-10-26 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| JPH01278065A (ja) * | 1988-04-28 | 1989-11-08 | Hitachi Ltd | 半導体記憶装置 |
| JPH0752597B2 (ja) * | 1989-10-30 | 1995-06-05 | 三菱電機株式会社 | 半導体メモリ装置 |
| JP2824713B2 (ja) * | 1992-04-24 | 1998-11-18 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3631277B2 (ja) * | 1995-01-27 | 2005-03-23 | 株式会社日立製作所 | メモリモジュール |
-
1998
- 1998-04-14 JP JP10102556A patent/JPH11297096A/ja not_active Withdrawn
- 1998-10-02 US US09/165,502 patent/US6091651A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10066486B3 (de) * | 1999-12-30 | 2013-07-25 | 658868 N.B. Inc. | Halbleitervorrichtung |
| JP2015023116A (ja) * | 2013-07-18 | 2015-02-02 | ルネサスエレクトロニクス株式会社 | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6091651A (en) | 2000-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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