DE3525575C2 - - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Anspruches 1.

Eine derartige Halbleiterspeichereinrichtung ist aus Fujishima et al.: A 256 K Dynamic RAM with Page-Nibble Mode; In: IEEE Journal of Solid-State Circuits, Band SC 18, Nr. 5, October 83, Seiten 470 bis 478 bekannt. Diese Halbleiterspeichereinrichtung ist zwischen Seitenmodus und Gruppenmodus umschaltbar.

Ein externes Betriebsablaufsignal weist eine maximale Vorladezeit auf, wenn die Speichereinrichtung in der Gruppenbetriebsart betrieben werden soll. Es weist eine minimale Vorladezeit auf, wenn sie in der Seitenbetriebsart betrieben werden soll. Wenn derartige Begrenzungen der Vorladezeit nicht akzeptabel sind, muß die ausschließliche Seitenbetriebsart oder die ausschließliche Gruppenbetriebsart festgelegt werden. Diese werden unter Verwendung bestimmter Masken hardwaremäßig festgelegt. Ein Wechsel der Betriebsart ist dann nicht mehr möglich.

Als eines der Verfahren zum Lesen und Schreiben von Daten in eine dynamische Halbleiterspeichereinrichtung ist ein Betrieb in der sogenannten Seitenbetriebsart bekannt. Die Seitenbetriebsart ist z. B. offenbart in der US-PS 41 56 938 von R. J. Proebsting et al., MOSTEK Corp., mit der Bezeichnung "MOSFET MEMORY CHIP WITH SINGLE DECODER AND BI-LEVEL INTERCONNECT LINES" veröffentlicht am 29. Mai 1979.

Fig. 7 ist ein Ablaufdiagramm in der Seitenbetriebsart, das die externen Steuersignale zeigt, die an die dynamische Halbleiterspeichereinrichtung angelegt werden und die ausgelesenen Daten. Bezogen auf Fig. 7 wird im folgenden der Datenlesebetrieb in der Seitenbetriebsart beschrieben.

Eine solche Halbleiterspeichereinrichtung empfängt Reihenadressen und Spaltenadressen sequentiell und daher werden, um diese Adressen zu speichern, Übernahmesignale, die mit (Reihenadressenübernahmesignal) und (Spaltenadreßübernahmesignal) bezeichnet werden, jeweils an die Halbleiterspeichereinrichtung angelegt.

Zunächst geht ein externes Reihenadreßübernahmesignal, das von außen angelegt wird (im folgenden als Ext. bezeichnet) in einen aktiven Zustand mit einem logischen Pegel "L" (im folgenden einfach als "L" bezeichnet), um die Halbleiterspeichereinrichtung freizugeben. Das Signal Ext. wird an eine RAS-Pufferschaltung angelegt. Mit der Änderung von Ext. nach "L", das als Triggersignal dient, geht ein internes RAS-Signal (im folgenden als Int. RAS bezeichnet) nach "H" und wird an eine Adreßpufferschaltung von der RAS-Pufferschaltung angelegt. Mit der Änderung von Int. RAS nach "H", das als Triggersignal dient, akzeptiert die Adreßpufferschaltung eine Reihenadresse und erzeugt dann eine interne Reihenadresse. Die interne Reihenadresse wird an einen Reihendekoder angelegt, in dem eine einzelne Wortzeile (Reihe) entsprechend der Reihenadresse ausgewählt wird.

Anschließend wird ein externes Spaltenadreßübernahmesignal (im folgenden als Ext. bezeichnet) in den aktiven Zustand nach "L" gebracht und wird an eine interne CAS-Pufferschaltung angelegt. Ein internes CAS-Signal (im folgenden als Int. CAS bezeichnet), das sich von "L" nach "H" mit der Änderung von Ext. als ein Triggersignal ändert, wird von der internen CAS-Pufferschaltung zu der Adreßpufferschaltung angelegt. Mit der Änderung von Int. CAS zu "H", das als Triggersignal dient, akzeptiert die Adreßpufferschaltung eine Spaltenadresse und erzeugt eine interne Spaltenadresse. Die interne Spaltenadresse wird an einen Spaltendekoder angelegt, in dem eine Bit-Zeile (Spalte) entsprechend der Spaltenadresse ausgewählt wird. Durch den oben beschriebenen Betrieb wird eine durch die Reihenadresse und Spaltenadresse spezifizierte Speicherzelle ausgewählt, und der in dieser gewählten Speicherzelle gespeicherte Datenwert wird ausgelesen.

Dann wird Ext. in einen inaktiven Zustand nach "H" gebracht und ein internes -Signal (im folgenden als Int. bezeichnet), das von dem internen CAS-Pufferschaltkreis ausgegeben wird, ändert sich von "L" nach "H". Bei diesem Int. = "H" werden der Spaltendekoder und die Datenausgangsschaltung rückgesetzt. Anschließend geht das Ext. wieder nach "L" und eine neue Spaltenadresse wird angenommen. Eine dieser neuen Spaltenadresse entsprechende Bit-Zeile wird ausgewählt, und die Daten in einer neu ausgewählten Speicherzelle werden ausgelesen. Der oben beschriebene Betrieb wird während einer Zeitdauer von "L" des Ext. - Signals wiederholt. Folglich ist es zu verstehen, daß die Seitenbetriebsart eine Betriebsart ist, bei der Bit-Zeilen nur durch Ändern der Spaltenadressen gewählt werden, und die Daten werden nacheinander aus den Speicherzellen, die mit einer Wortzeile verbunden sind, ausgelesen, solange die Reihenadresse in demselben Zustand gehalten wird. Durch diesen sequentiellen Betrieb ist es möglich, Daten mit einer hohen Geschwindigkeit zu lesen, da es nicht notwendig ist, alle Reihen und Spalten anzuwählen. Das Schreiben der Daten kann unter Verwendung einer Eingangspufferschaltung anstatt der Ausgangspufferschaltung durchgeführt werden, wodurch die Daten in die entgegengesetzte Richtung fließen.

Im Gegensatz zu dem oben beschriebenen wird ein neues Verfahren zum Lesen und Schreiben von Daten, das auch Gruppenbetriebsart (nibble mode) genannt wird, seit einiger Zeit vorgeschlagen, und diese Gruppenbetriebsart findet ihre praktische Anwendung in solchen Einrichtungen wie z. B. einem 64K Bit-dynamischen RAM, 256K dynamischen RAM etc.. Die Gruppenbetriebsart ist z. B. in "A 100 ns 64K Dynamic RAM using Redundancy Techniques" von S. S. Eaton, S. S. Sherfield et al., Inmos. Corp., ISSCC Dig. of Technical Papers, Seite 84 bis Seite 85, Februar 1981 oder in der US-PS 43 44 156 S. S. Eaton Jr., D. R. Wooten, Inmos Corp., mit dem Titel "High Speed Data Transfer for a Semiconductor Memory", veröffentlicht am 10. 8.1982, beschrieben.

Fig. 8 zeigt ein Beispiel eines Aufbaus eines 64K Bit-dynamischen RAM, bei dem die Gruppenbetriebsart bewirkt werden kann. Bezogen auf Fig. 8 wird der Aufbau des RAM insbesondere in Verbindung mit einem Speicherteil, einem Wortzeilenauswahlsystem, einem Bit-Zeilenauswahlsystem und einem Datenausgabesystem beschrieben.

Der Speicherteil schließt 256 Wortzeilen WL 0 bis WL 255 und 256 Bit-Zeilen BL 0 bis BL 255 ein. Entsprechend jedem Schnittpunkt zwischen einer Wortzeile und einer Bit-Zeile ist eine Speicherzelle MC vorgesehen, wobei die jeweiligen Speicherzellen mit den in Verbindung stehenden Wortzeilen und Bit-Zeilen verbunden sind. Der Speicherteil ist in zwei Bereiche unterteilt, die jeweils 32K Bit einschließen. In der Mitte des Speicherteils sind Leseverstärker SA 0 bis SA 255 zur Verstärkung der Daten-Bit jeweils mit den Bit-Zeilen BL 0 bis BL 255 verbunden.

Das Wortzeilenauswahlsystem weist eine RAS-Pufferschaltung RB zum Anlegen des Int. RAS an jede der Adreßpufferschaltungen A 0 bis A 7 nach Empfang des Signals Ext. ; Adreßpufferschaltungen A 0 bis A 7 zum Empfangen einer Reihenadresse als Reaktion auf das Int. RAS-Signal, um ein Reihenadreßsignal an einen Reihendekoder RD anzulegen und den Reihendekoder RD zum Dekodieren des Reihenadreßsignals von den Adreßpufferschaltungen A 0 bis A 7 um eine Wortzeile entsprechend dem Reihenadreßsignal auszuwählen, auf.

Das Bit-Zeilenauswahlsystem weist eine CAS-Pufferschaltung CB zum Anlegen des Int. CAS-Signals an die Adreßpufferschaltungen A 0 bis A 7 nach Empfang des Signals Ext. ; Adreßpufferschaltungen A 0 bis A 5 zum Empfang einer Spaltenadresse nach Empfang des Int. CAS-Signals, um ein Spaltenadreßsignal an einen Spaltendekoder CD anzulegen und den Spaltendekoder CD zum Dekodieren des Spaltenadreßsignals, das von den Adreßpufferschaltungen A 0 bis A 5 empfangen wird, um gleichzeitig vier Bit-Zeilen auszuwählen, auf.

Das Datenausgabesystem weist Datenregister DR 1 bis DR 4 zum jeweiligen Speichern von einem Bit aus den vier Bit-Daten, die von dem Spaltendekoder CD über die entsprechenden Leseverstärker, den Spaltendekoder CD und die Signalzeilen I/O 1 bis I/O 4 gewählt werden; und eine Ausgangspufferschaltung OB zum seriellen Anlegen der von den Datenregistern empfangenen Signale an eine externe Einrichtung. In den Pfaden, die die Datenregister DR 1 bis DR 4 mit der Ausgangspufferschaltung OB verbinden, sind Schalter SW 1 bis SW 4, von denen jeder einen Feldeffekttransistor aufweist, jeweils vorgesehen. Die Gate-Elektroden der Transistorschalter SW 1 bis SW 4 sind jeweils über Signalleitungen Y _1N bis Y _4N mit Datenwählern DS 1 bis DS 4 verbunden, die den Zustand der Schalter SW 1 bis SW 4 jeweils steuern. Die Datenwähler DS 1 bis DS 4 bilden ein Schieberegister SR. An das Schieberegister SR, das von den Datenwählern DS 1 bis DS 4 gebildet wird, werden die Signale von den Adreßpufferschaltungen A 6 und A 7 angelegt, so daß die den Signalen entsprechenden Daten ausgewählt werden. Folglich werden die dazu entsprechenden Schalter ausgewählt, um eingeschaltet zu werden, so daß die in den entsprechenden Datenregistern gespeicherten Daten ausgelesen werden. Das Signal Int. CAS von der CAS-Pufferschaltung CB wird ebenfalls an die Datenregister DR 1 bis DR 4, das Schieberegister SR und die Ausgangspufferschaltung OB angelegt, so daß der Betriebsablauf der jeweiligen Schaltungen gesteuert wird.

Fig. 9 ist ein Betriebsablauf-Diagramm, das die externen Steuersignale und die in der Gruppenbetriebsart gelesenen Daten in einer Halbleiterspeichereinrichtung nach Fig. 8 betrifft. Im folgenden wird die Gruppenbetriebsart in bezug auf die Fig. 8 und 9 beschrieben.

Zunächst geht das Signal Ext. nach "L", so daß die RAS- Pufferschaltung RB freigegeben wird. Mit der Änderung von Ext. nach "L", das als Triggersignal dient, ändert sich Int. RAS, das von der RAS-Pufferschaltung RB ausgegeben wird, von "L" nach "H". Mit der Änderung von Int. RAS von "L" nach "H", das als Triggersignal für die Adreßpufferschaltungen A 0 bis A 7 dient, wird das Reihenadreßsignal in die Adreßpufferschaltungen A 0 bis A 7 und den Reihendekoder RD aufgenommen, so daß eine dementsprechende Wortzeile unter den 256 Wortzeilen WL 0 bis WL 255 ausgewählt wird.

Anschließend geht das Signal Ext. nach "L" und diese Änderung nach "L" dient als Triggersignal, um die CAS-Pufferschaltung CB freizugeben. Folglich ändert sich das von dieser ausgegebene Int. CAS-Signal von "L" nach "H". Synchron mit dem Wechsel von Int. CAS nach "H" werden die Adreßpufferschaltungen A 0 bis A 7 aktiviert, um das Spaltenadreßsignal aufzunehmen. Die Ausgangssignale von den Adreßpufferschaltungen A 0 bis A 5 werden an den Spaltendekoder CD angelegt, so daß der Spaltendekoder CD gleichzeitig unter den 256 Bit-Zeilen BL 0 bis BL 255 vier aufeinanderfolgende Bit- Zeilen entsprechend dem Spaltenadreßsignal von den Pufferschaltungen A 0 bis A 5 auswählt. Durch den oben beschriebenen Betrieb werden vier Speicherzellen gewählt, und die Daten in den gewählten Speicherzellen werden an die Datenregister DR 1 bis DR 4 über die Leseverstärker, den Spaltendekoder CD und die Signalleitungen I/O 1 bis I/O 4 angelegt. Die Datenregister DR 1 bis DR 4 speichern die jeweils angelegten Daten.

Zu diesem Zeitpunkt wird Int. CAS ebenfalls an das Schieberegister SR und die Augangspufferschaltung OB angelegt, die sich im freigegebenen Zustand befinden. Die Signale von den Adreßpufferschaltungen A 6 und A 7 werden an das Schieberegister SR angelegt, so daß die entsprechenden Datenwähler gewählt werden und die entsprechenden Transistorschalter im AN-Zustand sind. Folglich werden die Daten, die in den Datenregistern, welche mit den leitenden Schaltern verbunden sind, gespeichert sind, über die Ausgangspufferschaltung OB ausgegeben.

Dann wird, wie in Fig. 9 gezeigt, für den Zustand des Signals Ext. = "L" das Signal Ext. zunächst in den "H"- und dann in den "L"-Zustand gebracht. Als Folge davon arbeitet das Schieberegister SR so, daß der erste gewählte und leitende Schalter in den nichtleitenden Zustand gebracht wird, und ein folgender Schalter wird leitend. Wenn z. B. nur der Schalter SW 1 zunächst gewählt wird und leitend wird durch den Datenwähler DS 1 als Reaktion auf das Signal von den Adreßpufferschaltungen A 6 und A 7, dann wird der Schalter SW 1 in den nichtleitenden Zustand gebracht, und nur der Schalter SW 2 ist leitend. Durch Wiederholen dieses Betriebs arbeitet das Schieberegister SR unabhängig von einer externen Adresse, und die zunächst gewählten vier Bit-Daten werden nacheinander ausgelesen.

Somit ändert sich in der Gruppenbetriebsart das Ext. -Signal in der Reihenfolge "H" → "L" → "H" → "L" mit einem in dem "L"-Zustand gehaltenen Ext. -Signal, wodurch die in den Datenregistern DR 1 bis DR 4 gespeicherten Daten nacheinander ausgelesen werden. Das Schreiben der Daten kann durch Verwendung einer Eingangspufferschaltung anstatt einer Ausgangspufferschaltung durchgeführt werden, wodurch die Daten in die entgegengesetzte Richtung fließen.

Wie oben beschrieben unterscheidet sich die Gruppenbetriebsart von der Seitenbetriebsdauer dadurch, daß bei der Gruppenbetriebsart es nicht notwendig ist, eine Spaltenadresse jedesmal zur Wahl einer Bit-Zelle anzuwählen, und die Daten können daher mit einer höheren Geschwindigkeit als in der Seitenbetriebsart ausgelesen werden. Die Gruppenbetriebsart hat jedoch den Nachteil, daß nur die zunächst gewählten vier Bit-Daten gelesen werden können.

Somit sind, obgleich der Betrieb der Halbleiterspeichereinrichtung in der Seitenbetriebsart sich wesentlich von dem in der Gruppenbetriebsart, wie oben beschrieben, unterscheidet, die Zeitabläufe des Ext. -Signals und des Ext. -Signals in den beiden Betriebsarten, wie aus den Fig. 7 und 9 zu erkennen ist, vollständig dieselben, und daher ist es möglich, nur eine der beiden Betriebsarten in einer herkömmlichen Halbleiterspeichereinrichtung zu unterstützen, da dessen Betriebsart von außen nicht erkannt werden kann.

Daher ist es Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung der eingangs beschriebenen Art vorzusehen, die zwischen Seitenbetriebsart und Gruppenbetriebsart bei wahlfreier Vorladezeit betreibbar ist.

Die Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung der eingangs beschriebenen Art, die gekennzeichnet ist durch die kennzeichnenden Merkmale des Anspruches 1.

Das heißt, daß eine Halbleiterspeichereinrichtung vorgesehen ist, bei der die Seitenbetriebsart und die Gruppenbetriebsart mit der gleichen Halbleitereinrichtung durch Anlegen eines Betriebsart-Wahlsignals durchgeführt werden können, um zwischen der Seitenbetriebsart und der Gruppenbetriebsart und einer ständigen Gruppenbetriebsart zu wählen, wobei die Gruppenbetriebsart und die Seitenbetriebsart abwechselnd während einer Zeitspanne von "L" des Ext. -Signals durch geeignetes Steuern eines Betriebsart-Wahlsignals gewählt werden.

Ein konkreter Aufbau der Erfindung schließt eine Seiten-/ Gruppen-Schaltsignalerzeugungsschaltung zum Erzeugen eines Signals zur Bestimmung einer Betriebsart und erste und zweite CAS-Pufferschaltungen, zusätzlich zu einer Halbleiterspeichereinrichtung, bei der die herkömmliche Gruppenbetriebsart gewählt werden kann, ein.

Die erste CAS-Pufferschaltung empfängt und invertiert ein Ext. -Signal, um ein CAS 1-Signal zu erzeugen, das an eine Seiten-/Gruppen-Schaltsignalerzeugungsschaltung, ein Datenwahlschieberegister zum Wählen des Datenregisters zum Abspeichern der Daten und eine Ausgangspufferschaltung angelegt wird.

Die Seiten-/Gruppen-Schaltsignalerzeugungsschaltung empfängt - und CAS 1-Signale, die synchron mit einem Ext. -Signal, das von außen angelegt wird, erzeugt werden, um eine Betriebsart und ein Ext. -Signal von der RAS-Pufferschaltung zu bestimmen. Neben dem Empfang der oben erwähnten Signale erzeugt die Seiten-/Gruppen-Wahlsignalerzeugungsschaltung ein Signal synchron mit dem Ext. -Signal und ein Signal C, das als ein Triggersignal mit CAS 1 ansteigt und als ein Triggersignal mit Ext. fällt, so daß die so erzeugten Signale an die zweite CAS-Pufferschaltung angelegt werden.

Die zweite CAS-Pufferschaltung schließt in der ersten Stufe ein OR-Gatter zum Empfang der Signale und C und ein NAND-Gatter zum Empfang der Ausgangssignale von dem OR-Gatter und dem Signal Ext. ein. Da die Signale von der zweiten CAS-Pufferschaltung, das Signal CAS 2 von dem NAND-Gatter und ein Signal 2, das durch Invertieren von CAS 2 erhalten wird, an die Adreßpufferschaltung, den Spaltendekoder und die Datenregister angelegt werden, dienen diese als Betriebsablaufsignale für die jeweiligen Schaltungen.

Mit einem solchen Aufbau wird, wenn das Signal Ext. gleich "L" ist, das Lesen (oder Schreiben) der Daten für einen RAS-Zyklus in der Gruppenbetriebsart durchgeführt, bei der die ersten gewählten vier Bit-Daten nacheinander gelesen (oder geschrieben) werden, unabhängig von der Änderung des Ext. -Signals. Wenn das Ext. -Signal gleich "H" ist, werden der Spaltendekoder und andere Schaltungen wiederholt gesetzt und rückgesetzt für einen RAS-Zyklus gemäß der Änderung des Ext. -Signals, um eine Seitenbetriebsart durchzuführen. Demgemäß kann eine Betriebsart entsprechend dem Ext. -Signal gewählt werden und es ist möglich, nicht nur den Betrieb in beiden Betriebsarten mit derselben Halbleiterspeichereinrichtung durchzuführen, sondern gleichfalls die ständige Gruppenbetriebsart durch geeignete Steuerung des Ext. -Signals durchzuführen. Weitere Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigen: Fig. 1 ein Blockdiagramm einer Halbleiterspeichereinrichtung gemäß der Erfindung, mit der die Seitenbetriebsart und die Gruppenbetriebsart durchgeführt werden kann; Fig. 2 ein Diagramm eines Beispiels des Aufbaus der ersten CAS-Pufferschaltung CB 1, die in Fig. 1 gezeigt ist;

Fig. 3A ein Diagramm eines Beispiels des Aufbaus der zweiten CAS-Pufferschaltung CB 2, die in Fig. 2 gezeigt ist;

Fig. 3B ein Diagramm des Schaltungsaufbaus von Fig. 3A in logischen Symbolen;

Fig. 4 ein Diagramm eines Aufbaus der C-Signalerzeugungsschaltung in der Seiten-/Gruppen-Schaltsignalerzeugungsschaltung, die in Fig. 1 gezeigt ist;

Fig. 5 ein Diagramm eines Aufbaus der -Erzeugungsschaltung in der Seiten-/Grupen-Schaltsignalerzeugungsschaltung;

Fig. 6 ein Ablaufdiagramm der internen Signale, die in der Halbleiterspeichereinrichtung von Fig. 1 erzeugt werden;

Fig. 7 ein Ablaufdiagramm der Signale in der Einrichtung von Fig. 1 zum Zeitpunkt der Seitenbetriebsart;

Fig. 8 ein Blockdiagramm eines Aufbaus der Halbleitereinrichtung, mit der die Gruppenbetriebsart durchgeführt werden kann;
und

Fig. 9 ein Ablaufdiagramm der Signale in der Einrichtung von Fig. 1 zum Zeitpunkt der Gruppenbetriebsart.

Fig. 1 ist ein Blockdiagramm, das einen Aufbau einer Halbleiterspeichereinrichtung mit einem 64 K Bit-dynamischen RAM gemäß einer Ausführungsform der Erfindung zeigt. Im Unterschied zu der herkömmlichen Halbleiterspeichereinrichtung, die in Fig. 8 gezeigt ist, weist eine erfindungsgemäße Halbleiterspeichereinrichtung zwei CAS-Pufferschaltungen CB 1 und CB 2 zum Empfang des Signals Ext. und eine Seiten-/Gruppenschaltsignalerzeugungsschaltung PN auf, um die Signale und C zur Wahl der Gruppen und Seitenbetriebsart an die CAS-Pufferschaltung CB 2 nach Empfang des Signals Ext. anzulegen, das von außen angelegt wird, um eine Betriebsart und die Signale RAS und von der RAS-Pufferschaltung RB zu bestimmen.

Die CAS-Pufferschaltung CB 1 hat vollständig denselben Aufbau wie der einer herkömmlichen CAS-Pufferschaltung in einer Speichereinrichtung, in der die Seitenbetriebsart durchgeführt werden kann. Die Signale CAS 1 und 1 von der CAS- Pufferschaltung CB 1 werden an das Schieberegister SR und die Ausgangspufferschaltung OB angelegt, so daß diese den Betriebsablauf dieser Schaltungen steuern.

Das Ausgangssignal CAS 1 von der CAS-Pufferschaltung CB 1 wird ebenfalls an die Seiten-/Gruppen-Schaltsignalerzeugungsschaltung PN angelegt.

Fig. 2 zeigt ein Beispiel eines Aufbaus der CAS-Pufferschaltung CB 1, wobei die Schaltungen, die nicht auf die Beschreibung der Erfindung bezogen sind, in der Darstellung weggelassen sind. Bezogen auf Fig. 2 weist die CAS-Pufferschaltung CB 1 N-Kanal MOS-Transistoren 2 und 5 zum Empfang des Ext. -Signals an den Gate-Elektroden derselben, N-Kanal MOS- Transistoren 1 und 4, bei denen jeweils ein leitender Bereich mit einer Leistungszuführungsleitung 7 verbunden ist und einen N-Kanal MOS-Transistor 3 mit einem leitfähigen Bereich, der das RAS-Signal aufnimmt, und eine Gate-Elektrode, die mit der Leistungszuführungsleitung 7 verbunden ist, auf. Die Transistoren 1 und 2 sind über einen Knotenpunkt A in Serie geschaltet, und die Transistoren 4 und 5 sind über einen Knotenpunkt C in Serie geschaltet. Ein Widerstandsverhältnis (ein physikalisches Größenverhältnis) zwischen den Transistoren 1 und 2 und ein Widerstandsverhältnis zwischen den Transistoren 4 und 5 ist so eingestellt, daß die Schaltung stabil arbeitet. Der andere leitfähige Bereich des Transistors 3 und die Gate-Elektroden der Transistoren 1 und 4 sind über einen Knotenpunkt B miteinander verbunden. Zwischen dem Knotenpunkt A und dem Knotenpunkt B ist ein Bootstrap-Kondensator 6 geschaltet, um einen Hochgeschwindigkeitsbetrieb sicherzustellen und um die Ausgangspegel stabil zu machen. Ein Ausgangssignal von dem Knotenpunkt C wird von dem Verstärker 9 verstärkt, von dem ein Signal CAS 1 abgegeben wird. Das Signal von dem Verstärker 9 wird von dem Inverter 10 invertiert, der ein Ausgangssignal 1 abgibt.

Bei diesem Aufbau wird, wenn das RAS-Signal gleich "H" ist, das Ext. -Signal stets invertiert und über den Knotenpunkt C auf den Verstärker 9 gegeben. Wenn das RAS-Signal gleich "L" ist, ist das Ext. -Signal immer gleich "H" und das Ausgangssignal von dem Knotenpunkt C ist gleich "L". Somit ist das CAS 1-Signal synchron mit dem Ext. -Signal und besitzt eine invertierte Phase, während das 1-Signal ein Signal synchron mit dem Ext. -Signal ist und dieselbe Phase aufweist. Fig. 3A zeigt ein Beispiel eines Aufbaus der CAS-Pufferschaltung CB 2, die die Erfindung kennzeichnet.

Fig. 3B zeigt die Schaltung von Fig. 3A in logischen Symbolen.

Bezogen auf Fig. 3A bilden die N-Kanal MOS-Transistoren 21 und 23 und die N-Kanal MOS-Transistoren 22 und 24 jeweils OR- Schaltungen für das - und das C-Signal. Der N-Kanal MOS- Transistor 12 ist in Serie mit den Transistoren 21 und 23 geschaltet, und der N-Kanal MOS-Transistor 15 ist in Serie mit den Transistoren 22 und 24 geschaltet. Die N-Kanal MOS-Transistoren 11, 13, 14 und der Bootstrap-Kondensator 16 besitzen die gleiche Schaltungsanordnung wie die Transistoren 1, 3, 4 und der Bootstrap-Kondensator 6 von Fig. 2. An die Gate-Elektroden der MOS-Transistoren 21 und 22 wird das Signal zur Kennzeichnung eines Hochgeschwindigkeitsbetriebes (Seiten- oder Gruppenbetriebsart) angelegt. An die Gate-Elektroden der MOS-Transistoren 23 und 24 wird das Signal C zur Kennzeichnung einer gewöhnlichen Betriebsart oder einer Hochgeschwindigkeitsbetriebsart (Seiten- oder Gruppenbetriebsart) angelegt. An die Gate-Elektroden der Transistoren 12 und 15 wird das Ext. -Signal angelegt. Das Ausgangssignal von dem Knotenpunkt D wird über den Verstärker 19 zu dem Signal CAS 2 und das an den Inverter 20 angelegte Signal CAS 2 wird das Signal 2. Bei dem in Fig. 3A gezeigten Schaltungsaufbau wird der Betrieb, wie durch das Logikdiagramm in Fig. 3B gezeigt, mit dem RAS-Signal gleich "H", wie weiter unten beschrieben, durchgeführt. Die Ausgangssignale CAS 2 und 2 dienen zur Steuerung des Ablaufbetriebs der Adreßpufferschaltungen A 0 bis A 7, des Spaltendekoders CD und der Register DR 1 bis DR 4. Die Signale C und zur Kennzeichnung der Betriebsart werden durch die Seiten-/Gruppen-Schaltsignalerzeugungsschaltung PN erzeugt.

Fig. 4 zeigt ein Beispiel eines Schaltungsaufbaus zur Erzeugung des Signals C in der Seiten-/Gruppen-Schaltsignalerzeugungsschaltung. Bezogen auf Fig. 4 sind alle in der Schaltung verwendeten Transistoren N-Kanal MOS- Transistoren. Die Schaltung weist Transistoren 25, 30 und 32, die an ihren Gate-Elektroden das Signal CAS 1 von der CAS- Pufferschaltung CB 1 aufnehmen und einen Transistor 29, der an seiner Gate-Elektrode das Signal von der RAS-Pufferschaltung RB aufnimmt, auf. Die Transistoren 25 und 26 sind in Reihe geschaltet. Auf ähnliche Weise sind die Transistoren 27 und 28, die Transistoren 29 und 30 und die Transistoren 31 und 32 jeweils in Reihe geschaltet. Mit dem Verbindungspunkt der Transistoren 25 und 26 ist das Gate des Transistors 28 verbunden, während mit dem Verbindungspunkt der Transistoren 31 und 32 das Gate des Transistors 26 verbunden ist. Die Gates der Transistoren 27 und 31 sind beide mit dem Verbindungspunkt der Transistoren 29 und 30 verbunden. Um einen Hochgeschwindigkeitsbetrieb der Schaltung sicherzustellen und die Ausgangspegel stabil zu halten, ist ein Bootstrap-Kondensator 33 zwischen dem Verbindungspunkt der Transistoren 27 und 28 und dem Verbindungspunkt der Transistoren 29 und 30 (nämlich dem Verbindungspunkt der Gates der Transistoren 27 und 31) vorgesehen. Vcc kennzeichnet eine Spannungsversorgung. Das Signal C wird von dem Verbindungspunkt der Transistoren 31 und 32 geliefert.

Bei dem in Fig. 4 gezeigten Schaltungsaufbau fällt das Ausgangssignal C von dem Verbindungspunkt der Transistoren 31 und 32 auf "L" in einem Zeitablauf, in dem die Änderung des Signals CAS 1 von der ersten CAS-Pufferschaltung CB 1 nach "H" als ein Triggersignal dient, und das Signal C steigt auf "H" an in einem Zeitablauf, in dem die Änderung des Signals Ext. von der RAS-Pufferschaltung RAS nach "H" als ein Triggersignal dient. Insbesondere entspricht eine Zeitdauer von "L" des C-Signals einem Zyklus des Betriebs. Ein solcher Zeitablauf wird weiter unten im Detail beschrieben.

Fig. 5 zeigt eine Schaltung zum Erzeugen eines Betriebsartkennungssignals , die in der Seiten-/Gruppen-Schaltsignalerzeugungsschaltung PN eingeschlossen ist. Bezogen auf Fig. 5 weist die -Erzeugungsschaltung einen N-Kanal MOS-Transistor 36 mit einer Gate-Elektrode zur Aufnahme des Signals Ext. und einen N-Kanal MOS-Transistor 34 mit einer Gate-Elektrode zur Aufnahme einer Spannungsversorgung Vcc und einem leitfähigen Bereich zur Aufnahme des Signals RAS von der RAS-Pufferschaltung RB, auf. Dieser weist weiterhin einen N-Kanal MOS-Transistor 35 und einen Bootstrap- Kondensator 37 auf. Der Transistor 35 ist in Reihe mit dem Transistor 36 geschaltet und die Gate-Elektrode des Transistors 35 ist mit dem anderen leitfähigen Bereich des Transistors 34 verbunden. Der Bootstrap-Kondensator 37 ist zwischen den Verbindungspunkt der Transistoren 35 und 36 und die Gate-Elektrode des Transistors 35 geschaltet. Das Ausgangssignal NM von dem Verbindungspunkt der Transistoren 35 und 36 wird von dem Inverter 38 invertiert, der ein Ausgangssignal abgibt. Bei diesem Schaltungsaufbau ist das Eingangssignal Ext. synchron mit dem Ausgangssignal und diese Signale besitzen die gleiche Phase. Das Signal Ext. kennzeichnet mit "L" die Gruppenbetriebsart, während das Signal Ext. mit "H" die Seitenbetriebsart kennzeichnet. Fig. 6 zeigt die Zeitabläufe der externen Signale Ext. , Ext. und Ext. und die Ausgangssignale von den Pufferschaltungen CB 1, CB 2 und RB und die Schaltsignalerzeugungsschaltung PN. In Fig. 6 stellen die Pfeile die Signale, die als Triggersignale dienen, dar. Im folgenden wird der Betrieb der jeweiligen Schaltungen zum Zeitpunkt des Lesens der Daten in bezug auf die Fig. 1 und 6 beschrieben.

Zunächst ändert sich das Signal Ext. von "H" nach "L", so daß die Halbleiterspeichereinrichtung in den freigegebenen Zustand gebracht wird. Da die RAS-Pufferschaltung RB das Signal Ext. aufnimmt und dessen Phase invertiert, wird das Ausgangssignal RAS von der RAS-Pufferschaltung RB mit dem Signal Ext. synchronisiert, weist aber eine invertierte Phase auf. Wenn das Signal RAS in den "H"-Zustand geht, wird der Knotenpunkt B in der CAS-Pufferschaltung CB 1, die in Fig. 2 gezeigt ist, über den Transistor 3 auf "H" (der Bootstrap-Kondensator 6 wird ebenfalls aufgeladen) aufgeladen. Wenn die Spannung an dem Knotenpunkt B den "H"- Zustand einnimmt, wird die Spannung der Gates der Transistoren 1 und 4 gleich "H", so daß die zwei Transistoren 1 und 4 angeschaltet werden. Zu diesem Zeitpunkt werden, wenn das Signal Ext. "H" ist, die MOS-Transistoren 2 und 5 ebenfalls angeschaltet und die Spannung an dem Knotenpunkt A und die an dem Knotenpunkt C werden beide gleich "L". Anschließend werden, wenn das Signal Ext. den "L"-Zustand einnimmt, die MOS-Transistoren 2 und 5 beide abgeschaltet und die Spannung an den Knotenpunkt A und C steigt auf "H". Mit anderen Worten wird mit dem Signal RAS gleich "H" das Ausgangssignal CAS 1 von der CAS-Pufferschaltung CB 1 ein synchrones Signal mit Ext. , hat aber gegenüber Ext. eine invertierte Phase. Folglich wird das Signal 1, das gemäß einem Triggersignal von CAS 1 erzeugt wird, ein mit dem Signal Ext. synchrones Signal und weist dieselbe Phase wie die des Ext. -Signals auf. Da die Signale CAS 1 und 1 den Betrieb des Schieberegisters SR und die Ausgangspufferschaltung OB steuern, werden diese Schaltungen wiederholt betrieben und zurückgesetzt synchron mit dem Signal Ext. . Das Ausgangssignal Ext. C von der Seiten-/Gruppen-Schaltsignalerzeugungsschaltung PN fällt auf "L" gemäß einer Änderung des Eingangssignals CAS 1 nach "H" (d. h., der Änderung des Signals Ext. nach "L") und steigt auf "H" an mit der Änderung des Signals von der RAS-Pufferschaltung RB nach "H" (der Änderung des Ext. -Signals nach "H"), das, wie in den Fig. 4 und 6 gezeigt, als Triggersignal dient. Wie aus den Fig. 5 und 6 zu erkennen ist, wird das Betriebsartkennungssignal von der Seiten-/Gruppen-Schaltsignalerzeugungsschaltung PN ein mit dem Signal Ext. synchrones Signal unter der Bedingung, daß das Signal RAS den Wert "H" annimmt.

Wie in den Fig. 3A und 3B gezeigt, ist die erste Stufe der zweiten CAS-Pufferschaltung CB 2 so aufgebaut, daß diese das logische Produkt des Signals Ext. und des Ausgangssignals, das als logische Summe aus und C erhalten wird, invertiert. Der Zeitablauf des Ausgangssignals CAS 2 der CAS-Pufferschaltung CB 2, das von "L" nach "H" ansteigt, ist durch das Ausschalten der MOS-Transistoren 12 und 15 (d. h., die Änderung des Ext. -Signals nach "L") oder das Ausschalten der MOS-Transistoren 21 und 23 und der MOS-Transistoren 22 und 24 (die Änderung von und C nach "L") bestimmt. Folglich wird zum Zeitpunkt der Aufnahme einer Spaltenadresse in der gewöhnlichen Betriebsart oder in der Seitenbetriebsart oder während der ersten Adresse der Gruppenbetriebsart zumindest entweder C oder gleich "H" und dann steigt CAS 2 von "L" nach "H" an mit der Änderung des Ext. -Signals nach "L" als ein Triggersignal. Andererseits wird das CAS 2-Signal gleich "L" in dem Fall, in dem simultan mit dem Anschalten der MOS-Transistoren 12 und 15 (Änderung des Ext. -Signals nach "H"), zumindest entweder die MOS-Transistoren 21 und 22 oder die MOS-Transistoren 23 und 24 angeschaltet werden (mindestens entweder oder C = "H"). Folglich geht, da zumindest entweder oder C gleich "H" in der gewöhnlichen Betriebsart und der Seitenbetriebsart ist, das Signal CAS 2 nach "L" zu einem Zeitpunkt, wenn das Signal Ext. nach "H" geht. Die in Fig. 6 gezeigte Seitenbetriebsart stellt einen Fall dar, bei dem das Ext. -Signal von "L" nach "H" mit einer Verzögerung von Ext. ansteigt. In diesem Fall geht das Signal CAS 2 nach "L" mit dem Ansteigen des -Signals nach "H" als ein Triggersignal. Das Signal 2 wird durch ein Triggersignal von CAS 2 erzeugt. Demgemäß verbleiben, während der Zeitdauer der Gruppenbetriebsart, in der das - und das C-Signal beide gleich "L" sind, sowohl das CAS 2- als auch das 2-Signal ungeändert und werden in einem festen Zustand gehalten, unabhängig von dem Zustand des Ext. -Signals. In der Seitenbetriebsart jedoch, in der das -Signal gleich "H" ist und in der gewöhnlichen Betriebsart, in der das C-Signal gleich "H" ist, ändern die Signale CAS 2 und 2 beide ihre Pegel synchron mit dem Signal Ext. . Das Signal CAS 2 steuert die Erzeugung einer Spaltenadresse (CAS 2 wird an die Adreßpufferschaltungen A 0 bis A 7 angelegt und die Ausgangssignale der sechs Adreßpufferschaltungen A 0 bis A 5 werden an den Spaltendekoder CD angelegt) und steuert ebenfalls den Beginn des Betriebes der Datenregister DR 1 bis DR 4 zum Erhalten der gewählten Daten nach dem Empfang des Signals von dem Spaltendekoder. Das Signal 2 dient zum Rücksetzen des Spaltendekoders CD und der Datenregister DR 1 bis DR 4.

In der Gruppenbetriebsart ist das Ext. -Signal gleich "L" und die beiden Signale CAS 2 und 2 verbleiben ungeändert und daher werden die Datenregister DR 1 bis DR 4 und der Spaltendekoder CD in einem Zustand gehalten, der sich zu diesem Zeitpunkt eingestellt hat. In diesem Fall arbeiten, da das CAS 1-Signal synchron mit dem Ext. -Signal erzeugt wird, die Datenwähler DS 1 bis DS 4 und die Ausgangspufferschaltung OB gemäß der Änderung des CAS 1-Signals. Somit werden die in den Datenregistern DR 1 bis DR 4 gespeicherten Daten-Bits als Reaktion auf die Signale von den Adreßpufferschaltungen A 6 und A 7 gewählt und nacheinander aus der Ausgangspufferschaltung OB ausgelesen.

Andererseits geht in der Seitenbetriebsart, in der das Ext. -Signal gleich "H" ist, das CAS 2-Signal nach "L", wenn das Ext. -Signal gleich "H" ist. Folglich werden die Datenregister DR 1 bis DR 4, der Spaltendekoder CD, die Adreßpufferschaltungen A 0 bis A 7 sowie die Datenwähler DS 1 bis DS 4 und die Ausgangspufferschaltung OB alle zurückgesetzt und eine neue Spaltenadresse kann gemäß einer Änderung des Ext. -Signals eingegeben werden, wodurch die Seitenbetriebsart durchgeführt werden kann. Das Schreiben der Daten kann unter Verwendung einer Eingangspufferschaltung anstatt der Ausgangspufferschaltung durchgeführt werden, wobei die Daten in die entgegengesetzte Richtung fließen können.

Demgemäß kann, wenn das Ext. -Signal auf "L" gehalten wird, eine Halbleiterschaltung mit einer Gruppenbetriebsartfunktion erhalten werden und wenn das Ext. -Signal auf "H" gehalten wird, eine Halbleiterschaltungseinrichtung mit einer Seitenbetriebsartfunktion erhalten werden.

Wenn das Ext. -Signal mit einem geeigneten Zeitablauf geändert wird, ist es möglich, eine Seiten-/Gruppen-Betriebsart (ständige Gruppenbetriebsart) durchzuführen, bei der die erste Adresse in der Gruppenbetriebsart (eine Spaltenadresse in der Gruppenbetriebsart) in der Seitenbetriebsart geändert wird mit dem Ergebnis einer bemerkenswerten Verbesserung der Datenrate.

Obgleich in der obigen Ausführungsform ein 64 K Bit-dynamisches RAM als Beispiel beschrieben wurde, ist dieser auch mit einem anderen dynamischen RAM, wie z. B. einem 256K Bit-dynamischen RAM, anwendbar.

Somit ist es mit der Erfindung möglich, eine Gruppenbetriebsart und eine Seitenbetriebsart mit derselben Halbleiterspeichereinrichtung durchzuführen und eine ständige Gruppenbetriebsart, in der die Gruppenbetriebsart und die Seitenbetriebsart abwechselnd gewählt werden, durchzuführen.

Claims (7)

1. Halbleiterspeichereinrichtung, die in einer ersten und in einer zweiten Betriebsart betreibbar ist, mit einer Mehrzahl von in einer Matrix mit Reihen und Spalten angeordneten Speicherzellen (MC),
einer ersten Steuereinrichtung (RB) zum Empfangen eines ersten externen Betriebsablaufsignales (Ext. ) und zum Erzeugen eines ersten Betriebsablaufsignales (RAS, ) für eine Kennzeichnungseinrichtung (A 0 bis A 7), die zum Empfangen eines Adreßsignales und zum Erzeugen eines internen Adreßsignales zum Anlegen an eine erste Wahleinrichtung (RD) zum Wählen einer Reihe, an eine zweite Wahleinrichtung (CD) zum Wählen einer Spalte und an eine Einrichtung (SR) zum Steuern einer Auswahleinrichtung (DS 1 bis DS 4 und SW 1 bis SW 4) ansteuerbar ist,
einer zweiten Steuereinrichtung (CB 1) zum Empfangen eines zweiten externen Betriebsablaufsignales (Ext. ) und des ersten Betriebsablaufsignales (RAS) und zum Ausgeben eines zweiten Betriebsablaufsignales (CAS 1, 1) zum Steuern der Einrichtung (SR) und zum Steuern einer zweiten Einrichtung (OB) zum Datenlesen oder -schreiben,
einer dritten Steuereinrichtung (CB 2) zum Empfangen des zweiten externen Betriebsablaufsignales (Ext. ) und des ersten Betriebsablaufsignales (RAS) und zum Steuern der Kennzeichnungseinrichtung (A 0 bis A 7),
dadurch gekennzeichnet, daß eine Betriebsartumschalteinrichtung (PN) zum Empfangen eines externen Betriebsarterkennungssignales (Ext. ) zum Umschalten zwischen den Betriebsarten vorgesehen ist, die
eine erste Schaltung zum Erzeugen eines Betriebsarterkennungssignales () als Reaktion auf das erste Betriebsablaufsignal () und das externe Betriebsarterkennungssignal (Ext. ) und
eine zweite Schaltung zum Erzeugen eines Betriebssteuersignales (C) als Reaktion auf das erste Betriebsablaufsignal () und das zweite Betriebsablaufsignal (CAS 1) aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Steuereinrichtung (CB 2) eine Einrichtung zum Empfangen des Betriebsarterkennungssignales () von der ersten Schaltung in der Betriebsartumschalteinrichtung (PN) und des Betriebssteuersignales (C) von der zweiten Schaltung in der Betriebsartumschalteinrichtung (PN) und zum Gewinnen einer logischen Summe dieser beiden Signale, eine Einrichtung zum Empfangen des zweiten externen Betriebsablaufsignales (Ext. ) und des Signales von der logischen Summe zum Gewinnen eines logischen Produktes dieser beiden Signale und eine Einrichtung zum Invertieren der das logische Produkt darstellenden Signale aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Ablaufsteuersignal (CAS 2) der dritten Steuereinrichtung (CB 2) zur Ablaufsteuerung einer Einrichtung (DR 1 bis DR 4) zum Halten der in den Speicherzellen (MC) gespeicherten oder zu speichernden Daten und der Kennzeichnungseinrichtung (A 0 bis A 7) zugeführt wird zum Steuern der Auswahleinrichtung (DS 1 bis DS 4, SW 1 bis SW 4) beim Datenlesen bzw. -schreiben nach Erhalten des Betriebsarterkennungssignales () und des Betriebssteuersignales (C).

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß durch das Betriebssteuersignal (C) und das Betriebsarterkennungssignal () das Ablaufsignal (CAS 2, 2) gesteuert wird und eine der beiden Betriebsarten auswählbar ist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Betriebsarterkennungssignal () von der ersten Schaltung der Betriebsartumschalteinrichtung (PN) nach Anlegen des Betriebsablaufsignales (RAS) mit dem externen Betriebsarterkennungssignal (Ext. ) synchron ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Schaltung der Betriebsartumschalteinrichtung (PN) derart ausgebildet ist, daß das Betriebssteuersignal (C) auf einen logischen Pegel "L" fällt, als Reaktion darauf, daß das zweite Betriebsablaufsignal (CAS 1) auf den logischen Pegel (H) geht und daß das Betriebssteuersignal (C) nach "H" geht als Reaktion darauf, daß das erste Betriebsablaufsignal () nach "H" geht.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die erste Betriebsart die Seitenbetriebsart und die zweite Betriebsart die Gruppenbetriebsart ist.