JP3904642B2 - 集積回路アレイ内の欠陥を検出する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は集積回路に関し、より詳しくは、ディジタルデータを記憶するメモリなどの集積回路アレイの導電要素の間に望ましくない電流を流す欠陥を検出する方法に関する。
【０００２】
【従来の技術】
メモリアレイは一般に、近接する並行の行と近接する並行の列に物理的に配置したメモリセルトランジスタの行列である。それぞれ絶縁体により分離された並行の導電ワード線と並行の導電ビット線を用いてメモリセルに電気的に接続し、ランダムアクセスメモリでは読み出しおよび書き込みを行い、ＥＰＲＯＭ（電気的プログラム可能読出し専用メモリ）やフラッシュＥＰＲＯＭ（フラッシュ消去可能プログラム可能読出し専用メモリ）などの不揮発性メモリではプログラミング、読み出し、および／または消去を行う。製造中に起こる欠陥の１つは、近接するワード線間または近接するビット線間の短絡回路（短絡）である。ワード線の短絡は、たとえばエッチング工程で導電物質（たとえばアルミニウムまたはドープされた多結晶性シリコン）の単一層で形成される導電材料のフィラメントがワード線間に残ることにより生じる。ビット線の短絡は、たとえば工程中の任意の段階で、これもアルミニウムまたはドープされた多結晶性シリコンのエッチング層で形成される導電材料がビット線間に残ることにより生じる。その他の欠陥によりワード線とビット線とが短絡し、またはこれらの線と半導体基板とが短絡することがある。
【０００３】
製造中にメモリアレイを試験して、これらの欠陥が存在するかしないかを検出する必要がある。抵抗が非常に低いために、接続された行または列のセルが全く機能しないような短絡もある。また短絡であっても抵抗が十分高いので、接続された行または列のセルをプログラム（または書き込み）したり読み出したりすることができる場合もあるが、このような高抵抗の短絡があるとメモリアレイの信頼性が悪くなる、すなわち寿命が短くなる。
【０００４】
たとえば不揮発性アレイのメモリセルは、一般に梱包する前にプログラミング電圧を加え、メモリセルのすべての浮遊ゲートに電圧印加してチェックする。浮遊ゲートに電圧を印加すると通常は「０」ビットを記憶したことにするが、「１」を記憶したことにする場合もある。次に、プログラミング操作を行った後「０」ビットを記憶したことを示さないセルがあれば、そのパターンを表示する形でセルに記憶したデータを読み出す。たとえばプログラムできなかったセルの或るパターンは、ワード線および／またはビット線の間に低抵抗の短絡が存在することを示す。欠陥を持つセルの行および／または列の数が比較的少ない場合は、レーザや、不揮発性メモリセルなどの電気的手段を用いて、欠陥のある行および／または列を冗長な行および／または列と交換し、フューズを働かせて回路の経路を変える。ここでは不揮発性アレイを例にとって説明したが、ランダムアクセスメモリまたは他の種類のメモリについても同様な試験を行う。
【０００５】
欠陥のあるメモリセルを交換した後、このような大規模な集積回路を試験することにより、長期の信頼性を損なう欠陥などの、より微妙な欠陥を探すことが望ましい。このような微妙な欠陥には、高抵抗、低電流路がある。より微妙な欠陥を探す試験法の１つにＩDDQ 試験と呼ぶ方法がある。ここで述べるＩDDQ 試験では、絶縁体で分離されているワード線および／またはビット線などの要素の間に電界すなわちポテンシャル差を与えて、高抵抗の欠陥を探す。消費される電流をこの電界条件の下で測定する。たとえばメモリアレイのＩDDQ 試験では、１つ置きのワード線（またはビット線）を電源に接続し、他のワード線（またはビット線）を接地に接続する。電流が所定の限界を超えて流れる場合は、限界的な性能を生じたり後で信頼性の問題を生じる原因となる、少なくとも１個の高抵抗の短絡またはその他の微妙な欠陥が存在することを示す。
【０００６】
【発明が解決しようとする課題】
既知の短絡をセルの冗長な行または列と交換して修理した後でＩDDQ を行った場合は問題が生じる。この問題は、冗長による交換を行った後でも低抵抗の短絡がアレイ内に残ることに関連する。低抵抗の欠陥が存在した場合は、そして欠陥のあるセルを冗長なセルと交換してこの低抵抗の欠陥を修理した場合は、ＩDDQ 試験中に低抵抗の欠陥を「表示する」唯一の方法は行毎にまたは列毎に試験することであるが、電流を測定する前に容量に充電する時間が必要なために、これは実用にならないほど遅い。他方、試験を速めるために従来の並列法を用いると、「修理された」欠陥により高電流が流れて他の検出されない微妙な欠陥を隠すので、これらの微妙な欠陥を検出することができない。
【０００７】
行毎に行うＩDDQ 試験は上に説明したプログラムされたセルパターン試験に比べて非常に遅いので、低抵抗の短絡を探すのに一般にＩDDQ 試験を用いない。
【０００８】
ワード線の短絡を検出する従来の方法は、テキサス・インスツルメンツ社に譲渡された米国特許出願番号第０８／１４９，２４４号、１９９３年１０月２６日出願、「集積回路メモリ内のワード線の短絡を検出する回路と方法 (CIRCUIT AND METHOD FOR DETECTING WORDLINE SHORTS IN INTEGRATED CIRCUIT MEMORIES)」に述べられている。この特許では、ワード線の間に短絡が存在するかしないかを、全アレイを１度に測定することにより検出する。特殊な試験回路と方法により１つ置きのワード線を基準ポテンシャル（ＶREF すなわち接地）に接続し、他の１つ置きのワード線を共通のバイアス電圧端子に接続する。偶数および奇数のワード線をこのようにバイアスして、共通の端子の電流／電圧特性を測定することによりワード線の間の任意の低抵抗路を検出する。この方法によると、任意の２本の近接するワード線の間の短絡を１度の測定で並列に検出することができる。しかしこの特許は短絡の場所を決定する方法を示さず、短絡を修理した（セルの２本の行を交換した）場合に短絡に関して処置する方法を示していない。
【０００９】
ビット線の短絡を検出する従来の回路と方法は、テキサス・インスツルメンツ社に譲渡された米国特許第５，３９２，２４６号、１９９５年２月２１日発行、「集積回路メモリ内の列線の短絡を検出する回路と方法 (CIRCUIT AND METHOD FOR DETECTING COLUMN-LINE SHORTS IN INTEGRATED CIRCUIT MEMORIES) 」に述べられている。この特許に述べられている短絡検出回路は、たとえばすべてのワード線をオフにする特殊な試験回路を備え、ビット線毎にＮチャンネルトランジスタを備え、入力の最下位の列アドレスだけを用いる復号器を備え、短絡した導体間の電流を検出するセンサを備える。しかしこの特許は短絡の場所を決定する方法を示さず、修理した（セルの列を交換した）欠陥に関して処置する方法を説明していない。この特許に説明されている検出回路の利点は、必要なトランジスタの数が非常に少ないことである。その理由は、この特許に説明されている検出回路は、列復号器の入力として最下位アドレスだけを用いるからである。
【００１０】
低抵抗の短絡の行および／または列の位置を決定した後で、またこのようなメモリセルの影響された行および／または列をメモリセルの冗長な行および／または列と交換した後で、近接する並行の導体の間の高抵抗路を検出しまた他の欠陥を検出するＩDDQ 試験の簡単な方法が必要である。ＩDDQ 試験の後、メモリアレイを廃棄し、品質に従って分類し、または限界的な短絡回路により悪い影響を受けるセルの行／列を冗長なセルの他の行／列と交換してよい。また、集積回路メモリ内の近接する並行の導体間の高抵抗の短絡および／または低抵抗の短絡の数や場所を検出するための簡単な試験方法が必要である。
【００１１】
【課題を解決するための手段】
この発明は、低抵抗および高抵抗の電流路になりやすい導電要素の行および列を備える任意の種類の集積回路に適用できる。
【００１２】
第１態様では、この発明はメモリアレイの復号回路への多数のアドレスを独立に使用不能にする回路を備える。種々のアドレスを使用不能にする回路は、或るアドレスが「ドント・ケア」であって「ケア」ではないことを示す信号に応じて、該当するアドレス入力およびバッファ回路の出力を強制的に論理的な「ドント・ケア」状態にする回路を備える。
【００１３】
第２態様では、信頼性の高い高品質のメモリアレイを作るため、この発明を用いると「リペアード(repaired)」メモリアレイのＩDDQ 試験を行うことができる。すなわちこの発明により、ＩDDQ 試験を行うときに「リペアード」メモリアレイ内の既知の欠陥「ワーク・アラウンド(working around)」ことができる。
【００１４】
第３態様では、この発明はさらに低抵抗の電流路および／または高抵抗の電流路が存在することを検出し、および／またはその位置を決定する。
【００１５】
この発明の試験中は、この発明の第１（回路）態様では個々のアドレスを「ケア」または「ドント・ケア」として選択する。選択された「ドント・ケア」アドレスは特定の方法で選ぶ。既知の欠陥に電流が引かれないようにして試験を分割する特定の方法で「ケア」アドレスを列べることにより、前に検出されなかった欠陥によって引かれる電流だけを検出する。
【００１６】
第２態様、すなわち他の既知の欠陥がある場合に欠陥の存在を検出する方法は次の通りである。
（ａ） アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの最大数の他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる行の最大数であり、
（ｂ） 欠陥を持つ行を除くアレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す。
【００１７】
第３態様、すなわち欠陥の存在と位置を検出する方法は次の通りである。
（ａ） アレイのすべての１つ置きの行の導体を第１電圧に接続し、アレイの他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続して、第１電圧と第２電圧の間の電流を測定し、
（ｂ） 電流が第１限界を超えない場合は処理を終了し、
（ｃ） 電流が第１限界を超える場合は、アレイ全体ではなくアレイの第１半分と第２半分について、アレイの試験中でない半分のすべての行の導体を第２電圧に接続して、ステップ（ａ）を別個に繰り返し、
【００１８】
（ｄ） ステップ（ｃ）でアレイの半分において電流が第２限界を超える場合は、アレイの試験中でないすべての行を第２電圧に接続して、その半分内のアレイの各四半分についてステップ（ａ）を繰り返し、
（ｅ） ステップ（ｄ）でアレイの四半分において電流が第３限界を超える場合は、２で割れるアレイの部分についてまた所定の電流限界について、欠陥に関する十分な情報が得られるまで同様なステップを繰り返す。
【００１９】
この発明の第２および第３態様では、１つ置きの行の試験を、近接していないセグメントすなわち分割、たとえば上半分と下半分のそれぞれの上半分、の中のアレイの大きい部分について行ってよい。
【００２０】
【発明の実施の形態】
【実施例】
この詳細な説明および特許請求の範囲では、「行」という語は「列」を含むものとする。同様に、「ワード線」に関する説明は「ビット線」すなわち「コラム線」にも当てはまるものとする。
【００２１】
この説明全体において、論理「高」は「真の」論理信号を表すのに用い、論理「低」は「偽の」論理信号を表すのに用いる。
【００２２】
さらに、「短絡」という語は、近接する導体や半導体基板や回路の他の機能への、（望ましくない）電流を測定することにより検出した任意の欠陥を含むものとする。
【００２３】
また、「ケア」アドレスとはその後の復号回路で通常の機能を行うアドレスと定義する。「ドント・ケア」アドレスとは、その後の復号がそのアドレスにより使用不能にならないような状態に置かれたアドレスと定義する。すなわち、すべての他の関連するアドレスに適合するその後の復号動作は、「ドント・ケア」アドレスの入力状態に関わらず適合する。
【００２４】
Ａ． 第１態様−−回路
この発明の第１態様では、アドレス入力およびバッファ回路を修正して、特定の復号動作に関連するアドレスを、制御信号に応じて選択的にまた独立に「ドント・ケア」状態に置くようにする。
【００２５】
図１は、入力アドレスＡO 、Ａ1 、．．．、ＡN-1 を用いて選択する、２N 個の行すなわちワード線ＷＬを備えるメモリアレイ（図１には示していない）に用いる従来の行復号器ＲＤを示す。行復号器ＲＤは、たとえばその出力が各ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に結合する、ＮＡＮＤゲート１０で実現される。ＮＡＮＤゲート１０の入力は図のようにバスＢＵＳを通して入力アドレスＡO 、Ａ1 、．．．、ＡN-1 と、入力アドレスＡO 、Ａ1 、．．．、ＡN-1 の補アドレスＡO ＿、Ａ1 ＿、．．．、ＡN-1 ＿に結合する。インバータＩＮＶに直列に接続すると、各ＮＡＮＤゲート１０はＡＮＤゲートになる。
【００２６】
図２は、図１の従来の復号回路ＲＤを修正してこの発明の方法を実現した回路を示す。図２の復号回路ＲＤは、集積回路アレイ内の欠陥を検出するのに用いる。図１の回路と同様に、図２の復号回路はアレイの行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に結合する。また図１の回路と同様に、図２の復号回路はアレイの各行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に高状態か低状態の中のどちらかを与えることができる。図２の復号回路は複数の２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 を持つ。ＡO 、Ａ1 、．．．、ＡN-1 の組み合わせから成る各２進アドレス入力は、アレイの行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１にそれぞれ対応する。また図２の復号回路は、各２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 にそれぞれ対応する制御信号ＤＣO ＿、ＤＣ1 ＿、．．．、ＤＣN-1 ＿を持つ。各２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 と各対応する制御信号ＤＣO ＿、ＤＣ1 ＿、．．．、ＤＣN-1 ＿は、論理回路に結合する。この論理回路は特定の２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 に対応する行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１を、対応する２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 に関係なく強制的に高状態または低状態にする。
【００２７】
図２の例示の回路では、論理回路は第１および第２ＮＡＮＤゲート１１の対と、２進アドレス入力に結合する第１ＮＡＮＤ回路１１の入力と、前記２進アドレス入力の反転に結合する第２ＮＡＮＤゲート１１の入力と、対応する制御信号に結合する第１および第２ＮＡＮＤゲートのそれぞれの入力と、ＢＵＳとＡＮＤ回路１０とＩＮＶを通して対応する行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に結合する第１および第２ＮＡＮＤ回路の出力を備える。制御信号ＤＣO ＿、ＤＣ1 ＿、．．．、ＤＣN-1 ＿は、たとえば集積回路アレイの外部の信号源から論理回路に結合してよい。図２の復号回路ＲＤでは、真のアドレスＡJ と補アドレスＡJ ＿を共に「高」にすると、特定の入力アドレスＡJ は「ドント・ケア」になる。
【００２８】
前に従来の技術の項で説明した従来の方法では、最下位の行入力アドレスＡO を除いて、１つの「ドント・ケア」制御信号ＤＣJ ＿がすべての入力アドレスＡJ に共通である。これにより、前に説明した１つ置きのワード線が高、の状態になる。
【００２９】
図２では、各入力アドレスＡJ を個別に「ドント・ケア」にすることができる。このために、「ドント・ケア」信号ＤＣO ＿、．．．、ＤＣN-1 ＿をバスと定義し、それらをたとえば一群のラッチなどの信号源から、または各入力アドレスＡJ ピンにそれぞれ取り付けた一群の高電圧センサから得る。
【００３０】
図３（Ａ）と図３（Ｂ）の例では、アレイＡＲＲへの入力アドレスＡ1 、．．．、ＡN-2 は低信号ＤＣ1 ＿、．．．、ＤＣN-2 ＿によりそれぞれ「ドント・ケア」になり、入力アドレスＡO とＡN-1 だけが高信号ＤＣO ＿とＤＣN-1 ＿によりそれぞれ「ケア」になる。このため１つ置きのワード線は高になるが、それはアドレスＡN-1 により選択されたアレイの半分の中だけである。この発明の第２態様に関連して後で説明するように、アレイの半分だけに低抵抗の短絡があることが分かっており、試験は高抵抗の短絡だけを探す場合は、その半アレイではＩDDQ 試験のステップは飛ばしてよい。その半アレイの他の部分のＩDDQ 試験は後のステップで行う。
【００３１】
図４（Ａ）−図４（Ｄ）は、ＡN-2 、ＡN-1 、ＡO が高信号ＤＣN-2 ＿、ＤＣN-1 ＿、ＤＣO ＿によりそれぞれ「ケア」になった、アレイＡＲＲ内の代表的なワード線ＲＯＷを示す。アドレスＡ1 、．．．、ＡN-3 は、低信号ＤＣ1 ＿、．．．、ＤＣN-3 によりそれぞれ「ドント・ケア」になる。このため、アドレスＡN-2 とＡN-1 により選択された四半分内の１つ置きの行は高になり、他の３つの四半分内のすべての行は低になる。この発明の第２態様に関して後で説明するように、図３（Ａ）と図３（Ｂ）のバイアス構成で見つかった短絡を含まない任意の四半分についてＩDDQ 試験を行う。もちろん第１ステップでアレイＡＲＲのどちらかの半分に短絡がないことが分かった場合は、それらの四半分を再試験する必要はない。しかしＡN-1 を「ドント・ケア」信号にすれば、それらの四半分を便宜上含めてもその後の試験には差し支えない。もちろん、たとえばＡN-1 を「ドント・ケア」信号にして四半分を再試験する場合は、図４（Ａ）−図４（Ｄ）のバイアス配列は適用されないことが分かる。
【００３２】
Ｂ． 第２態様−−ＩDDQ 試験
冗長なセルの数は限られているので、低抵抗の短絡の数は一般に少ない。したがって図３（Ａ）と図３（Ｂ）に関する試験では、短絡したセルと冗長なセルとを交換した後でも、時間のかかるＩDDQ 試験をアレイの大部分で行う。
【００３３】
欠陥のないＣＭＯＳメモリでは導入する電流が非常に小さいので、この発明の試験中に電源から導入する電流は電流漏れの尺度になる。この発明の方法では、１つまたは複数の試験電流限界の形で評価基準を確立する必要がある。この試験を用いて高抵抗の短絡を見つける場合は、電流限界は比較的低い。電流限界は付勢されるワード線の数に従って変わる。導体を全アレイにわたって１つ置きに充電する場合は高い電流限界を用い、アレイの一部の導体が同じ電圧の場合は低い電流限界を用いる。ワード線を付勢せずに電流を測定して実際の接合漏れ電流を決定し、これをここで用いる漏れ電流限界に加えてよい。この試験を用いて欠陥のある拡散の位置を探す場合は、電流限界の値は欠陥のある拡散により導入される過大な電流により決定される。
【００３４】
この発明の第２態様では第１態様のアドレス入力およびバッファ回路を用い、既知の欠陥に電流が流れないようにして、既知の欠陥を持つアレイを試験して他の高抵抗（低電流消費）欠陥を探す。（冗長な要素と交換した既知の欠陥がない場合は、１つ置きのワード線またはビット線を用いる従来の試験で十分である）。一般に既知の欠陥は冗長な要素と交換済みである。交換された欠陥を持つアレイを従来の並列法を用いて試験すると、「リペアード」欠陥により高電流が流れて他の高抵抗すなわち微妙な欠陥を隠すので、これらの微妙な欠陥を検出することができない。他方、修理された欠陥を「表示する」ためにＩDDQ 試験を行毎にまたは列毎に行う場合は、電流を測定する前に容量に充電する時間が必要なために、試験時間は実用にならないほど長くなる。
【００３５】
他の既知の欠陥がある場合に欠陥の存在を検出する方法は次の通りである。
（ａ） アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの前記最大数の他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる行の最大数であり、
（ｂ） 欠陥を持つ行を除くアレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す。（このステップは、すでに試験した、より小さい最大数の１つ置きの行の別のグループを含んでよい。）
【００３６】
最大数の１つ置きの行の導体は、アドレス信号ＡO 、Ａ1 、．．．、ＡN-1 をワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に接続することにより定義される。
【００３７】
たとえば、アレイが１個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験は次のステップで行ってよい。
（１） ＡN-1 とＡO を「ケア」アドレスに、他のアドレスを「ドント・ケア」アドレスに選択する。
（ａ） 既知の欠陥が ＡN-1 ＝１ でアドレスされる半アレイにある場合は、ＡN-1 ＝０ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｂ） 既知の欠陥が ＡN-1 ＝０ でアドレスされる半アレイにある場合は、ＡN-1 ＝１ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｃ） 既知の欠陥がＡN-1 で割れる半アレイの間の境界にある場合は、まずＡN-1 ＝ＡO ＝０ に設定してＩDDQ 試験を行い、次に ＡN-1 ＝ＡO ＝１にして同様なＩDDQ 試験を行う。
【００３８】
（２） 次にＡN-2 からＡ1 までの各アドレスにおいて、ＡO に加えて１アドレスを「ケア」に、他のアドレスを「ドント・ケア」に選択する。選択されたアドレスをＡN-1 に置き換えてステップ（１）を繰り返す。「ＡN-1 でアドレスされる半アレイ」は「ＡN-1 とＡN-2 によりアドレスされる四半分アレイ（または、この試験が前に試験した四半分を含む場合は、ＡN-2 によりアドレスされる２個の四半分）」になり、「ＡN-1 とＡN-2 とＡN-3 によりアドレスされる八分の一アレイ（または、この試験が前に試験した八分の一を含む場合は、ＡN-3 によりアドレスされる４個の八分の一アレイ）」になる、など。
【００３９】
アレイが２個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験は次のステップで行ってよい。
（１） ＡN-1 からＡ1 までのアドレスから、２個の既知の欠陥を区別するアドレスを選択する。すなわち、ＡK ＝０ が１個の欠陥にアドレスし ＡK ＝１が他の欠陥にアドレスするように、アドレスＡK を選択する。
（２） ＡK を「ケア」アドレスに選択する。ＡK がＡN-1 でない場合は、ＡN-1 とＡO も「ケア」アドレスに選択し、他のアドレスを「ドント・ケア」にする。ＡK がＡN-1 の場合は、ＡK に加えてまずＡN-2 とＡO を「ケア」アドレスにする。
（ａ） ＡK ＝０ を選択して次のステップを行う。
（ｉ） ＡK ＝０ でアドレスされる既知の欠陥が ＡN-1 ＝１ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝０ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉ） ＡK ＝０ でアドレスされる既知の欠陥が ＡN-1 ＝０ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝１ に設定して ＡO ＝０ またはＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉｉ） ＡK ＝０ でアドレスされる既知の欠陥がＡN-1 で割れる半アレイの間の境界にある場合は、まず ＡN-1 ＝ＡO ＝０ に設定してＩDDQ 試験を行い、次に ＡN-1 ＝ＡO ＝１ にして同様なＩDDQ 試験を行う。
【００４０】
（ｂ） ＡK ＝１ を選択して次のステップを行う。
（ｉ） ＡK ＝１ でアドレスされる既知の欠陥が ＡN-1 ＝１ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝０ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉ） ＡK ＝１ でアドレスされる既知の欠陥が ＡN-1 ＝０ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝１ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉｉ） ＡK ＝１ でアドレスされる既知の欠陥がＡN-1 で割れる半アレイの間の境界にある場合は、まず ＡN-1 ＝ＡO ＝０ に設定してＩDDQ 試験を行い、次に ＡN-1 ＝ＡO ＝１ にして同様なＩDDQ 試験を行う。
【００４１】
（３） 次にＡK を除くＡN-2 からＡ1 までの各アドレスにおいて、ＡO とＡK に加えて１アドレスを「ケア」に、他のアドレスを「ドント・ケア」に選択する。選択されたアドレスをＡN-1 に置き換えて、ステップ（２）を繰り返す。
【００４２】
再び最大数の１つ置きの行の導体は、アドレス信号ＡO 、Ａ1 、．．．、ＡN-1 をワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に接続することにより定義される。
【００４３】
アレイが２個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験はまた次のステップで行ってよい。
（１） ＡN-1 とＡO を「ケア」アドレスに選択する。どの既知の欠陥も ＡN-1 ＝０ である半アレイ内になく、かつ２個の半アレイの間の境界にも既知の欠陥がない場合は、ＡN-1 ＝０ および ＡO ＝１ にしてこの半アレイを試験する。既知の欠陥が境界にある場合は ＡN-1 ＝ＡO ＝０ を用いる。
（２） どの既知の欠陥も ＡN-1 ＝１ である半アレイ内になく、かつ２個の半アレイの間の境界にも既知の欠陥がない場合は、ＡN-1 ＝１ および ＡO ＝０にしてこの半アレイを試験する。既知の欠陥が境界にある場合は、ＡN-1 ＝ＡO ＝１ を用いる。
【００４４】
（３） ＡN-1 の１つの状態で１個の既知の短絡を持ち、かつ他の短絡がＡN-1 で選択される２個の半アレイの間の境界にまたがる場合は、１個の既知の欠陥を持つＡN-1 の１つの状態がある。別の半アレイには既知の欠陥がなく、試験は済んでいる。試験がまだ済んでいなくて１つの既知の短絡がある半アレイを試験するには、ＡN-1 の状態をその半アレイを選択する状態にする。やはり ＡO ＝ＡN-1 に設定する。ここでこの半アレイを、１個の既知の短絡を持つ場合として正確に試験する。というのは、この半アレイは実際上、１個の既知の短絡を持つ全アレイと同等だからである。すなわち、まずＡN-2 とＡO を（ＡN-1 に加えて）「ケア」にする。次にＡN-3 とＡO （もちろんＡN-1 を加えて）を用い、次にＡN-4 とＡO （プラスＡN-1 ）を用いる、など。
【００４５】
（４） しかしＡN-1 の各状態で１個の既知の欠陥がある場合は、
（ａ） ＡN-1 ＝０ にし、アドレスＡN-2 からＡO を用いて、この半アレイを１個の既知の短絡を持つ場合として正確に試験する。すなわち、まずＡN-2 とＡO （低に保持されているＡN-1 に加えて）を「ケア」にし、次にＡN-3 とＡO を用い、次にＡN-4 とＡO を用いる、など。
（ｂ） ＡN-1 ＝１ にして上記を繰り返す。
（５） 既知の両欠陥を含むＡN-1 の１つの状態がある場合は、ＡN-1 をまったく無視してＮを増分する。したがってＡN-2 だったものをＡN-1 と呼ぶ。次にステップ（１）に進む。
【００４６】
再び最大数の１つ置きの行の導体は、アドレス信号ＡO 、Ａ1 、．．．、ＡN-1 をワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に接続することにより定義される。
【００４７】
アレイがＭ個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験は上述の手続きを拡張して、ＡO に加えてＭ個の「ケア」アドレスを用いて行ってよい。Ｍ−１個の「ケア」アドレスを用いて多重欠陥を区別し、既知の欠陥を１つだけ持つ場合の方法にＡO と他の「ケア」アドレスを用いてアレイを試験する。特殊な場合は、Ｍ−１個より少ない「ケア」アドレスでＭ個の欠陥を区別することができる。しかし一般の場合は、Ｍ−１個の「ケア」アドレスが必要である。
【００４８】
Ｃ． 第３態様−−欠陥の種類と位置の検出
欠陥のないＣＭＯＳメモリアレイでは導入される電流が非常に小さいので、この発明の試験中に電源から導入される電流は電流漏れの尺度になる。この発明の方法では、１つまたは複数の試験電流限界の形で評価基準を確立する必要がある。この試験を用いて高抵抗の短絡を見つける場合は、電流限界は比較的低い。この試験を用いて低抵抗の短絡を見つける場合は、電流限界は比較的高い。どちらの場合も、電流限界は付勢されるワード線の数に従って変わる。導体を全アレイにわたって１つ置きに充電する場合は高い電流限界を用い、アレイの一部の導体が同じ電圧の場合は低い電流限界を用いる。ワード線を付勢せずに電流を測定して実際の接合漏れ電流を決定し、これをここで用いる漏れ電流限界に加えてよい。
【００４９】
この発明の第３態様では上述の第１態様の説明で用いたアドレス入力およびバッファ回路を用い、欠陥の数がN-2 を超えない場合は、ＡO からＡN-1 というＮ個のアドレス入力と２N 行を持つアレイ内の欠陥の数と位置を決定するために、以下のステップを行う。
（１） ＡO を「ケア」アドレスに、他のアドレスを「ドント・ケア」アドレスに選択して電流を測定する。
（ａ） 電流が所定の限界を超えない場合はアレイには欠陥がなく、試験を終了する。
（ｂ） 電流が所定の限界を超える場合は、アレイには少なくとも１個の欠陥がある。
【００５０】
（２） ＡN-1 とＡO を「ケア」アドレスに、他のアドレスを「ドント・ケア」アドレスに選択する。
（ａ） ＡN-1 ＝ＡO ＝０ を選択して電流を測定する。電流が所定の限界を超える場合は、ＡN-1 ＝０ でアドレスされる半アレイ内に少なくと１個の欠陥がある。
（ｂ） ＡN-1 ＝ＡO ＝１ を選択して電流を測定する。電流が所定の限界を超える場合は、ＡN-1 ＝１ でアドレスされる半アレイ内に少なくと１個の欠陥がある。
【００５１】
（ｃ） （ａ）でも（ｂ）でも電流が所定の電流限界を超えない場合は、ＡN-1 とＡO の他の２つの論理組み合わせを選択してそれぞれ電流を測定する。この２つの組み合わせのどちらかが電流限界を超える場合は、ＡN-1 ＝０ と ＡN-1 ＝１ でアドレスされる半アレイの間の丁度中央に欠陥があるか、または一方の半アレイ内に整流型の欠陥があることを示す。試験方法がワード線の間の整流型の短絡に関連する場合は、近接するワード線を逆向きに付勢しなければならない。整流型の短絡を試験する１つの方法では、次のように電圧を印加する。たとえば、 ＡN-1 が「ケア」アドレスの場合は ＡO ＝ＡN-1 を選択する。そうでない場合は、最上位の「ケア」アドレスの逆の状態にＡO を選択する。実際上、２個以上の「ケア」アドレス（プラスＡO ）がある場合は、上半分と下半分のアレイの間の境界はバイアスされたワード線から離れているので、ＡO の状態は関係ない。
【００５２】
（ｄ） （ａ）と（ｂ）の一方だけ過大な電流を引く場合は、可能性のある欠陥はすべてそのアドレス内でＡN-1 の同じ状態を持つはずである。この状態に注意して、その後の試験中はＡN-1 をこの状態にするかまたは「ドント・ケア」にする。
（ｅ） （ａ）も（ｂ）も過大な電流を導入する場合は少なくとも２個の欠陥があり、それらはＡN-1 で割れる別個の半アレイ内にある。この場合は、ＡN-1 はその後の試験中は「ケア」アドレスに留める必要がある。次のステップを２度、１度は ＡN-1 ＝０ について、１度は ＡN-1 ＝１ について行う。
【００５３】
（３） 次にＡN-2 からＡ1 までの各アドレスにおいて、ＡO に加えて１アドレスを「ケア」に選択し、以前のステップで決定された恐らく高位のアドレスを強制的に「ケア」に選択する。他のアドレスは「ドント・ケア」に選択する。選択されたアドレスをＡN-1 に置き換えて、ステップ（２）を繰り返す。次にＡN-2 からＡ1 までの各アドレスを考慮する際に、欠陥にアドレスする各アドレス状態と、その後のステップで強制的に「ケア」になるアドレスに注意する。
すべてのアドレスを用いれば、すべての欠陥を探すのに十分な情報がある。
【００５４】
これまで、この発明についてワード線すなわち行に関連して説明したが、ある種類の電源から得られるバイアス（高）を１つ置きの列に与える場合は、列にも同様に適用できる。論理回路が適当な方法で復号され、論理回路が選択的な使用不能化(disablement) すなわち冗長回路置換を用いる場合は、普通のアレイを持つ他の論理回路にもこの発明を適用することができる。
【００５５】
この発明について例示の実施態様を参照して説明したが、この説明は制限的に解釈してはならない。例示の実施態様の種々の修正やこの発明の別の実施態様も、この発明を参照すれば当業者には明らかである。したがって、特許請求の範囲はこの発明の範囲内にあるすべての修正や実施態様を含むものである。
【００５６】
以上の説明に関して更に以下の項を開示する。
（１） 集積回路アレイ内の欠陥を検出するのに用い、前記アレイの行導体に結合し、前記アレイの各行導体に高状態または低状態のどちらかを与える復号回路であって、
２進アドレス入力であって、その各組み合わせが前記アレイの行導体に対応する２進アドレス入力、
各２進アドレス入力に対応する制御信号、
各前記２進アドレス入力と各前記対応する制御信号は、前記２進アドレス入力の状態に関わらず前記２進アドレス入力によって制御される行導体を強制的に前記高状態または低状態にする論理回路に結合するもの、
を備える復号回路。
【００５７】
（２） 前記論理回路は、第１および第２ＮＡＮＤ回路と、前記２進アドレス入力に結合する前記第１ＮＡＮＤ回路の入力と、前記２進アドレス入力の反転に結合する前記第２ＮＡＮＤ回路の入力と、前記対応する制御信号に結合する前記第１および第２ＮＡＮＤ回路のそれぞれの入力と、バスとＡＮＤ回路を通して前記対応する行導体に結合する前記第１および第２ＮＡＮＤ回路の出力を備える、第１項記載の復号回路。
（３） 前記制御信号は前記集積回路アレイの外部の信号源から前記論理回路に結合する、第１項記載の復号回路。
【００５８】
（４） 他の既知の欠陥がある場合に欠陥の存在を検出する方法であって、
（ａ） アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの前記最大数の他の１つ置きの行の導体を前記第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる前記行の最大数であり、
（ｂ） 前記欠陥を持つ行を除く前記アレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す、
ことを含む、欠陥の存在を検出する方法。
【００５９】
（５） 前記集積回路アレイは不揮発性メモリである、第４項記載の欠陥の存在を検出する方法。
（６） 前記行の導体はワード線導体である、第４項記載の欠陥の存在を検出する方法。
（７） 前記行の導体はビット線導体である、第４項記載の欠陥の存在を検出する方法。
【００６０】
（８） 集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法であって、
（ａ） 前記アレイのすべての１つ置きの行の導体を第１電圧に接続し、前記アレイの他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続して、前記第１電圧と前記第２電圧の間の電流を測定し、
（ｂ） 前記電流が第１限界を超えない場合は前記処理を終了し、
（ｃ） 前記電流が前記第１限界を超える場合は、前記アレイ全体ではなく前記アレイの第１半分と第２半分について、前記アレイの試験中でない半分のすべての行の導体を前記第２電圧に接続して、ステップ（ａ）を別個に繰り返し、
（ｄ） ステップ（ｃ）で前記アレイの前記半分において前記電流が第２限界を超える場合は、前記アレイの試験中でないすべての行を前記第２電圧に接続して、前記アレイ全体ではなく前記半分内の前記アレイの各四半分についてステップ（ａ）を繰り返し、
（ｅ） ステップ（ｄ）で前記アレイの前記四半分において前記電流が第３限界を超える場合は、前記アレイの試験中でないすべての行を前記第２電圧に接続して、前記アレイ全体ではなく前記四半分内の前記アレイの各八分の一についてステップ（ａ）を繰り返す、
ことを含む、集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６１】
（９） ２で割れるアレイの部分についてまた所定の電流限界について、前記欠陥に関する十分な情報が得られるまで同様なステップを行うことを含む、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１０） 前記集積回路アレイは不揮発性メモリである、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１１） 前記行の導体はワード線導体である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１２） 前記行の導体はビット線導体である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６２】
（１３） 前記第１電圧は供給電圧の１端子の電圧であり、前記第２電流は前記供給電圧の第２端子の電圧である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１４） 前記第１電圧は供給電圧の１端子の電圧であり、前記第２電流は前記供給電圧の第２端子の電圧であり、前記電流は前記供給電圧を通して測定される電流である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１５） 前記電流限界は、前記並行な行の導体の近接する導体間の低抵抗の短絡を通る電流に関連する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６３】
（１６） 前記電流限界は、前記並行な行の導体の近接する導体間の高抵抗の短絡を通る電流に関連する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１７） 前記電流限界は、前記並行な行の導体の近接する導体間の高抵抗の短絡を通る電流に関連し、低抵抗の短絡を通る電流を決定するステップは省略する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１８） 前記電流限界は同じである、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１９） 任意の前記電流限界を超える場合は前記試験を終了する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６４】
（２０） 集積回路アレイＡＲＲ内の並行な行の導体ＲＯＷの間の欠陥を検出する方法であって、（ａ）アレイＡＲＲのすべての１つ置きの行ＲＯＷの導体を第１電圧ＶDDに接続し、アレイＡＲＲの他の１つ置きの行ＲＯＷの導体を第１電圧とは異なる第２電圧ＶREF に接続して引かれる電流を測定し、（ｂ）電流が第１限界を超えない場合は処理を終了し、（ｃ）電流が第１限界を超える場合は、アレイ全体でなくアレイの第１および第２半分について、アレイＡＲＲの試験中でない半分のすべての行ＲＯＷの導体を第２電圧ＶREF に接続して、ステップ（ａ）を別個に繰り返し、（ｄ）ステップ（ｃ）でアレイＡＲＲの半分において電流が第２限界を超える場合は、アレイＡＲＲの試験中でないすべての行ＲＯＷを第２電圧ＶREF に接続して、その半分内のアレイＡＲＲの各四半分についてステップ（ａ）を繰り返し、（ｅ）ステップ（ｄ）でアレイＡＲＲの四半分において電流が第３限界を超える場合は、２で割れるアレイＡＲＲの部分についてまた所定の電流限界について、欠陥に関する十分な情報が得られるまで同様なステップを続ける。
【図面の簡単な説明】
【図１】例示の従来の行復号器の電気的略図。
【図２】図１の従来の行復号器をこの発明の方法で用いるように修正した略図。
【図３】アドレスの特定の組を図２の復号器に与えたときのアレイのワード線の電圧を示す図。
【図４】既知の高抵抗の電流路を持つアレイにＩDDQ 試験を行うため、または既知の電流路の種類と位置を決定するため、特定のアドレスを図２の復号器に与えたときのアレイのワード線の電圧を示す図。
【符号の説明】
１０、１１ ＮＡＮＤゲート
ＲＤ 行復号器
ＡO 、．．．、ＡN-1 入力アドレス
ＷＬ０，．．．，ＷＬ２N −１ 行導体（ワード線）
【発明の属する技術分野】
この発明は集積回路に関し、より詳しくは、ディジタルデータを記憶するメモリなどの集積回路アレイの導電要素の間に望ましくない電流を流す欠陥を検出する方法に関する。
【０００２】
【従来の技術】
メモリアレイは一般に、近接する並行の行と近接する並行の列に物理的に配置したメモリセルトランジスタの行列である。それぞれ絶縁体により分離された並行の導電ワード線と並行の導電ビット線を用いてメモリセルに電気的に接続し、ランダムアクセスメモリでは読み出しおよび書き込みを行い、ＥＰＲＯＭ（電気的プログラム可能読出し専用メモリ）やフラッシュＥＰＲＯＭ（フラッシュ消去可能プログラム可能読出し専用メモリ）などの不揮発性メモリではプログラミング、読み出し、および／または消去を行う。製造中に起こる欠陥の１つは、近接するワード線間または近接するビット線間の短絡回路（短絡）である。ワード線の短絡は、たとえばエッチング工程で導電物質（たとえばアルミニウムまたはドープされた多結晶性シリコン）の単一層で形成される導電材料のフィラメントがワード線間に残ることにより生じる。ビット線の短絡は、たとえば工程中の任意の段階で、これもアルミニウムまたはドープされた多結晶性シリコンのエッチング層で形成される導電材料がビット線間に残ることにより生じる。その他の欠陥によりワード線とビット線とが短絡し、またはこれらの線と半導体基板とが短絡することがある。
【０００３】
製造中にメモリアレイを試験して、これらの欠陥が存在するかしないかを検出する必要がある。抵抗が非常に低いために、接続された行または列のセルが全く機能しないような短絡もある。また短絡であっても抵抗が十分高いので、接続された行または列のセルをプログラム（または書き込み）したり読み出したりすることができる場合もあるが、このような高抵抗の短絡があるとメモリアレイの信頼性が悪くなる、すなわち寿命が短くなる。
【０００４】
たとえば不揮発性アレイのメモリセルは、一般に梱包する前にプログラミング電圧を加え、メモリセルのすべての浮遊ゲートに電圧印加してチェックする。浮遊ゲートに電圧を印加すると通常は「０」ビットを記憶したことにするが、「１」を記憶したことにする場合もある。次に、プログラミング操作を行った後「０」ビットを記憶したことを示さないセルがあれば、そのパターンを表示する形でセルに記憶したデータを読み出す。たとえばプログラムできなかったセルの或るパターンは、ワード線および／またはビット線の間に低抵抗の短絡が存在することを示す。欠陥を持つセルの行および／または列の数が比較的少ない場合は、レーザや、不揮発性メモリセルなどの電気的手段を用いて、欠陥のある行および／または列を冗長な行および／または列と交換し、フューズを働かせて回路の経路を変える。ここでは不揮発性アレイを例にとって説明したが、ランダムアクセスメモリまたは他の種類のメモリについても同様な試験を行う。
【０００５】
欠陥のあるメモリセルを交換した後、このような大規模な集積回路を試験することにより、長期の信頼性を損なう欠陥などの、より微妙な欠陥を探すことが望ましい。このような微妙な欠陥には、高抵抗、低電流路がある。より微妙な欠陥を探す試験法の１つにＩDDQ 試験と呼ぶ方法がある。ここで述べるＩDDQ 試験では、絶縁体で分離されているワード線および／またはビット線などの要素の間に電界すなわちポテンシャル差を与えて、高抵抗の欠陥を探す。消費される電流をこの電界条件の下で測定する。たとえばメモリアレイのＩDDQ 試験では、１つ置きのワード線（またはビット線）を電源に接続し、他のワード線（またはビット線）を接地に接続する。電流が所定の限界を超えて流れる場合は、限界的な性能を生じたり後で信頼性の問題を生じる原因となる、少なくとも１個の高抵抗の短絡またはその他の微妙な欠陥が存在することを示す。
【０００６】
【発明が解決しようとする課題】
既知の短絡をセルの冗長な行または列と交換して修理した後でＩDDQ を行った場合は問題が生じる。この問題は、冗長による交換を行った後でも低抵抗の短絡がアレイ内に残ることに関連する。低抵抗の欠陥が存在した場合は、そして欠陥のあるセルを冗長なセルと交換してこの低抵抗の欠陥を修理した場合は、ＩDDQ 試験中に低抵抗の欠陥を「表示する」唯一の方法は行毎にまたは列毎に試験することであるが、電流を測定する前に容量に充電する時間が必要なために、これは実用にならないほど遅い。他方、試験を速めるために従来の並列法を用いると、「修理された」欠陥により高電流が流れて他の検出されない微妙な欠陥を隠すので、これらの微妙な欠陥を検出することができない。
【０００７】
行毎に行うＩDDQ 試験は上に説明したプログラムされたセルパターン試験に比べて非常に遅いので、低抵抗の短絡を探すのに一般にＩDDQ 試験を用いない。
【０００８】
ワード線の短絡を検出する従来の方法は、テキサス・インスツルメンツ社に譲渡された米国特許出願番号第０８／１４９，２４４号、１９９３年１０月２６日出願、「集積回路メモリ内のワード線の短絡を検出する回路と方法 (CIRCUIT AND METHOD FOR DETECTING WORDLINE SHORTS IN INTEGRATED CIRCUIT MEMORIES)」に述べられている。この特許では、ワード線の間に短絡が存在するかしないかを、全アレイを１度に測定することにより検出する。特殊な試験回路と方法により１つ置きのワード線を基準ポテンシャル（ＶREF すなわち接地）に接続し、他の１つ置きのワード線を共通のバイアス電圧端子に接続する。偶数および奇数のワード線をこのようにバイアスして、共通の端子の電流／電圧特性を測定することによりワード線の間の任意の低抵抗路を検出する。この方法によると、任意の２本の近接するワード線の間の短絡を１度の測定で並列に検出することができる。しかしこの特許は短絡の場所を決定する方法を示さず、短絡を修理した（セルの２本の行を交換した）場合に短絡に関して処置する方法を示していない。
【０００９】
ビット線の短絡を検出する従来の回路と方法は、テキサス・インスツルメンツ社に譲渡された米国特許第５，３９２，２４６号、１９９５年２月２１日発行、「集積回路メモリ内の列線の短絡を検出する回路と方法 (CIRCUIT AND METHOD FOR DETECTING COLUMN-LINE SHORTS IN INTEGRATED CIRCUIT MEMORIES) 」に述べられている。この特許に述べられている短絡検出回路は、たとえばすべてのワード線をオフにする特殊な試験回路を備え、ビット線毎にＮチャンネルトランジスタを備え、入力の最下位の列アドレスだけを用いる復号器を備え、短絡した導体間の電流を検出するセンサを備える。しかしこの特許は短絡の場所を決定する方法を示さず、修理した（セルの列を交換した）欠陥に関して処置する方法を説明していない。この特許に説明されている検出回路の利点は、必要なトランジスタの数が非常に少ないことである。その理由は、この特許に説明されている検出回路は、列復号器の入力として最下位アドレスだけを用いるからである。
【００１０】
低抵抗の短絡の行および／または列の位置を決定した後で、またこのようなメモリセルの影響された行および／または列をメモリセルの冗長な行および／または列と交換した後で、近接する並行の導体の間の高抵抗路を検出しまた他の欠陥を検出するＩDDQ 試験の簡単な方法が必要である。ＩDDQ 試験の後、メモリアレイを廃棄し、品質に従って分類し、または限界的な短絡回路により悪い影響を受けるセルの行／列を冗長なセルの他の行／列と交換してよい。また、集積回路メモリ内の近接する並行の導体間の高抵抗の短絡および／または低抵抗の短絡の数や場所を検出するための簡単な試験方法が必要である。
【００１１】
【課題を解決するための手段】
この発明は、低抵抗および高抵抗の電流路になりやすい導電要素の行および列を備える任意の種類の集積回路に適用できる。
【００１２】
第１態様では、この発明はメモリアレイの復号回路への多数のアドレスを独立に使用不能にする回路を備える。種々のアドレスを使用不能にする回路は、或るアドレスが「ドント・ケア」であって「ケア」ではないことを示す信号に応じて、該当するアドレス入力およびバッファ回路の出力を強制的に論理的な「ドント・ケア」状態にする回路を備える。
【００１３】
第２態様では、信頼性の高い高品質のメモリアレイを作るため、この発明を用いると「リペアード(repaired)」メモリアレイのＩDDQ 試験を行うことができる。すなわちこの発明により、ＩDDQ 試験を行うときに「リペアード」メモリアレイ内の既知の欠陥「ワーク・アラウンド(working around)」ことができる。
【００１４】
第３態様では、この発明はさらに低抵抗の電流路および／または高抵抗の電流路が存在することを検出し、および／またはその位置を決定する。
【００１５】
この発明の試験中は、この発明の第１（回路）態様では個々のアドレスを「ケア」または「ドント・ケア」として選択する。選択された「ドント・ケア」アドレスは特定の方法で選ぶ。既知の欠陥に電流が引かれないようにして試験を分割する特定の方法で「ケア」アドレスを列べることにより、前に検出されなかった欠陥によって引かれる電流だけを検出する。
【００１６】
第２態様、すなわち他の既知の欠陥がある場合に欠陥の存在を検出する方法は次の通りである。
（ａ） アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの最大数の他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる行の最大数であり、
（ｂ） 欠陥を持つ行を除くアレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す。
【００１７】
第３態様、すなわち欠陥の存在と位置を検出する方法は次の通りである。
（ａ） アレイのすべての１つ置きの行の導体を第１電圧に接続し、アレイの他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続して、第１電圧と第２電圧の間の電流を測定し、
（ｂ） 電流が第１限界を超えない場合は処理を終了し、
（ｃ） 電流が第１限界を超える場合は、アレイ全体ではなくアレイの第１半分と第２半分について、アレイの試験中でない半分のすべての行の導体を第２電圧に接続して、ステップ（ａ）を別個に繰り返し、
【００１８】
（ｄ） ステップ（ｃ）でアレイの半分において電流が第２限界を超える場合は、アレイの試験中でないすべての行を第２電圧に接続して、その半分内のアレイの各四半分についてステップ（ａ）を繰り返し、
（ｅ） ステップ（ｄ）でアレイの四半分において電流が第３限界を超える場合は、２で割れるアレイの部分についてまた所定の電流限界について、欠陥に関する十分な情報が得られるまで同様なステップを繰り返す。
【００１９】
この発明の第２および第３態様では、１つ置きの行の試験を、近接していないセグメントすなわち分割、たとえば上半分と下半分のそれぞれの上半分、の中のアレイの大きい部分について行ってよい。
【００２０】
【発明の実施の形態】
【実施例】
この詳細な説明および特許請求の範囲では、「行」という語は「列」を含むものとする。同様に、「ワード線」に関する説明は「ビット線」すなわち「コラム線」にも当てはまるものとする。
【００２１】
この説明全体において、論理「高」は「真の」論理信号を表すのに用い、論理「低」は「偽の」論理信号を表すのに用いる。
【００２２】
さらに、「短絡」という語は、近接する導体や半導体基板や回路の他の機能への、（望ましくない）電流を測定することにより検出した任意の欠陥を含むものとする。
【００２３】
また、「ケア」アドレスとはその後の復号回路で通常の機能を行うアドレスと定義する。「ドント・ケア」アドレスとは、その後の復号がそのアドレスにより使用不能にならないような状態に置かれたアドレスと定義する。すなわち、すべての他の関連するアドレスに適合するその後の復号動作は、「ドント・ケア」アドレスの入力状態に関わらず適合する。
【００２４】
Ａ． 第１態様−−回路
この発明の第１態様では、アドレス入力およびバッファ回路を修正して、特定の復号動作に関連するアドレスを、制御信号に応じて選択的にまた独立に「ドント・ケア」状態に置くようにする。
【００２５】
図１は、入力アドレスＡO 、Ａ1 、．．．、ＡN-1 を用いて選択する、２N 個の行すなわちワード線ＷＬを備えるメモリアレイ（図１には示していない）に用いる従来の行復号器ＲＤを示す。行復号器ＲＤは、たとえばその出力が各ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に結合する、ＮＡＮＤゲート１０で実現される。ＮＡＮＤゲート１０の入力は図のようにバスＢＵＳを通して入力アドレスＡO 、Ａ1 、．．．、ＡN-1 と、入力アドレスＡO 、Ａ1 、．．．、ＡN-1 の補アドレスＡO ＿、Ａ1 ＿、．．．、ＡN-1 ＿に結合する。インバータＩＮＶに直列に接続すると、各ＮＡＮＤゲート１０はＡＮＤゲートになる。
【００２６】
図２は、図１の従来の復号回路ＲＤを修正してこの発明の方法を実現した回路を示す。図２の復号回路ＲＤは、集積回路アレイ内の欠陥を検出するのに用いる。図１の回路と同様に、図２の復号回路はアレイの行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に結合する。また図１の回路と同様に、図２の復号回路はアレイの各行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に高状態か低状態の中のどちらかを与えることができる。図２の復号回路は複数の２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 を持つ。ＡO 、Ａ1 、．．．、ＡN-1 の組み合わせから成る各２進アドレス入力は、アレイの行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１にそれぞれ対応する。また図２の復号回路は、各２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 にそれぞれ対応する制御信号ＤＣO ＿、ＤＣ1 ＿、．．．、ＤＣN-1 ＿を持つ。各２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 と各対応する制御信号ＤＣO ＿、ＤＣ1 ＿、．．．、ＤＣN-1 ＿は、論理回路に結合する。この論理回路は特定の２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 に対応する行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１を、対応する２進アドレス入力ＡO 、Ａ1 、．．．、ＡN-1 に関係なく強制的に高状態または低状態にする。
【００２７】
図２の例示の回路では、論理回路は第１および第２ＮＡＮＤゲート１１の対と、２進アドレス入力に結合する第１ＮＡＮＤ回路１１の入力と、前記２進アドレス入力の反転に結合する第２ＮＡＮＤゲート１１の入力と、対応する制御信号に結合する第１および第２ＮＡＮＤゲートのそれぞれの入力と、ＢＵＳとＡＮＤ回路１０とＩＮＶを通して対応する行導体ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に結合する第１および第２ＮＡＮＤ回路の出力を備える。制御信号ＤＣO ＿、ＤＣ1 ＿、．．．、ＤＣN-1 ＿は、たとえば集積回路アレイの外部の信号源から論理回路に結合してよい。図２の復号回路ＲＤでは、真のアドレスＡJ と補アドレスＡJ ＿を共に「高」にすると、特定の入力アドレスＡJ は「ドント・ケア」になる。
【００２８】
前に従来の技術の項で説明した従来の方法では、最下位の行入力アドレスＡO を除いて、１つの「ドント・ケア」制御信号ＤＣJ ＿がすべての入力アドレスＡJ に共通である。これにより、前に説明した１つ置きのワード線が高、の状態になる。
【００２９】
図２では、各入力アドレスＡJ を個別に「ドント・ケア」にすることができる。このために、「ドント・ケア」信号ＤＣO ＿、．．．、ＤＣN-1 ＿をバスと定義し、それらをたとえば一群のラッチなどの信号源から、または各入力アドレスＡJ ピンにそれぞれ取り付けた一群の高電圧センサから得る。
【００３０】
図３（Ａ）と図３（Ｂ）の例では、アレイＡＲＲへの入力アドレスＡ1 、．．．、ＡN-2 は低信号ＤＣ1 ＿、．．．、ＤＣN-2 ＿によりそれぞれ「ドント・ケア」になり、入力アドレスＡO とＡN-1 だけが高信号ＤＣO ＿とＤＣN-1 ＿によりそれぞれ「ケア」になる。このため１つ置きのワード線は高になるが、それはアドレスＡN-1 により選択されたアレイの半分の中だけである。この発明の第２態様に関連して後で説明するように、アレイの半分だけに低抵抗の短絡があることが分かっており、試験は高抵抗の短絡だけを探す場合は、その半アレイではＩDDQ 試験のステップは飛ばしてよい。その半アレイの他の部分のＩDDQ 試験は後のステップで行う。
【００３１】
図４（Ａ）−図４（Ｄ）は、ＡN-2 、ＡN-1 、ＡO が高信号ＤＣN-2 ＿、ＤＣN-1 ＿、ＤＣO ＿によりそれぞれ「ケア」になった、アレイＡＲＲ内の代表的なワード線ＲＯＷを示す。アドレスＡ1 、．．．、ＡN-3 は、低信号ＤＣ1 ＿、．．．、ＤＣN-3 によりそれぞれ「ドント・ケア」になる。このため、アドレスＡN-2 とＡN-1 により選択された四半分内の１つ置きの行は高になり、他の３つの四半分内のすべての行は低になる。この発明の第２態様に関して後で説明するように、図３（Ａ）と図３（Ｂ）のバイアス構成で見つかった短絡を含まない任意の四半分についてＩDDQ 試験を行う。もちろん第１ステップでアレイＡＲＲのどちらかの半分に短絡がないことが分かった場合は、それらの四半分を再試験する必要はない。しかしＡN-1 を「ドント・ケア」信号にすれば、それらの四半分を便宜上含めてもその後の試験には差し支えない。もちろん、たとえばＡN-1 を「ドント・ケア」信号にして四半分を再試験する場合は、図４（Ａ）−図４（Ｄ）のバイアス配列は適用されないことが分かる。
【００３２】
Ｂ． 第２態様−−ＩDDQ 試験
冗長なセルの数は限られているので、低抵抗の短絡の数は一般に少ない。したがって図３（Ａ）と図３（Ｂ）に関する試験では、短絡したセルと冗長なセルとを交換した後でも、時間のかかるＩDDQ 試験をアレイの大部分で行う。
【００３３】
欠陥のないＣＭＯＳメモリでは導入する電流が非常に小さいので、この発明の試験中に電源から導入する電流は電流漏れの尺度になる。この発明の方法では、１つまたは複数の試験電流限界の形で評価基準を確立する必要がある。この試験を用いて高抵抗の短絡を見つける場合は、電流限界は比較的低い。電流限界は付勢されるワード線の数に従って変わる。導体を全アレイにわたって１つ置きに充電する場合は高い電流限界を用い、アレイの一部の導体が同じ電圧の場合は低い電流限界を用いる。ワード線を付勢せずに電流を測定して実際の接合漏れ電流を決定し、これをここで用いる漏れ電流限界に加えてよい。この試験を用いて欠陥のある拡散の位置を探す場合は、電流限界の値は欠陥のある拡散により導入される過大な電流により決定される。
【００３４】
この発明の第２態様では第１態様のアドレス入力およびバッファ回路を用い、既知の欠陥に電流が流れないようにして、既知の欠陥を持つアレイを試験して他の高抵抗（低電流消費）欠陥を探す。（冗長な要素と交換した既知の欠陥がない場合は、１つ置きのワード線またはビット線を用いる従来の試験で十分である）。一般に既知の欠陥は冗長な要素と交換済みである。交換された欠陥を持つアレイを従来の並列法を用いて試験すると、「リペアード」欠陥により高電流が流れて他の高抵抗すなわち微妙な欠陥を隠すので、これらの微妙な欠陥を検出することができない。他方、修理された欠陥を「表示する」ためにＩDDQ 試験を行毎にまたは列毎に行う場合は、電流を測定する前に容量に充電する時間が必要なために、試験時間は実用にならないほど長くなる。
【００３５】
他の既知の欠陥がある場合に欠陥の存在を検出する方法は次の通りである。
（ａ） アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの前記最大数の他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる行の最大数であり、
（ｂ） 欠陥を持つ行を除くアレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す。（このステップは、すでに試験した、より小さい最大数の１つ置きの行の別のグループを含んでよい。）
【００３６】
最大数の１つ置きの行の導体は、アドレス信号ＡO 、Ａ1 、．．．、ＡN-1 をワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に接続することにより定義される。
【００３７】
たとえば、アレイが１個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験は次のステップで行ってよい。
（１） ＡN-1 とＡO を「ケア」アドレスに、他のアドレスを「ドント・ケア」アドレスに選択する。
（ａ） 既知の欠陥が ＡN-1 ＝１ でアドレスされる半アレイにある場合は、ＡN-1 ＝０ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｂ） 既知の欠陥が ＡN-1 ＝０ でアドレスされる半アレイにある場合は、ＡN-1 ＝１ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｃ） 既知の欠陥がＡN-1 で割れる半アレイの間の境界にある場合は、まずＡN-1 ＝ＡO ＝０ に設定してＩDDQ 試験を行い、次に ＡN-1 ＝ＡO ＝１にして同様なＩDDQ 試験を行う。
【００３８】
（２） 次にＡN-2 からＡ1 までの各アドレスにおいて、ＡO に加えて１アドレスを「ケア」に、他のアドレスを「ドント・ケア」に選択する。選択されたアドレスをＡN-1 に置き換えてステップ（１）を繰り返す。「ＡN-1 でアドレスされる半アレイ」は「ＡN-1 とＡN-2 によりアドレスされる四半分アレイ（または、この試験が前に試験した四半分を含む場合は、ＡN-2 によりアドレスされる２個の四半分）」になり、「ＡN-1 とＡN-2 とＡN-3 によりアドレスされる八分の一アレイ（または、この試験が前に試験した八分の一を含む場合は、ＡN-3 によりアドレスされる４個の八分の一アレイ）」になる、など。
【００３９】
アレイが２個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験は次のステップで行ってよい。
（１） ＡN-1 からＡ1 までのアドレスから、２個の既知の欠陥を区別するアドレスを選択する。すなわち、ＡK ＝０ が１個の欠陥にアドレスし ＡK ＝１が他の欠陥にアドレスするように、アドレスＡK を選択する。
（２） ＡK を「ケア」アドレスに選択する。ＡK がＡN-1 でない場合は、ＡN-1 とＡO も「ケア」アドレスに選択し、他のアドレスを「ドント・ケア」にする。ＡK がＡN-1 の場合は、ＡK に加えてまずＡN-2 とＡO を「ケア」アドレスにする。
（ａ） ＡK ＝０ を選択して次のステップを行う。
（ｉ） ＡK ＝０ でアドレスされる既知の欠陥が ＡN-1 ＝１ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝０ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉ） ＡK ＝０ でアドレスされる既知の欠陥が ＡN-1 ＝０ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝１ に設定して ＡO ＝０ またはＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉｉ） ＡK ＝０ でアドレスされる既知の欠陥がＡN-1 で割れる半アレイの間の境界にある場合は、まず ＡN-1 ＝ＡO ＝０ に設定してＩDDQ 試験を行い、次に ＡN-1 ＝ＡO ＝１ にして同様なＩDDQ 試験を行う。
【００４０】
（ｂ） ＡK ＝１ を選択して次のステップを行う。
（ｉ） ＡK ＝１ でアドレスされる既知の欠陥が ＡN-1 ＝１ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝０ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉ） ＡK ＝１ でアドレスされる既知の欠陥が ＡN-1 ＝０ でアドレスされる半アレイ内にある場合は、ＡN-1 ＝１ に設定して ＡO ＝０ または ＡO ＝１ またはその両方でＩDDQ 試験を行う。
（ｉｉｉ） ＡK ＝１ でアドレスされる既知の欠陥がＡN-1 で割れる半アレイの間の境界にある場合は、まず ＡN-1 ＝ＡO ＝０ に設定してＩDDQ 試験を行い、次に ＡN-1 ＝ＡO ＝１ にして同様なＩDDQ 試験を行う。
【００４１】
（３） 次にＡK を除くＡN-2 からＡ1 までの各アドレスにおいて、ＡO とＡK に加えて１アドレスを「ケア」に、他のアドレスを「ドント・ケア」に選択する。選択されたアドレスをＡN-1 に置き換えて、ステップ（２）を繰り返す。
【００４２】
再び最大数の１つ置きの行の導体は、アドレス信号ＡO 、Ａ1 、．．．、ＡN-1 をワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に接続することにより定義される。
【００４３】
アレイが２個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験はまた次のステップで行ってよい。
（１） ＡN-1 とＡO を「ケア」アドレスに選択する。どの既知の欠陥も ＡN-1 ＝０ である半アレイ内になく、かつ２個の半アレイの間の境界にも既知の欠陥がない場合は、ＡN-1 ＝０ および ＡO ＝１ にしてこの半アレイを試験する。既知の欠陥が境界にある場合は ＡN-1 ＝ＡO ＝０ を用いる。
（２） どの既知の欠陥も ＡN-1 ＝１ である半アレイ内になく、かつ２個の半アレイの間の境界にも既知の欠陥がない場合は、ＡN-1 ＝１ および ＡO ＝０にしてこの半アレイを試験する。既知の欠陥が境界にある場合は、ＡN-1 ＝ＡO ＝１ を用いる。
【００４４】
（３） ＡN-1 の１つの状態で１個の既知の短絡を持ち、かつ他の短絡がＡN-1 で選択される２個の半アレイの間の境界にまたがる場合は、１個の既知の欠陥を持つＡN-1 の１つの状態がある。別の半アレイには既知の欠陥がなく、試験は済んでいる。試験がまだ済んでいなくて１つの既知の短絡がある半アレイを試験するには、ＡN-1 の状態をその半アレイを選択する状態にする。やはり ＡO ＝ＡN-1 に設定する。ここでこの半アレイを、１個の既知の短絡を持つ場合として正確に試験する。というのは、この半アレイは実際上、１個の既知の短絡を持つ全アレイと同等だからである。すなわち、まずＡN-2 とＡO を（ＡN-1 に加えて）「ケア」にする。次にＡN-3 とＡO （もちろんＡN-1 を加えて）を用い、次にＡN-4 とＡO （プラスＡN-1 ）を用いる、など。
【００４５】
（４） しかしＡN-1 の各状態で１個の既知の欠陥がある場合は、
（ａ） ＡN-1 ＝０ にし、アドレスＡN-2 からＡO を用いて、この半アレイを１個の既知の短絡を持つ場合として正確に試験する。すなわち、まずＡN-2 とＡO （低に保持されているＡN-1 に加えて）を「ケア」にし、次にＡN-3 とＡO を用い、次にＡN-4 とＡO を用いる、など。
（ｂ） ＡN-1 ＝１ にして上記を繰り返す。
（５） 既知の両欠陥を含むＡN-1 の１つの状態がある場合は、ＡN-1 をまったく無視してＮを増分する。したがってＡN-2 だったものをＡN-1 と呼ぶ。次にステップ（１）に進む。
【００４６】
再び最大数の１つ置きの行の導体は、アドレス信号ＡO 、Ａ1 、．．．、ＡN-1 をワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、．．．、ＷＬ２N −１に接続することにより定義される。
【００４７】
アレイがＭ個の既知の欠陥を持ち、かつＡO からＡN-1 までのＮアドレスと２N 行を持つ場合は、ＩDDQ 試験は上述の手続きを拡張して、ＡO に加えてＭ個の「ケア」アドレスを用いて行ってよい。Ｍ−１個の「ケア」アドレスを用いて多重欠陥を区別し、既知の欠陥を１つだけ持つ場合の方法にＡO と他の「ケア」アドレスを用いてアレイを試験する。特殊な場合は、Ｍ−１個より少ない「ケア」アドレスでＭ個の欠陥を区別することができる。しかし一般の場合は、Ｍ−１個の「ケア」アドレスが必要である。
【００４８】
Ｃ． 第３態様−−欠陥の種類と位置の検出
欠陥のないＣＭＯＳメモリアレイでは導入される電流が非常に小さいので、この発明の試験中に電源から導入される電流は電流漏れの尺度になる。この発明の方法では、１つまたは複数の試験電流限界の形で評価基準を確立する必要がある。この試験を用いて高抵抗の短絡を見つける場合は、電流限界は比較的低い。この試験を用いて低抵抗の短絡を見つける場合は、電流限界は比較的高い。どちらの場合も、電流限界は付勢されるワード線の数に従って変わる。導体を全アレイにわたって１つ置きに充電する場合は高い電流限界を用い、アレイの一部の導体が同じ電圧の場合は低い電流限界を用いる。ワード線を付勢せずに電流を測定して実際の接合漏れ電流を決定し、これをここで用いる漏れ電流限界に加えてよい。
【００４９】
この発明の第３態様では上述の第１態様の説明で用いたアドレス入力およびバッファ回路を用い、欠陥の数がN-2 を超えない場合は、ＡO からＡN-1 というＮ個のアドレス入力と２N 行を持つアレイ内の欠陥の数と位置を決定するために、以下のステップを行う。
（１） ＡO を「ケア」アドレスに、他のアドレスを「ドント・ケア」アドレスに選択して電流を測定する。
（ａ） 電流が所定の限界を超えない場合はアレイには欠陥がなく、試験を終了する。
（ｂ） 電流が所定の限界を超える場合は、アレイには少なくとも１個の欠陥がある。
【００５０】
（２） ＡN-1 とＡO を「ケア」アドレスに、他のアドレスを「ドント・ケア」アドレスに選択する。
（ａ） ＡN-1 ＝ＡO ＝０ を選択して電流を測定する。電流が所定の限界を超える場合は、ＡN-1 ＝０ でアドレスされる半アレイ内に少なくと１個の欠陥がある。
（ｂ） ＡN-1 ＝ＡO ＝１ を選択して電流を測定する。電流が所定の限界を超える場合は、ＡN-1 ＝１ でアドレスされる半アレイ内に少なくと１個の欠陥がある。
【００５１】
（ｃ） （ａ）でも（ｂ）でも電流が所定の電流限界を超えない場合は、ＡN-1 とＡO の他の２つの論理組み合わせを選択してそれぞれ電流を測定する。この２つの組み合わせのどちらかが電流限界を超える場合は、ＡN-1 ＝０ と ＡN-1 ＝１ でアドレスされる半アレイの間の丁度中央に欠陥があるか、または一方の半アレイ内に整流型の欠陥があることを示す。試験方法がワード線の間の整流型の短絡に関連する場合は、近接するワード線を逆向きに付勢しなければならない。整流型の短絡を試験する１つの方法では、次のように電圧を印加する。たとえば、 ＡN-1 が「ケア」アドレスの場合は ＡO ＝ＡN-1 を選択する。そうでない場合は、最上位の「ケア」アドレスの逆の状態にＡO を選択する。実際上、２個以上の「ケア」アドレス（プラスＡO ）がある場合は、上半分と下半分のアレイの間の境界はバイアスされたワード線から離れているので、ＡO の状態は関係ない。
【００５２】
（ｄ） （ａ）と（ｂ）の一方だけ過大な電流を引く場合は、可能性のある欠陥はすべてそのアドレス内でＡN-1 の同じ状態を持つはずである。この状態に注意して、その後の試験中はＡN-1 をこの状態にするかまたは「ドント・ケア」にする。
（ｅ） （ａ）も（ｂ）も過大な電流を導入する場合は少なくとも２個の欠陥があり、それらはＡN-1 で割れる別個の半アレイ内にある。この場合は、ＡN-1 はその後の試験中は「ケア」アドレスに留める必要がある。次のステップを２度、１度は ＡN-1 ＝０ について、１度は ＡN-1 ＝１ について行う。
【００５３】
（３） 次にＡN-2 からＡ1 までの各アドレスにおいて、ＡO に加えて１アドレスを「ケア」に選択し、以前のステップで決定された恐らく高位のアドレスを強制的に「ケア」に選択する。他のアドレスは「ドント・ケア」に選択する。選択されたアドレスをＡN-1 に置き換えて、ステップ（２）を繰り返す。次にＡN-2 からＡ1 までの各アドレスを考慮する際に、欠陥にアドレスする各アドレス状態と、その後のステップで強制的に「ケア」になるアドレスに注意する。
すべてのアドレスを用いれば、すべての欠陥を探すのに十分な情報がある。
【００５４】
これまで、この発明についてワード線すなわち行に関連して説明したが、ある種類の電源から得られるバイアス（高）を１つ置きの列に与える場合は、列にも同様に適用できる。論理回路が適当な方法で復号され、論理回路が選択的な使用不能化(disablement) すなわち冗長回路置換を用いる場合は、普通のアレイを持つ他の論理回路にもこの発明を適用することができる。
【００５５】
この発明について例示の実施態様を参照して説明したが、この説明は制限的に解釈してはならない。例示の実施態様の種々の修正やこの発明の別の実施態様も、この発明を参照すれば当業者には明らかである。したがって、特許請求の範囲はこの発明の範囲内にあるすべての修正や実施態様を含むものである。
【００５６】
以上の説明に関して更に以下の項を開示する。
（１） 集積回路アレイ内の欠陥を検出するのに用い、前記アレイの行導体に結合し、前記アレイの各行導体に高状態または低状態のどちらかを与える復号回路であって、
２進アドレス入力であって、その各組み合わせが前記アレイの行導体に対応する２進アドレス入力、
各２進アドレス入力に対応する制御信号、
各前記２進アドレス入力と各前記対応する制御信号は、前記２進アドレス入力の状態に関わらず前記２進アドレス入力によって制御される行導体を強制的に前記高状態または低状態にする論理回路に結合するもの、
を備える復号回路。
【００５７】
（２） 前記論理回路は、第１および第２ＮＡＮＤ回路と、前記２進アドレス入力に結合する前記第１ＮＡＮＤ回路の入力と、前記２進アドレス入力の反転に結合する前記第２ＮＡＮＤ回路の入力と、前記対応する制御信号に結合する前記第１および第２ＮＡＮＤ回路のそれぞれの入力と、バスとＡＮＤ回路を通して前記対応する行導体に結合する前記第１および第２ＮＡＮＤ回路の出力を備える、第１項記載の復号回路。
（３） 前記制御信号は前記集積回路アレイの外部の信号源から前記論理回路に結合する、第１項記載の復号回路。
【００５８】
（４） 他の既知の欠陥がある場合に欠陥の存在を検出する方法であって、
（ａ） アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの前記最大数の他の１つ置きの行の導体を前記第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる前記行の最大数であり、
（ｂ） 前記欠陥を持つ行を除く前記アレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す、
ことを含む、欠陥の存在を検出する方法。
【００５９】
（５） 前記集積回路アレイは不揮発性メモリである、第４項記載の欠陥の存在を検出する方法。
（６） 前記行の導体はワード線導体である、第４項記載の欠陥の存在を検出する方法。
（７） 前記行の導体はビット線導体である、第４項記載の欠陥の存在を検出する方法。
【００６０】
（８） 集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法であって、
（ａ） 前記アレイのすべての１つ置きの行の導体を第１電圧に接続し、前記アレイの他の１つ置きの行の導体を第１電圧とは異なる第２電圧に接続して、前記第１電圧と前記第２電圧の間の電流を測定し、
（ｂ） 前記電流が第１限界を超えない場合は前記処理を終了し、
（ｃ） 前記電流が前記第１限界を超える場合は、前記アレイ全体ではなく前記アレイの第１半分と第２半分について、前記アレイの試験中でない半分のすべての行の導体を前記第２電圧に接続して、ステップ（ａ）を別個に繰り返し、
（ｄ） ステップ（ｃ）で前記アレイの前記半分において前記電流が第２限界を超える場合は、前記アレイの試験中でないすべての行を前記第２電圧に接続して、前記アレイ全体ではなく前記半分内の前記アレイの各四半分についてステップ（ａ）を繰り返し、
（ｅ） ステップ（ｄ）で前記アレイの前記四半分において前記電流が第３限界を超える場合は、前記アレイの試験中でないすべての行を前記第２電圧に接続して、前記アレイ全体ではなく前記四半分内の前記アレイの各八分の一についてステップ（ａ）を繰り返す、
ことを含む、集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６１】
（９） ２で割れるアレイの部分についてまた所定の電流限界について、前記欠陥に関する十分な情報が得られるまで同様なステップを行うことを含む、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１０） 前記集積回路アレイは不揮発性メモリである、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１１） 前記行の導体はワード線導体である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１２） 前記行の導体はビット線導体である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６２】
（１３） 前記第１電圧は供給電圧の１端子の電圧であり、前記第２電流は前記供給電圧の第２端子の電圧である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１４） 前記第１電圧は供給電圧の１端子の電圧であり、前記第２電流は前記供給電圧の第２端子の電圧であり、前記電流は前記供給電圧を通して測定される電流である、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１５） 前記電流限界は、前記並行な行の導体の近接する導体間の低抵抗の短絡を通る電流に関連する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６３】
（１６） 前記電流限界は、前記並行な行の導体の近接する導体間の高抵抗の短絡を通る電流に関連する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１７） 前記電流限界は、前記並行な行の導体の近接する導体間の高抵抗の短絡を通る電流に関連し、低抵抗の短絡を通る電流を決定するステップは省略する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１８） 前記電流限界は同じである、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
（１９） 任意の前記電流限界を超える場合は前記試験を終了する、第８項記載の集積回路アレイ内の近接する並行な行の導体の間の欠陥を検出する方法。
【００６４】
（２０） 集積回路アレイＡＲＲ内の並行な行の導体ＲＯＷの間の欠陥を検出する方法であって、（ａ）アレイＡＲＲのすべての１つ置きの行ＲＯＷの導体を第１電圧ＶDDに接続し、アレイＡＲＲの他の１つ置きの行ＲＯＷの導体を第１電圧とは異なる第２電圧ＶREF に接続して引かれる電流を測定し、（ｂ）電流が第１限界を超えない場合は処理を終了し、（ｃ）電流が第１限界を超える場合は、アレイ全体でなくアレイの第１および第２半分について、アレイＡＲＲの試験中でない半分のすべての行ＲＯＷの導体を第２電圧ＶREF に接続して、ステップ（ａ）を別個に繰り返し、（ｄ）ステップ（ｃ）でアレイＡＲＲの半分において電流が第２限界を超える場合は、アレイＡＲＲの試験中でないすべての行ＲＯＷを第２電圧ＶREF に接続して、その半分内のアレイＡＲＲの各四半分についてステップ（ａ）を繰り返し、（ｅ）ステップ（ｄ）でアレイＡＲＲの四半分において電流が第３限界を超える場合は、２で割れるアレイＡＲＲの部分についてまた所定の電流限界について、欠陥に関する十分な情報が得られるまで同様なステップを続ける。
【図面の簡単な説明】
【図１】例示の従来の行復号器の電気的略図。
【図２】図１の従来の行復号器をこの発明の方法で用いるように修正した略図。
【図３】アドレスの特定の組を図２の復号器に与えたときのアレイのワード線の電圧を示す図。
【図４】既知の高抵抗の電流路を持つアレイにＩDDQ 試験を行うため、または既知の電流路の種類と位置を決定するため、特定のアドレスを図２の復号器に与えたときのアレイのワード線の電圧を示す図。
【符号の説明】
１０、１１ ＮＡＮＤゲート
ＲＤ 行復号器
ＡO 、．．．、ＡN-1 入力アドレス
ＷＬ０，．．．，ＷＬ２N −１ 行導体（ワード線）
Claims (1)
- 他の既知の欠陥がある場合に欠陥の存在を検出する方法であって、
（ａ）アレイの少なくとも１つの最大数の１つ置きの行の導体を第１電圧に接続し、アレイの前記最大数の他の１つ置きの行の導体を前記第１電圧とは異なる第２電圧に接続し、ただし前記最大数は既知の欠陥の１つにアドレスせずにアドレスすることのできる前記行の最大数であり、
（ｂ）前記欠陥を持つ行を除く前記アレイのすべての行の試験が終わるまで、任意の等しい最大数の１つ置きの行の導体について、また次に小さい最大数の１つ置きの行の導体と１つ置きの導体について、ステップ（ａ）を繰り返す、
ことを含む、欠陥の存在を検出する方法。
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