TW518595B - Method and arrangement to compensate parasitic leakage current loss - Google Patents

Description

518595 五、發明説明（1 ) 本發明是有關於一種方法與配置用於補償記憶胞陣列 (array)中寄生式漏電損失。此陣列是由字元線，與此字 元線交叉之位元線，以及在此等字元線與位元線之交點上 所設之記憶胞所構成，經由它此造成寄生式漏電損失的寄 生式電流流過。 作爲半導體記憶體配置之記憶胞陣列之例子的是在第2 圖中所顯示之"磁性隨機存取記憶體”（MRAM : Magnetic Random Access Memory)記憶胞陣列之結構。此MRAM是由 字元線 WL1，WL2，WL3. ·.與位元線 BL1，BL2，BL3，BL4 所 構成，此等位元線在基本上與字元線WL1，WL2，WL3垂直 相交。位於此等字元線WL1，WL2，WL3...與位元線BL1， BL2，BL3，BL4之交點位置上的記憶胞，其各自藉由電阻 Rll，R12，. . .R33，R34，之共同的 Rij 來表示。 此電阻Rij代表隧道電流之區段，其在字元線（例如字元 線WL2)與位元線（例如位元線BL3)之間流過，這是當在此 字元線WL2與此位元線BL3之間存在著電壓差時的情形。 取決於在此記憶胞中所儲存的磁場，此隧道電流具有較大 或較小的値。換句話說，此記憶胞可以被理解爲雙位元式 電阻，其以較大或較小的電阻値程式化。此兩個電阻値可 以屬於資訊單位"1π或"0 ”。 記憶胞的程式化因此是藉由施加磁場而實施，在此時爲 了將記憶胞程式化（programming)至"0Π値式”1"値，此磁 場必須超過某個臨界（threshold )値。因此必須注意，此 記憶胞具有磁滯（h y s t e r e )現象。 518595 五、發明説明（2 ) 如同在第2圖中顯示，例如一個在字元線WL2中流過的 直流電流I 2在字元線WL2的周圍造成磁場Μ。當電流I 2在 相反的方向中流過時，則磁場Μ的方向因此反轉d在此時 磁場Μ的方向指出，是否在記憶胞中寫入一個π 1 π或是一個 丨丨〇丨丨。 它此時採用，在字元線WL2中的電流I 2，表示資訊單位 "1 ”，所有與字元線WL2相連接的記憶胞，因此是此等具有 此電阻R21，R22，R23與R24之記憶胞是藉由電流12而具 有所施加的磁場Μ。此等具有電阻R21，R22，R23，R24之 記憶胞之磁滯現象在此時造成，此磁場Μ單獨仍不夠強， 以便將所有這些記憶胞由”0Π的狀態轉換成”1”的狀態。更 確實地說，必須有另外的位元線（例如是位元線BL3)以電流 11驅動，以便在位元線BL3與字元線WL2之交點上產生磁 場，其藉由將此經由電流11與12而產生的磁場重疊而產 生足夠強的磁場，以便在其相交點上，因此在電阻R23 中，將"0"的狀態轉變成”1"的狀態中。換句話說，藉由控 制所選擇的字元線WLi與所選擇之位元線BLj而可以，將 此等在位元線與字元線交點位置上的記憶胞（取決於藉由各 自電流所產生磁場的方向），程式化至”0"或”1"的狀態。 然而，在此程式化中產生問題，其在此寄生式漏電損失 中藉由此由電阻Rij所形成的網路回復輸送。如果電流12 在字元線WL2開端具有1毫安（mA)之大小（在圖中以"1.0” 表示），因此此値在每一個與字元線WL2連接的電阻 R21，R22，R23，R24之後下降至較低値。爲了簡化說明而 -4- 518595 五、發明説明（3 ) 假設，在每一個電阻器上的電壓降爲0.1毫安（mA)。因 此，在電阻R21之後電流12的大小是0.9毫安，其在電阻 R22之後之大小爲0.8毫安，而在電阻器R23之後的大小是 0.7毫安，以及在電阻器R24之後的大小爲〇 . 6毫安。以實 際的値是與此不同，然而可以相當簡單的方式藉由相對應 的網路模擬而確定。此實際値還取決於每一個個別記憶胞 之替代電阻，然而這對於本發明的理解並不重要。 相對應電流大小之下降亦發生在位元線BL1，BL2，BL3 ’ 與BL4中，並且應該如同在字元線中，假設在每一個電阻 Rij之後各下降0.1毫安。因此在位元線BL1中在電阻R31 之後電流的大小爲0.9毫安（mA)，其在電阻R21之後的大 小爲0.8毫安，並且在電阻Rl 1之後的大小爲0.7毫安。 此相對應地適用於位元線BL2至BL4。 在字元線WLi與位元線BLj之交點位置上之電流強度， 其藉由將在各個線路中的個別電流重疊相加而產生。因此 例如在字元線WL2與位元線BL3之交‘點位置上由於電流12 與電流11之整個電流強度是0.8毫安+0.8毫安=1 . 6毫 安。此在字元線WL1與位元線BL4之交點上相對應的電流 強度爲1 .4毫安。而在字元線WL3與位元線BL1之交點位 置上的電流強度爲1 . 9毫安。相對應的値可以用於說明記 憶胞陣列其餘交點位置。 然而，此在各個交點位置上的整個電流強度，確定了此 局部用於記憶胞程式化所使用的磁場，其可以大幅地波動 ，如同此由第2圖之例子具有電流値介於1 . 9毫安與1 . 4 518595 五、發明説明（4 ) 毫安之間。因爲此等記憶胞具有磁滯現象，並且對於其程 式化須要超過某個界限値，所以此種磁場之波動是非常不 希望發生的。換句話說，此等記憶胞，其所有在基本上同 樣地形成並且具有相同的臨界（threshold)値，應該儘可能 以相同的磁場將其程式化。 因此，本發明的目的是設定一種方法與配置，用於補償 在記憶胞陣列中寄生式漏電損失，其允許對於各個記憶胞 使用各自相同大小的磁場。 此目的是在一個在一開始所提到特性的方法中根據本發 明而達成，其須將供應給各個字元線與位元線中的電流設 計安排，使得此在記憶胞陣列交點上電流（其經由此屬於 每一個交點之字元線與位元線流過）之和，和基本上保持 恒定。 因此，在根據本發明的方法中字元線與位元線具有所供 應之電流，其大小必須考慮在每一個記憶胞上所產生之電 壓降而設計，使得在字元線與位元線交點上的整個電流強 度，具有經由記憶胞陣列在基本上恒定之値。因此，明顯 地不須要在所有的交點位置上存在恰好相同的整個電流強 度。更正確地說，當在各個交點上的電流強度在基本上具 有相同的大小而即足夠。這還可以此方式達成，即，各自 某組的字元線與位元線以相同的電流驅動，因此在各組之 內可以出現對理想的整個電流強度某種可容許之偏差。然 而在每一種情況中本發明使得可以在基本上補償在各個字 元線與位元線中寄生式漏電損失，由於僅只對此提供，它對 518595 五、發明説明（5 ) 其字元線與位元線所供應的電流具有此種大小，使得寄生 式漏電損失在基本上被補償。 一種用於執行根據本發明之方法之配置以此而突顯其特 色，即，此記憶胞陣列具有字元線與位元線驅動器，其可 以供應字元線與位元線不同設計安排的電流。在此記憶胞 陣列中較佳是關於MRAM之記憶胞陣列。 以下是本發明根據圖式作進一步說明。 圖式之簡單說明 第1圖是MRAM之記憶胞陣列，用於說明根據本發明之方 法。 第2圖是在傳統方式中，以恒定大小電流所供應之MRAM 記憶胞陣列。 此第2圖已經在一開始就說明過。在圖式中彼此相對應 的構件各自具有所設之相同的參考號碼。 第1圖顯示MRAM記憶胞陣列，其中字元線驅動器WT1， WT2，WT3，各自以具有1.0mA，0.9mA與0.8mA(毫安）大小 的電流供應字元線WL1，WL2，WL3。以類似的方式在MRAM 記憶胞陣列中，由位元線驅動器BT1，BT2，BT3，BT4供應 1 ·〇 毫安（mA)，1 . 1mA、1 .2mA、1 .3mA 的電流給位元線 BL1 ，：BL2，BL3，BL4 〇 當此時，如同在第2圖的例子中所實施，在每一個記憶 胞上或每一個電阻Rij上產生0.1毫安（mA)之電壓降，因 此電流12(其由字元線驅動器WT2發出）在電阻R21之後具 有0.8mA，在電阻R22之後具有0.7mA，在電阻R23之後具 518595 五、發明説明（6 ) 有0.6mA，以及在電阻R24之後具有0 · 5mA。以類似的方式 電流11(其由位元線驅動器BT3在位元線BL3中供應）在電 阻R3 3之後具有1 . 1mA，在電阻R23之後具有1 .OmA，在電 阻R13之後具有0.9mA之大小。

因此，在第1圖之記憶胞陣列之所有交點位置上，在各 個字元線WLi與位元線BLj的交點上存在相同的總電流強 度。因此在字元線WL2與位元線BL3之交點上的總電流強 度是0.7mA+l .0mA= 1 .7mA。以類似的方式，在字元線WL3 與位元線BL1之交點位置上之總電流強度是0.8mA+0.9mA = 1 .7mA。同樣適用於字元線WL1與位元線BL4的交點位置， 對於其適用 〇 . 7mA+l . 0mA= 1 . 7mA。

在根據本發明的方法中或在根據本發明的配置中因此確 保在字元線與位元線之間的各個交點上，總電流強度是在 各自字元線與位元線中電流強度的總和，而在基本上具有 恒定値。這是由於各個驅動電流（其由字元線驅動器或位元 線驅動器所發出）以適當的方式設計而達成。 如同已經在以上提到，各個組的字元線或位元線還可以 各自具有所設之相同的電流，其中容忍對理想値的某種偏 差。然而此種偏差是可接受的，只要達成對寄生式漏電損 失之某種補償。 本發明較佳是可使用於MRAM中。然而，當此儘可能恆定 的電流用於各個所欲之記憶胞時，它還可以以有利的方式 使用於其他記憶體之記憶胞陣列中。 518595 五、發明説明（7 ) 符號之說明 BL1 . ...位元線1 BL2 · ...位元線2 BL3 · ...位元線3 BL4. ...位元線4 R11 · ...電阻1 1 R12. ...電阻1 2 R13 · ...電阻1 3 R14. ...電阻1 4 WL1 · ...字元線1 WL2 . ...字元線2 | WL3 . ...字元線3 WL4. ...字元線4 WT1 . ...字元線驅動器1 -9-

Claims (1)

1. 518595 六、申請專利範圍 1 · 一種在記憶胞陣列中補償寄生式漏電損失所用之方法， 此記憶胞陣列是由字元線（WL )、相交字元線（WL )之位元 線（BL )、以及在字元線（WL )與位元線（BL )之間交點上所 設之記億胞（R )所構成，藉由它此導致寄生式漏電損失 之寄生式電流流過，其特徵爲， 須設計在各個字元線與位元線（WL，BL )中所供應的電 流，使得在記憶胞陣列之交點上電流（I 1，I 2 )之總和（ 其經由此屬於各個交點之字元線與位元線流過）在基本 上是恆定。 2 ·如申請專利範圍第1項之方法，其中 此在各個字元線與位元線（WL，BL )中所供應之電流是 考慮此在記憶胞中所產生的寄生.漏電電流而設計。 3 .如申請專利範圍第1或2項之方法，其中 字元線與位元線（WL，BL )之組各自具有所施加之相同 設計之電流。 4 · 一種執行如申請專利範圍第1至3項中任一項之方法所 用之配置，其特徵爲： 此記憶胞陣列具有字元線驅動器（WT1至WT3 )與位元 線驅動器（BT1至BT4)，其可供應字元線（WL)與位元線 (BL)不同設計的電流。 5 ·如申請專利範圍第4項之配置，其中 此記憶胞陣列是MRAM記憶胞陣列。 -10-