KR100523049B1 - 자기저항 메모리의 판독을 위한 장치 및 방법 - Google Patents

자기저항 메모리의 판독을 위한 장치 및 방법 Download PDF

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KR100523049B1 KR10-2002-7001284A KR20027001284A KR100523049B1 KR 100523049 B1 KR100523049 B1 KR 100523049B1 KR 20027001284 A KR20027001284 A KR 20027001284A KR 100523049 B1 KR100523049 B1 KR 100523049B1
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Abstract

선택된 감지 작업 동안 워드라인 전류가 중단되는, 자기저항 메모리의 판독을 위한 장치 및 방법이 개시된다. 이것은 감지 작업 동안 전형적으로 워드라인 전류에 의하여 비트 구조로 주입되는 노이즈를 실질적으로 제거하며, 이는 센스라인 상에서 신호 대 노이즈의 비율을 증가시킨다. 이것은 결국 감지 작업의 속도를 증가시키고, 따라서 메모리의 판독 접근 시간이 빨라진다. 실질적인 전력 절약 효과도 얻어진다.

Description

자기저항 메모리의 판독을 위한 장치 및 방법{METHOD AND APPARATUS FOR READING A MAGNETORESISTIVE MEMORY}
발명의 배경
본 발명은 강자성 박막 메모리(ferromagnetic thin film memories), 특히 자화(magnetization) 방향에 기초한 메모리 셀들의 상태가 전자 회로에 의해 감지되는 박막의 자기저항(magnetoresistive) 성질을 통하여 결정되는 강자성 박막 메모리에 관한 것이다.
여러 종류의 디지털 기억장치들(memories)이 컴퓨터 및 컴퓨터 시스템 부품, 디지털 프로세싱 시스템 등에서 광범위하게 사용되고 있다. 그러한 기억장치들은, 매우 유리하게, 각각의 메모리 셀(전형적으로 박막 물질) 내에서의 자성체(magnetic material)의 자화(magnetization)의 택일 상태로서의 디지털 비트의 저장에 기초하여 형성될 수 있다. 이러한 막들은, 그들 막 내에서 발생하는 자화의 방향을 통하여 그 안에 저장되는 정보를 가지는 강자성 박막일 수 있으며, 이 정보는 상기 자화 상태를 결정하기 위한 유도적 감지를 통하여, 또는 그러한 상태들의 자기저항적 감지에 의하여 얻어진다. 그러한 강자성 박막 기억장치들은 메모리 셀들과 메모리 작동 회로(memory operating circuitry) 사이의 용이한 전기적 상호연결을 제공하기 위하여, 편리하게 모놀리식(monolithic) 집적회로의 표면상에 마련될 수 있다.
강자성 박막 메모리 셀들은 저장된 디지털 비트의 현저한 밀도를 달성하기 위하여 매우 작게 제조되고 매우 조밀하게 패킹(packing)될 수 있는데, 이러한 성질로 인하여, 상기에서 언급한 바와 같이, 그들은 모놀리식 집적회로의 표면에 마련될 수 있다. 한 예로서, 하나의 구조물(construction)이 도1에 나타나 있는데, 여기서, 메모리 셀용 비트 구조(10)는, 모놀리식 집적회로에서 사용되는 것과 같이, 반도체 물질 몸체(12) 위로, 그리고 절연층(13) 바로 위에 형성되어 놓이며, 집적회로에서 몸체(12)의 주 표면상에 스스로를 지지하고 있다. 집적회로의 아주 작은 일부만이 나타나 있고, 그리하여 상기 집적회로 부분에서 반도체 몸체의 아주 작은 일부만이 보인다.
메모리 내 조립체(assemblage)에 있어서 이들 비트 구조들은 대개, 종종 센스라인(sense lines)이라고 불리는, 그러한 비트 구조의 연속선(a series string)으로서 제공된다. 메모리 내에는 그러한 센스라인이 전형적으로 복수개 존재한다. 그러한 센스라인 멤버들 사이, 또는 메모리를 운영하기 위한 집적회로 내의 외부회로와 센스라인 사이의 상호연결을 제공하기 위하여, 상호연결 목적으로, 말단 영역, 즉 연결부(junctures)(14)가 전형적으로 제공된다. 이들 상호연결부는 알루미늄에 합금된 구리로 형성될 수 있을 것이다.
절연층(13)의 노출된 주 표면상에 배치되는 비트 구조의 나머지는 하부 강자성 박막(15) 및 상부 강자성 박막(16)을 포함한다. 강자성 박막들(15, 16)은 전형적으로 단축(uniaxial) 이방성(anisotropy), 자기저항, 미약한 자기뒤틀림(magnetostriction)을 나타내며, 전형적으로 니켈, 코발트 및 철을 함유하는 합금 조성물로 이루어진다. 하부 강자성 박막(15)은 전형적으로 상부 강자성 박막(16) 보다 두껍다. 따라서, 하부 강자성 박막(15)은 종종 경층(hard layer)이라 불리며 상부 강자성 박막(16)은 종종 연층(soft layer)이라 불린다.
강자성 박막들(15, 16) 사이에는, 전형적으로, 보통 강자성을 띠지는 않으나 전기적 전도체이거나 또는 전기적 절연체일 수 있는 더욱 얇은 층(17)이 존재한다. 그러나, 이 구조물에서 층(17)은 층들(15, 16) 사이의 교환 상호작용을 최소화하여 각 층의 자화 벡터들이 서로 영향받지 않도록(decoupled) 하여야 한다. 층(17)은 전형적으로 구리일 것이다. 도1에서 오직 일부가 보이긴 하지만, 절연층(18)은 비트 구조(10)를 덮는다.
마지막으로, 워드라인(19)이 절연층(18)의 주 표면 위에 배치되어 도1에 나타나 있다. 워드라인(19)은 전형적으로 티타늄-텅스텐 기재층 상에 구리와 합금된 알루미늄 층을 포함한다. 실제로는 도1의 전체 구조 위로 보호 및 절연 층이 종종 사용되나, 여기서는 나타내지 않았다.
비트 구조(10)는 워드라인(19) 방향에 수직으로, 내부 상호연결부들(14) 사이에서 그의 용이 축(easy axis)을 연장시키는 종방향 모드로 운영될 수 있거나, 또는 워드라인(19) 방향에 평행인 자화 용이 축(easy axis of magnetization)을 가지는 횡방향 모드로 운영될 수 있다. 어떤 경우에도, 비트 구조(10) 내에 두 개의 택일 논리값 중 하나를 가지는 디지털 비트로서 저장되는 정보는, 한 방향 또는 다른 방향, 일반적으로는 자화 용이 축을 따라 자화 벡터점을 가짐으로써, 층(15) 내에서 그 안에 저장된다. 자화의 방향이 외부 자기장에 의하여 그러한 방향으로부터 회전하도록 야기된다면, 자화 방향의 회전으로 인한 층들(15, 16)의 전기 저항은 그러한 층들의 자기저항 성질로 인하여 변한다. 층들(15, 16)에 전형적으로 사용되는 물질의 종류로는, 저항에 있어서의 최대 변화가 최소 저항 값의 수 퍼센트 단위 상에 있는 것들이다.
센스 전류는 비트 구조(10)의 한 말단(14)에서 다른 말단(14)까지 비트 구조(10)를 통한 전류의 흐름을 말하며, 워드 전류는 워드라인(19) 내에서, 비트 구조(10)에 인접하되 그것의 방향을 가로지르며 흐르는 전류를 말한다. 비트 구조(10)는 센스 및 워드 전류의 선택적 적용을 통하여 층(15)(경층)의 두 가지 가능한 자화 상태 중 하나에 놓일 수 있으며, 이에 따라 정보가 비트 구조(10) 내에 "기록"될 수 있다. 전형적 상태의 비트 구조(10)는, 전형적으로 1.0mA의 센스 전류의 적용, 및 동시에 한 방향으로 20mA 내지 40mA의 워드 전류를 제공함으로써 "0" 자화 상태에 놓일 수 있다. 논리값 "1"을 나타내는 반대의 자화 상태는 동일한 센스 전류와, 반대 방향인 같은 크기의 워드 전류를 제공함으로써 얻어질 수 있다. 그러한 상태들은 전형적으로 적절한 전류 수준에 도달한 후 재빨리 일어나며, 그러한 상태 변화는 전형적으로 약 5ns 미만의 시간 내에 일어난다.
비트 구조(10) 내에 어떤 자화 상태가 저장되어 있는지를 결정하는 것, 즉, 비트 구조(10) 내에 저장된 정보를 판독하는 것은, 예컨대, 워드라인 전류 및 때때로 동시에 센스라인 전류를 제공함으로써, 전형적으로 그러한 비트 구조 내에 외부적으로 야기된 자기장을 제공함으로써 이루어진다. 이러한 전류는 비트 구조(10)의 상부 강자성 박막(16)(연층: soft layer)의 자화를 회전시키지만, 바람직하게 하부 강자성 박막(15)(경층: hard layer)의 자화는 회전시키지 않는다. 상기에서 지적한 바와 같이, 이것은 하나의 용이 축 방향 자화 상태로부터 반대 방향 상태로의 변화를 포함하는, 비트 구조(10) 내 다른 자화 방향을 위한 비트 구조(10) 내 말단 영역들(14) 사이에서 일어나는 전기 저항의 변화를 야기한다. 그 결과, 비트 구조(10)의 경층 및 연층들의 상대적 자화 방향에 의존하여, 자기 비트 구조(10)를 통하여 흐르는 센스 전류에 의하여 상기 구조(10)를 통하여 발생하는 전압에 있어서 눈에 띠는 차이가 생긴다.
비트 구조(10)의 상태를 판독하기 위하여 이제 도2를 참조하면, (40)으로 나타낸 바와 같이, 전형적으로, 워드라인 전류가 선택된 비트 구조 위로 제 1 방향으로 제공된다. 워드라인 전류는 비트 구조(10) 내에서 외부적으로 발생하는 자기장을 생성한다. 워드라인 전류의 크기는 비트 구조(10)의 연층(16)을 회전시킬 수 있을 정도로 커야 하지만, 전형적으로, 경층(15)은 회전시키지 않을 정도로 작아야 한다. 전형적인 워드라인 전류는 10-20mA 이다. 이것은 이하에서 더욱 상세히 설명하는 바와 같이, 도3 또는 도4에서 점 "A"로 나타낸 것에 해당할 수 있다.
센스 전류는 이제, 워드라인 전류와 동시에, 비트 구조(10)로 제공되며, 그리하여 비트 구조(10)를 통한 결과 전압(저항)이 감지된다. 연층(16)의 자화가 경층(15)의 자화에 평행하다면, 전압(저항)은, 예를 들어 도3에서 점 "A"로 나타낸 바와 같이, 상대적으로 낮다. 연층(16)의 자화가 경층(15)의 자화에 반평행(anti-parallel) 상태인 경우, 전압(저항)은, 예를 들어 도4에서 점 "A"로 나타낸 바와 같이, 더 높다. 감지된 전압(저항)은 그 후 자동-영화 회로(auto-zero circuit)를 사용하여 저장된다. 비트 구조(10)의 전압(저항)을 감지하는데 보통 요구되는 시간은 전형적으로 대략 50ns 이다. 이 시간은, 적어도 부분적으로, 감지 작업 동안 존재하는 비교적 큰 워드라인 전류에 의해 생성되는 노이즈(noise)로 인하여 비교적 길다.
비트 구조의 전압(저항)이 제 1 방향의 워드라인 전류에 의해 감지된 후에, 그 워드라인 전류는 도2에서 (42)로 나타낸 바와 같이, 역전된다. 워드라인 전류의 크기는 비트 구조(10)의 연층(16)을 회전시킬 정도로 또한 충분히 크지만, 전형적으로 경층(15)을 회전시키지는 않을 정도로 작다. 이것은 도3 또는 도4의 점 "F"에 대응할 수 있다. 그 후 센스 전류는 워드라인 전류와 동시에 비트 구조(10)로 제공되며, 비트 구조(10)를 통한 결과 전압(저항)이 다시 감지된다. 비트 구조(10)의 전압(저항)을 감지하기 위해 전형적으로 요구되는 시간은 또한 약 50ns이다. 감지된 전압(저항)은 그 후 자동-영화 회로에 의하여 저장된, 앞서 감지된 전압(저항)과 비교된다. 저항 변화가 양(positive)이면, 하나의 논리 상태가 판독된다. 저항 변화가 음(negative)이면, 반대의 논리 상태가 판독된다.
상기한 판독 과정들은 많은 단점을 겪는다. 하나의 단점은 비교적 큰 워드라인 전류(10-30 mA)가 각 감지 작업을 통하여 제공되어야 한다는 점이다. 이것은 각 감지 작업이 비트 구조(10)의 전압(저항)을 감지하기 위하여 50ns 단위의 시간이 걸릴 수 있다는 점에서 특히 문제가 된다. 따라서, 판독 작업은 많은 양의 전력을 소비할 수 있다.
또 다른 단점은 각각의 감지 조작 동안에 인가되는 실질적인 워드라인 전류가 종종 비트 구조(10)에서 상당량의 노이즈를 일으키며, 이것은 센스라인 상에서 신호 대 노이즈의 비율을 감소시킬 수 있고 또한 감지 작업을 느리게 할 수 있다는 점이다. 워드라인 전류에 의하여 야기되는 노이즈를 감소시키기 위한 하나의 방법은 비교적 안정한 워드라인 전류를 생성하는 우수한 워드라인 드라이버(driver)를 제공하는 것이다. 그러나, 이 방법은 워드라인 전류에 의하여 생성되는 노이즈를 감소시킬 수 있을 뿐, 그것을 제거하지는 못한다. 또한, 우수한 워드라인 드라이버는 메모리 회로의 전력, 면적 및 복잡도(complexity)를 증가시킬 수 있다.
본 발명의 다른 목적들과 본 발명의 많은 부수적인 장점들은, 첨부되는 도면과 함께 고려될 때 이하의 상세한 설명을 참조하여 더욱 잘 이해되는 바와 같이 잘 이해될 수 있을 것이며, 도면에서, 도면 전체를 통하여 동일한 부호는 동일한 부분을 가리킨다. 여기서,
도1은 자기저항 메모리를 부분적으로 잘라내어 나타낸 개략도이고;
도2는 전형적인 선행 기술 판독 작업의 워드라인 전류, 자동-영화 및 감지 작업을 보여주는 시간 다이어그램이고;
도3은 인가된 자기장에 대한 전형적인 GMR 비트 구조의 저항을 나타내는 그래프로서, 여기서 연층 및 경층의 자화 벡터들은 초기에 동일한 방향이다;
도4는 인가된 자기장에 대한 전형적인 GMR 비트 구조의 저항을 나타내는 그래프로서, 여기서 연층 및 경층의 자화 벡터는 초기에 서로 반대 방향이다;
도5는 본 발명에 따른 설명적 판독 작업의 워드라인 전류, 자동-영화 및 감지 작업을 보여주는 시간 다이어그램이고;
도6은 본 발명에 따른 설명적 자기저항 메모리의 선택된 부분을 나타내는 개략적인 다이어그램이고;
도7은 본 발명에 따른 또 다른 설명적 자기저항 메모리의 선택된 부분을 나타내는 개략적인 다이어그램이고;
도8은 도7의 자기저항 메모리의 설명적 판독 작업의 워드라인 전류, 자동-영화 및 감지 작업을 나타내는 시간 다이어그램이고;
도9는 본 발명에 따른 또 다른 설명적 판독 작업의 자동-영화, 센스 및 워드라인 전류 작업들을 나타내는 시간 다이어그램이다.
발명의 요약
본 발명은 감지 작업(sensing operation) 동안 워드라인 전류를 중단할 수 있는 자기저항 메모리 판독용 장치 및 방법을 제공함으로써 종래 기술의 많은 단점들을 극복한다. 이것은 실질적으로 감지 작업 동안 워드라인 전류에 의하여 비트 구조 내로 도입될 수 있는 노이즈를 제거할 수 있는데, 이는 센스라인 상에서 신호 대 노이즈의 비율을 증가시킬 수 있다. 이것은 결국 감지 작업의 속도를 현저히 증가시킬 수 있고, 따라서 메모리의 판독 접근 시간(read access time)이 짧아진다. 또한, 감지 작업 동안 워드라인 전류가 중단되므로, 현저한 전력 절약을 실현할 수 있다.
본 발명의 한 설명적 방법에 따르면, 연층의 상태를 제 1 방향으로 맞추기 위하여 자기장이 자기저항 비트 구조에 제 1 방향으로 인가된다. 자기장은 전형적으로, 비트 구조 옆으로 통과하는 워드라인을 통하여 워드라인 전류를 통과시킴으로써 생성된다. 그 후, 상기 자기장은 제거된다. 워드라인 전류의 부재에 의해 야기되는 자기장으로 인하여, 자기저항 비트 구조를 포함하는 센스라인의 제 1 저항이 감지된다. 이것은 바람직하게 센스라인에 센스 전류를 인가하고, 결과 전압 강하를 검출함으로써 달성된다. 이로써 판독 작업의 절반이 완성된다.
그 후, 자기장은 연층의 상태를 반대 상태로 맞추기 위하여 제 1 방향에 반대되는 방향으로 자기저항 비트 구조에 인가된다. 외부적으로 인가된 자기장은, 전형적으로 워드라인 전류를 제거함으로써 다시 제거된다. 외부적으로 인가된 자기장의 부재로 인해 센스라인의 저항이 결정되고, 처음에 감지된 저항과 비교된다. 저항이 증가되면, 하나의 논리 상태가 판독된다. 저항이 감소되면, 반대의 논리 상태가 판독된다.
본 발명에 따른 하나의 설명적인 자기 저장 장치는 인가 블록(applying block), 감지 블록(sensing block) 및 제어 블록(control block)을 포함할 수 있다. 인가 블록은 바람직하게, 선택된 비트 구조의 연층의 상태를 맞추기 위하여, 자기저장 비트 구조로 자기장을 제 1 방향 또는 제 2 방향으로 선택적으로 인가한다. 인가 블록은 선택된 비트 구조 옆으로 통과하는 워드라인을 통하여 전류를 구동하기 위한 적어도 하나의 워드라인 드라이버를 포함할 수 있다. 감지 블록은, 바람직하게 자기저항 비트 구조를 포함하는 센스라인의 저항을 선택적으로 감지한다. 감지 블록은 센스라인에 전류 또는 전압을 공급하기 위한 전류 급원 또는 전압 급원을 포함할 수 있다. 감지 블록은 또한 감지된 값을 감지하고/거나 저장하기 위한 자동-영화 회로를 포함할 수 있다. 제어 블록은 바람직하게 인가 블록 및 감지 블록을 제어한다.
제어 블록은 바람직하게, 첫째, 연층의 상태를 제 1 방향으로 맞추기 위하여 인가 블록을 가동시켜 자기저항 비트 구조에 자기장을 제 1 방향으로 인가하도록 한다. 그 후, 제어 블록은 바람직하게 인가 블록을 비가동시켜(disables) 비트 구조로부터 실질적으로 자기장을 제거한다. 제어 블록은 그 후, 바람직하게 감지 블록을 개시시켜(initiating) 자기저항 비트 구조를 포함하는 센스라인의 첫 번째 감지된 저항을 감지하도록 한다. 그 후 제어 블록은 감지 블록을 비가동시키고, 인가 블록을 개시시켜 연층의 상태를 두 번째 반대 방향으로 맞추기 위하여 첫 번째 방향에 반대되는 방향으로 자기저항 비트 구조에 자기장을 인가하도록 한다. 제어 블록은 그 후 인가 블록을 비가동시켜 비트 구조로부터 실질적으로 자기장을 제거한다. 제어 블록은 그 후, 바람직하게 감지 블록을 가동시켜 센스라인의 저항이 첫 번째 감지된 저항에 비하여 증가되었는지 또는 감소되었는지를 감지하도록 한다. 제어 블록은 기초 상태 기기(machine), 지연 경로(a delay path), 마이크로프로세서, 또는 다른 타입의 제어 회로를 포함할 수 있는 제어 회로를 사용하여 수행될 수 있는 것으로 고려된다.
바람직한 실시예의 상세한 설명
본 발명은 감지 작업 동안 워드라인 전류가 중단될 수 있는 자기저항 메모리를 판독하기 위한 장치 및 방법에 관한 것이다. 이것은 감지 작업 동안 워드라인 전류에 의하여 비트 구조 내로 주입될 수 있는 노이즈를 실질적으로 제거하며, 이는 센스라인 상에서 신호 대 노이즈의 비율을 증가시킨다. 이것은 결국 감지 작업의 속도를 현저히 증가시키고, 따라서 메모리의 판독 접근 시간이 현저히 짧아진다. 또한, 감지 작업 동안 워드라인 전류가 중단되므로, 상당한 전력 절약이 이루어질 수 있다.
도3-4는 전형적인 GMR(슈도 스핀 밸브: pseudo spin valve) 비트 구조(10)에 대한 설명적인 마이너 루프(minor loops)를 나타내는 그래프이다. 도3은 연층 및 경층의 자화 벡터들이 초기에 같은 방향(점 A로 나타낸 바와 같이)으로 있을 때, 인가된 자기장에 대한 저항을 나타낸다. 도4는 연층 및 경층의 자화 벡터들이 초기에 반대 방향으로 있을 때(다시 점 A로 나타낸 바와 같이), 인가된 자기장에 대한 저항을 나타낸다. 두 도면 모두에서, x-축은, 전형적으로 워드라인 전류에 의하여 비트 구조(10)에 인가되는 외부적 자기장의 크기를 나타낸다. y-축은 그를 통하여 흐르는 센스 전류에 의하여 감지되는 바와 같은, 비트 구조(10)의 결과 저항을 나타낸다.
도3을 참조하면, 점 "A"에서 시작하여, 경층(15)의 자화 벡터(30) 및 연층(16)의 자화 벡터(32)가 정렬될 때, 비트 구조(10)의 저항은 상대적으로 낮다. 경층(15)의 자화 벡터(30) 및 연층(16)의 자화 벡터(32)와 동일한 방향으로 인가되는 외부 인가 자기장은 이 상태를 강화시키기만 한다. 점 "C"로 나타낸 바와 같이, 외부적으로 인가된 자기장이 0 으로 감소하는 경우에도, 비트 구조(10)의 저항은 상대적으로 낮게 유지된다. 그러나, 외부적으로 인가되는 자기장이 반대 방향으로 증가하면, 연층(16)의 자화 벡터(32)는 실제로, 점 "D" 및 "E"로 나타난 바와 같이, 경층(15)의 자화 벡터(30)와는 반평행(anti-parallel) 상태로 젖혀진다. 이러한 현상이 일어나면, 비트 구조(10)의 저항은, 점 "E" 및 "F"로 나타나는 바와 같이, 증가한다.
기록 작업을 수행하기 위하여, 외부적으로 인가되는 자기장은 점 "F"를 넘어서까지 증가하며, 이것은 경층(15)의 자화 벡터(30)를 연층(16)의 자화 벡터(32)에 평행하게(parallel) 젖힌다. 판독 작업을 수행할 때 비트 구조(10)를 기록하는 것은 보통 바람직하지 않으며, 따라서 외부적으로 인가된 자기장은 전형적으로 도3의 점 "A" 및 "F" 사이에 유지된다.
외부적으로 인가되는 자기장이 점 "F"로부터 0 까지 감소하면, 비트 영역(10)의 저항은 점 "E", "D", 및 "C"의 경로들을 따라 되돌아오기 보다는, 점 "G"로 나타낸 바와 같이, 상대적으로 높은 상태로 유지된다. 이것은 많은 GMR 비트 구조들의 마이너 루프에 전형적으로 수반하는 이력현상(hysteresis)을 설명한다. 또한, 도3에 나타난 바와 같이, 보다 큰 외부적으로 인가되는 자기장은, 자화 벡터들(30, 32)을 반평행 상태로 회전시키기 위해서 보다는, 전형적으로 연층(16)의 자화 벡터(32)를 경층(15)의 자화 벡터(30)에 평행하게 회전시키기 위하여 요구된다. 예를 들어 점 "H"로 나타난 바와 같이, 경층 및 연층의 자극(magnetic poles)들은 그와 같이 정렬될 때 서로 반발하려고 한다. 그러나, 일단 정렬되면, 비트 구조(10)의 형태 이방성이 경층 및 연층의 자화 벡터들이 평행한 배열로 유지되도록 한다. 도4는 유사한 마이너 루프를 나타내지만, 초기에 경층 및 연층의 자화 벡터들이 반평행 배열로 있을 때이다.
도5는 본 발명에 따른 설명적 판독 작업의 워드라인 전류, 자동-영화 및 감지 작업들을 나타내는 시간 다이어그램이다. 판독 작업을 개시하기 위하여, 자기장이 자기저항 비트 구조에 제 1 방향으로 인가된다. 자기장은 전형적으로, 도1의 워드라인(19)과 같은 워드라인을 통하여 워드라인 전류를 통과시킴으로써 생성된다. 이것은 연층(16)의 자화 벡터(32)를 공지의 상태로 맞춘다. 이것은 도3 또는 도4의 점 "A"에 해당하며, 경층(15)의 자화 벡터(30)의 상태(방향)에 의존한다. 워드라인 전류의 크기는 바람직하게 연층의 상태를 맞추기에 충분히 크지만 경층의 상태를 변화시키지 않을 정도로 충분히 작다. 워드라인 전류는 바람직하게, (50)으로 나타낸 바와 같이, 약 10 내지 30mA 정도의 크기 및 약 2ns의 지속시간을 가지는, 비교적 짧은 펄스로 제공된다.
그 후, 워드라인 전류는 제거된다. 이것은 또한 비트 구조로부터 외부적으로 인가되는 대응하는 자기장을 제거한다. 그리하여, 비트 구조의 저항은 도3(또는 도4)의 점 "A"로부터 점 "C"로 이동한다. 자기장의 부재로 인하여, (52)로 나타나는 바와 같이, 자기저항 비트 구조(10)를 포함하는 센스라인의 제 1 저항이 감지된다. 이것은 바람직하게, 센스라인에 센스 전류를 인가하고, 그리고 결과 전압 강하를 검출함으로써 달성된다. 일단 감지되면, 저항값(또는 전압)은, 바람직하게 자동-영화 타입 회로(도6-7 참조)를 통하여 저장된다. 이로써 판독 작업의 절반 정도가 완성된다.
그 후, 워드라인 전류가 역전된다. 이 과정은 첫 번째 방향에 반대되는 방향으로 외부적으로 생성되는 자기장을 생성시킨다. 역시, 워드라인 전류의 크기는, 바람직하게 연층의 상태를 반대 상태로 맞추기에 충분히 크지만, 경층의 상태를 변화시키지 않을 정도로 작다. 이것은 도3(또는 도4)에서 점 "F"에 해당한다. 워드라인 전류는 바람직하게, (54)로 나타낸 바와 같이, 10 내지 30mA 정도의 크기 및 약 2ns의 지속시간을 가지는, 비교적 짧은 펄스로 제공된다.
워드라인 전류는 다시 제거되는데, 이것은 비트 구조(10)로부터 외부적으로 인가되는 자기장을 제거한다. 이것은 도3 또는 도4에서 점 "G"에 해당한다. 외부적으로 인가되는 자기장의 부재로 인하여, 센스라인의 저항이 (56)에 나타낸 바와 같이 다시 감지되고, 또한 첫 번째 감지된 저항과 비교된다. 센스라인의 저항이 증가하면, 도3에 나타낸 바와 같이, 하나의 논리 상태가 판독된다. 저항이 감소하면, 도4에 나타낸 바와 같이, 반대의 논리 상태가 판독된다.
잘 알 수 있는 바와 같이, 설명적 실시예의 워드라인 전류는 각 판독 작업 동안 두 개의 2ns 펄스들, 총 4ns 동안 "온(on)" 상태로만 있다. 이것은 실질적으로 많은 선행 기술의 판독 작업을 수행하기 위해 전형적으로 요구되는 두 번의 50ns 펄스들 보다 훨씬 짧은 것이다. 따라서, 본 발명은 25 배 또는 그 이상으로 판독 전력을 감소시킬 수 있다. 또한, 워드라인 전류가 감지 작업 동안 중단되므로, 워드라인 전류에 의하여 비트 구조로 주입되는 노이즈가 보다 적다. 이것은 실질적으로 센스라인에서 신호 대 노이즈의 비율을 증가시키는 것이며, 결국 감지 작업의 속도를 현저히 증가시키고, 따라서 메모리의 판독 접근 시간이 현저히 빨라진다.
도6은 본 발명에 따른 설명적 자기저항 메모리의 선택된 일부를 보여주는 개략적 다이어그램이다. 자기저항 메모리는 비트 구조(60), 자기장(field) 인가 블록(70), 감지 블록(90) 및 제어 블록(100)을 포함한다. 설명적 비트 구조(60)는 하부 경층(62) 및 상부 연층(64)을 포함한다. 나타내지는 않았지만, 메모리는 바람직하게 많은 열(row)에 배열된 많은 수의 자기저항 비트 구조(60)들을 가지며, 이 때 각 열에서 선택되는 비트 구조들은 대응하는 센스라인을 형성하기 위하여 함께 연결된다.
자기장 인가 블록(70)은 바람직하게 많은 수의 워드라인들을 포함하며, 이 때 각 워드라인은 각 센스라인 내 비트 구조들 중 하나 옆으로 연장한다. 하나 또는 그 이상의 워드라인 드라이버가 바람직하게 제공되고, 이 때 각 워드라인 드라이버는 제 1 방향 및 제 2 반대 방향으로 워드라인 전류를 제공할 수 있다. 보여진 실시예에서, 워드라인(72)은 한 쌍의 워드라인 드라이버들(74, 76)에 의하여 구동된다. 워드라인(72)은 물리적으로 비트 구조(60) 옆으로 연장하여 워드라인(72)을 통하여 흐르는 전류에 의해 생성되는 자기장이 비트 구조(60)와 상호작용하게 된다. 워드라인 드라이버들(74, 76)은 바람직하게 제어 블록(100)에 의하여 제어된다. 제어 블록(100)은 바람직하게 워드라인 드라이버들(74, 76)의 입력에 반대되는 논리 상태들을 제공한다. 이는 제어 블록(100)이 워드라인 전류가 워드라인(72)을 통하여 어느 방향으로 흐를 것인지를 제어하도록 한다. 제어 블록(100)은 또한 인에이블 신호(82)를 통해 워드라인 드라이버들(74, 76)을 가동시키거나 또는 비가동시킬 수 있다.
감지 블록(90)은 바람직하게 센스라인(도6에는 오직 하나의 비트 구조만이 나타나 있다)의 한 끝단에 위치하는 비트 구조(60)에 연결되는 감지 드라이버(92)를 포함한다. 센스라인의 다른 끝단의 비트 구조(60)는 나타난 바와 같이 접지될 수 있다. 센스 드라이버는, 이하에서 보다 상세히 설명되는 바와 같이, 센스라인의 저항을 감지하는 것을 돕기 위해 센스라인에 전압 또는 전류를 제공한다. 바람직하게, 센스 드라이버(92)는 전류 급원 또는 전압 급원이다.
감지 블록(90)은 또한, 바람직하게 자동-영화 블록(94) 및 비교 블록(96)을 포함한다. 자동-영화 블록(94)은 센스라인의 입력에 존재하는 전압(또는 전류)을 선택적으로 취한다. 자동-영화 블록(94)은 제어 블록(100)에 의하여 가동될 때 전압(또는 전류)을 취한다. 비교 블록(96)은 자동-영화 블록(94)에 의해 저장되는 전압(또는 전류)을 센스라인의 입력에 존재하는 전압(또는 전류)과 비교한다. 현재의 전압(또는 전류)이 자동-영화 블록(94)에 의해 저장된 값에 비하여 증가하였으면, 하나의 논리 상태가 판독된다. 현재 전압(또는 전류)이 자동-영화 블록(94)에 의해 저장된 값에 비하여 감소하였으면, 반대의 논리 상태가 판독된다.
판독 작업 동안, 제어 블록(100)은 인에이블 신호(82)를 통하여 워드라인 드라이버(74)를 가동시키고, 워드라인 드라이버(74)에 제 1 논리 상태를 제공하고 워드라인 드라이버(76)에 반대 논리 상태를 제공한다. 이것은 제 1 방향으로 워드라인 전류(78)를 생성시키는데, 이는 비트 구조(60) 내에서 제 1 방향으로 자기장을 생성한다. 이는 연층(64)의 상태를 제 1 방향으로 맞춘다. 제어 블록(100)은 그 후 인에이블 신호(82)를 통하여 워드라인 드라이버들(74, 76)을 비가동시키는데, 이것은 실질적으로 워드라인 전류에 의하여 생성되는 자기장을 비트 구조(60)로부터 제거한다. 제어 블록(100)은 그 후 감지 드라이버(92)를 가동시키며, 이는 센스라인에 전압 또는 전류를 생성시킨다. 자동-영화 블록(94)은 그 후 센스라인의 입력에 존재하는 전압 또는 전류를 저장하도록 가동된다. 그 후, 제어 블록(100)은 자동-영화 블록(94) 및 감지 드라이버(92)를 비가동시킨다. 이로써 판독 작업의 제 1 부분이 완성된다.
그 후, 제어 블록(100)은 인에이블 신호(82)를 통하여 워드라인 드라이버들(74, 76)을 가동하고, 워드라인 드라이버(74)에 제 2 논리 상태를 제공하고 워드라인 드라이버(76)에 반대 논리 상태를 제공한다. 이것은 제 2 방향으로 워드라인 전류(80)를 생성시키며, 이는 비트 구조(60) 내에 제 2 방향으로 자기장을 생성한다. 이것은 연층(64)의 상태를 제 2 반대 방향(104)으로 맞춘다. 그 후 제어 블록(100)은 인에이블 신호(82)를 통하여 워드라인 드라이버들(74, 76)을 비가동시키는데, 이것은 실질적으로 워드라인 전류에 의하여 생성되는 자기장을 비트 구조(60)로부터 제거한다. 그 후 제어 블록(100)은 감지 드라이버(92)를 가동하며, 이는 센스라인에 전압 또는 전류를 생성한다. 그 후 비교 블록(96)은 자동-영화 블록(94)에 의하여 저장된 전압(또는 전류)을 센스라인의 입력에 존재하는 전압(또는 전류)과 비교하도록 가동된다. 전압(또는 전류)이 자동-영화 블록(94)에 의해 저장된 값에 비하여 증가하였으면, 하나의 논리 상태가 판독된다. 전압(또는 전류)이 자동-영화 블록(94)에 의하여 저장된 값에 비하여 감소하였으면, 반대의 논리 상태가 판독된다.
도7은 본 발명에 따른 또 다른 설명적인 자기저항 메모리의 선택된 부분을 보여주는 개략적인 다이어그램이다. 이 실시예에서, 한 쌍의 워드라인(122, 124)이 제공되는데, 하나는 비트 구조(120)의 바로 위에 있고 하나는 비트 구조(120) 바로 아래에 있다. 이러한 배치는 워드라인 드라이버들(126, 128)이 한 방향으로 워드라인 전류를 구동하도록 하며, 워드라인 드라이버들의 디자인을 잠재적으로 단순화한다. 연층의 자화 벡터를 제 1 상태(130)로 맞추기 위하여, 전류(132)가 상부 워드라인(122) 아래로 구동된다. 연층의 자화 벡터를 반대 상태(134)로 맞추기 위하여, 전류(136)가 하부 워드라인(124) 아래로 구동된다. 감지 블록(140)은 바람직하게 도6에 대하여 위에서 설명한 바와 같다.
판독 작업 동안, 제어 블록(150)은 먼저 워드라인 드라이버(126)를 가동하여 상부 워드라인(122) 아래로 전류(132)를 공급하도록 한다. 이것은 비트 구조(120)의 연층의 상태를 제 1 방향(130)으로 맞춘다. 워드라인 전류가 먼저 하부 워드라인(124) 아래로 제공되고, 그 후 상부 워드라인(122)에 제공될 수도 있음을 알 수 있다. 어떤 경우에도, 그 후 제어 블록(150)이 워드라인 드라이버(126)를 비가동시키며, 이는 비트 구조(120)로부터 워드라인 전류에 의해 생성되는 자기장을 제거한다. 제어 블록(150)은 그 후 감지 드라이버(158)를 가동하며, 이것은 센스라인에 전압 또는 전류를 생성한다. 자동-영화 블록(160)은 그 후 센스라인의 입력에서 전압 또는 전류를 저장하도록 가동된다. 제어 블록(150)은 그 후 자동-영화 블록(160) 및 감지 드라이버(158)를 비가동시킨다. 이로써 판독 작업의 제 1 부분이 완성된다.
그 후, 제어 블록(150)은 워드라인 드라이버(128)를 가동하여 하부 워드라인(124) 아래로 전류(136)를 제공하도록 한다. 이것은 연층의 상태를 제 2 반대 방향(134)으로 맞춘다. 제어 블록(150)은 그 후 워드라인 드라이버(128)를 비가동시키며, 이것은 실질적으로 워드라인 전류에 의해 생성되는 자기장을 비트 구조(120)로부터 제거한다. 제어 블록(150)은 그 후 감지 드라이버(158)를 가동시키며, 이것은 센스라인으로 전압 또는 전류를 구동한다. 비교 블록(170)은 그 후 자동-영화 블록(160)에 의해 저장되는 전압(또는 전류)을 센스라인의 입력에 존재하는 전압(또는 전류)과 비교하도록 가동된다. 전압(또는 전류)이 자동-영화 블록(160)에 저장된 값에 비해 증가하였으면, 하나의 논리 상태가 판독된다. 전압(또는 전류)이 자동-영화 블록(160)에 의하여 저장되는 값에 비하여 감소하였으면, 반대의 논리 상태가 판독된다.
도8은 도7의 자기저항 메모리를 사용하는, 설명적 판독 작업의 워드라인 전류, 자동-영화 및 감지 작업들을 나타내는 시간 다이어그램이다. 제어 블록(150)은 워드라인 드라이버(126)를 가동하여 (180)으로 나타낸 바와 같이, 상부 워드라인(122) 아래로 전류 펄스를 구동하게 한다. 제어 블록(150)은 그 후 워드라인 드라이버(126)를 비가동시켜 워드라인 전류를 제거한다. 상부 워드라인(122)에서 전류가 제거되면, 감지 드라이버(158)가 가동되고, 자동-영화 블록(160)이 (182)로 나타낸 바와 같이, 센스라인의 입력에서 전압(또는 전류)를 저장한다. 그 후, 제어 블록(150)은 워드라인 드라이버(128)를 가동하여, (186)으로 나타낸 바와 같이, 전류 펄스를 하부 워드라인(124) 아래로 구동한다. 제어 블록(150)은 그 후 감지 드라이버(158)를 가동하여, (190)에 나타낸 바와 같이, 센스라인 아래로 전압(또는 전류)을 제공하게 한다. 비교 블록(170)은 그 후 자동-영화 블록(160)에 의해 저장된 전압(또는 전류)을 현재 감지되는 전압(또는 전류)과 비교하도록 가동된다. 전압(또는 전류)이 자동-영화 블록(160)에 의해 저장된 값에 비해 증가하였으면, 하나의 논리 상태가 판독된다. 전압(또는 전류)이 자동-영화 블록(160)에 의해 저장된 값에 비해 감소하였으면, 반대의 논리 상태가 판독된다.
도9는 본 발명에 따른 또 다른 설명적 판독 작업의 자동-영화, 센스 및 워드라인 전류 작업들을 나타내는 시간 다이어그램이다. 이 실시예는 도5와 유사하다. 그러나, 연층(16)은 각 판독 작업이 시작되기 전에 미리 정해진 초기 상태(예컨대, 음(negative)의 워드라인 전류 방향)로 들어가도록 준비된다. 미리 정해진 초기 상태는, 예를 들면 도3 또는 도4의 점 "A"에 대응할 수 있다. 따라서, 도5의 첫 번째 워드라인 펄스(50)는 도5의 자동-영화 및 센스 작업 전에는 더 이상 필요하지 않다. 이것은 도5에 나타난 실시예에 비하여 개선된 데이터 접근 시간을 제공한다.
특히 도9를 참조하면, 판독 작업은, (200)으로 나타난 바와 같이, 먼저 워드라인 전류가 존재하지 않는 가운데 선택된 비트 구조의 저항을 감지함으로써 수행된다. 연층은 이미 미리 정해진 초기 상태에 들어가 있기 때문에, 비트 구조의 저항은, 예를 들어 도3(또는 도4)의 점 "C"에 대응할 것이다. 일단 결정되면, 저항값(또는 전압)은, 바람직하게 자동-영화 타입 회로(도6-7을 보라)를 통하여 저장된다.
그 후, 연층(16)의 상태를 역전시키는 외부적으로 생성되는 자기장을 형성하기 위하여 워드라인 전류가 인가된다. 보여진 예에서, 양(positive)의 워드라인 전류 펄스(202)가 인가되며, 이는 예를 들어 도3(또는 도4)의 점 "F"에 대응할 수 있다. 워드라인 전류는 바람직하게 약 10-30 mA의 크기 및 약 2ns의 지속 시간을 가지는 비교적 짧은 펄스로 제공된다.
워드라인 전류는 그 후 제거되는데, 이것은 비트 구조(10)로부터 외부적으로 인가되는 대응하는 자기장을 제거한다. 비트 구조의 상태는 그 후 도3 또는 도4의 점 "G"에 대응할 수 있다. 외부적으로 인가되는 자기장의 부재로 인하여, 센스라인의 저항이 (204)로 나타난 바와 같이 다시 감지되며, 또한 첫 번째 감지된 저항과 비교된다. 도3에서 설명된 바와 같이, 센스라인의 저항이 증가하면, 하나의 논리 상태가 판독된다. 도4에서 설명된 바와 같이, 저항이 감소하면, 반대의 논리 상태가 판독된다.
데이터가 접근된 후, 연층(16)의 상태는 소정의 초기 상태로 다시 맞추어진다. 그와 같이 하기 위하여, 연층(16)의 상태를 소정의 초기 상태로 맞추는 외부적으로 생성되는 자기장을 형성하기 위하여 워드라인 전류가 인가된다. 보여진 예에서, 음의 워드라인 전류 펄스(206)가 연층(16)의 상태를, 예를 들어 도3 또는 도4의 점 "A"로 맞추기 위하여 인가된다. 연층(16)의 상태는 각 판독 작업 후에 소정의 초기 상태로 또한 맞추어질 수 있음을 알 수 있다.
본 발명의 바람직한 실시예들을 이와 같이 설명함에 따라, 당 분야에 통상의 지식을 가진 자들은 여기서 가르쳐진 바들이 여기에 첨부된 청구범위의 영역 내에서 많은 다른 실시예들에 적용될 수 있음을 알 수 있을 것이다.

Claims (20)

  1. 연층 및 경층을 가지는 자기저항 비트 구조의 상태를 판독하는 방법으로서,
    연층의 상태를 제 1 방향으로 맞추기 위하여 자기저항 비트 구조에 자기장을 제 1 방향으로 인가하고;
    상기 자기장을 실질적으로 제거하고;
    자기저항 비트 구조의 첫 번째 감지되는 저항을 감지하고;
    연층의 상태를 제 2 반대 방향으로 맞추기 위하여 자기저항 비트 구조에 자기장을 상기 제 1 방향에 반대되는 방향으로 인가하고;
    상기 자기장을 실질적으로 제거하고; 그리고
    비트 구조의 저항이 상기 첫 번째 감지된 저항에 비하여 증가하였는지 또는 감소하였는지를 감지하는 단계들을 포함하여 구성되는 방법.
  2. 제 1 항에 있어서, 상기 감지 단계는 비트 구조에 센스 전류를 인가하고, 그리고 결과 전압 강하를 검출하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서, 상기 비트 구조는 센스라인을 형성하기 위하여 직렬로 연결된 적어도 하나의 다른 자기저항 비트 구조를 포함하는 센스라인 내에 포함되어 있는 방법.
  4. 자기저항 비트 구조가 센스라인을 형성하기 위하여 하나 또는 그 이상의 다른 자기저항 비트 구조들과 직렬로 연결되며, 각 자기저항 비트 구조가 공통의 용이 축을 가지는 경층 및 연층을 가지는, 자기저항 메모리의 자기저항 비트 구조의 상태를 감지하기 위한 방법으로서,
    연층의 상태를 제 1 방향으로 맞추기 위하여 상기 용이 축에 평행한 제 1 방향으로 자기저항 비트 구조에 자기장을 인가하고;
    상기 자기장을 제거하고;
    센스라인의 첫 번째 감지된 저항을 감지하고;
    연층의 상태를 제 2 반대 방향으로 맞추기 위하여 자기저항 비트 구조에 상기 제 1 방향에 반대되는 방향으로 자기장을 인가하고;
    상기 자기장을 제거하고; 그리고
    센스라인의 두 번째 감지되는 저항을 감지하는 단계들을 포함하여 구성되는 방법.
  5. 제 4 항에 있어서, 상기 첫 번째 감지된 저항이 상기 두 번째 감지된 저항 보다 큰지 또는 작은지를 결정하는 단계를 더욱 포함하여 구성되는 방법.
  6. 제 4 항에 있어서, 상기 인가 단계는 자기저항 비트 구조 옆으로 연장하는 워드라인을 통하여 워드라인 전류를 제공하는 단계를 포함하는 방법.
  7. 제 6 항에 있어서, 상기 전류 제공 단계는 자기장을 제 1 방향으로 인가하기 위하여 전류를 상기 제 1 방향으로 제공하고, 그리고 자기장을 제2 반대 방향으로 인가하기 위하여 전류를 상기 반대 방향으로 제공하는 것인 방법.
  8. 제 6 항에 있어서, 상기 첫 번째 인가 단계는 자기저항 비트 구조의 제 1 측면 옆으로 연장하는 제 1 워드라인을 통하여 워드라인 전류를 제공하는 단계를 포함하고, 상기 두 번째 인가 단계는 자기저항 비트 구조의 제 2 반대 측면 옆으로 연장하는 제 2 워드라인을 통하여 워드라인 전류를 제공하는 단계를 포함하는 방법.
  9. 연층이 초기 상태를 가지는, 연층 및 경층을 가지는 자기저항 비트 구조의 상태를 판독하기 위한 방법으로서,
    초기 상태에 있는 연층을 가지는 자기저항 비트 구조의 첫 번째 감지되는 저항을 감지하고;
    자기저항 비트 구조의 연층을 반대 상태로 맞추고;
    비트 구조의 저항이 상기 첫 번째 감지된 저항에 비하여 증가하였는지 또는 감소하였는지를 감지하고; 그리고
    연층을 초기 상태로 되돌려 맞추는 단계들을 포함하여 구성되는 방법.
  10. 제 9 항에 있어서, 상기 첫 번째 맞추는 단계는,
    연층의 상태를 반대 상태로 맞추기 위하여 자기저항 비트 구조에 자기장을 제 1 방향으로 인가하고; 그리고
    상기 자기장을 실질적으로 제거하는 단계들을 포함하는 방법.
  11. 제 10 항에 있어서, 상기 두 번째 맞추는 단계는,
    연층의 상태를 초기 상태로 되돌려 맞추기 위하여 자기저항 비트 구조에 자기장을 제 2 반대 방향으로 인가하고; 그리고
    상기 자기장을 실질적으로 제거하는 단계들을 포함하는 방법.
  12. 연층 및 경층을 가지는 적어도 하나의 자기저항 비트 구조를 가지는, 적어도 한 비트의 정보를 저장하기 위한 자기 저장 장치에 있어서,
    연층의 상태를 맞추기 위하여 자기저항 비트 구조에 제 1 방향 및 제 2 방향으로 자기장을 인가하기 위한 인가 수단과,
    자기저항 비트 구조를 포함하는 센스라인의 감지되는 저항을 감지하기 위한 감지 수단과,
    상기 인가 수단과 상기 감지 수단을 제어하기 위한 제어 수단으로서, 먼저 상기 인가 수단을 가동시켜 연층의 상태를 제 1 상태로 맞추기 위하여 상기 자기저항 비트 구조에 제 1 방향으로 자기장을 인가하고, 그 후 상기 인가 수단을 비가동시켜 상기 자기장을 실질적으로 제거하며, 그 후 상기 감지 수단을 개시시켜 자기저항 비트 구조를 포함하는 센스라인의 첫 번째 감지되는 저항을 감지하도록 하고, 그 후 상기 감지 수단을 비가동시키며, 그리고 상기 인가 수단을 개시시켜 연층의 상태를 제 2 반대 상태로 맞추기 위하여 자기저항 비트 구조에 상기 제 1 방향에 반대되는 방향으로 자기장을 인가시키고, 그 후 상기 인가 수단을 비가동시켜 상기 자기장을 실질적으로 제거하며, 그 후 상기 감지 수단을 가동시켜 센스라인의 저항이 상기 첫 번째 감지된 저항에 비하여 증가하였는지 또는 감소하였는지를 감지하도록 하는 제어 수단을 포함하는 자기 저장 장치.
  13. 제 12 항에 있어서, 상기 인가 수단은 워드라인을 포함하여 구성되는 자기 저장 장치.
  14. 제 13 항에 있어서, 상기 인가 수단은 워드라인을 통하여 워드라인 전류를 제 1 방향 및 제 2 방향으로 구동하기 위한 워드라인 드라이버를 포함하여 구성되는 자기 저장 장치.
  15. 제 12 항에 있어서, 상기 인가 수단은 상기 자기저항 비트 구조의 제 1 측면 옆으로 위치하는 제 1 워드라인과 상기 자기저항 비트 구조의 제 2 반대 측면 옆으로 위치하는 제 2 워드라인을 포함하여 구성되는 자기 저장 장치.
  16. 제 15 항에 있어서, 상기 인가 수단은 상기 제 1 워드라인 또는 제 2 워드라인 중 하나에 워드라인 전류를 선택적으로 구동하기 위한 하나 또는 그 이상의 워드라인 드라이버를 더욱 포함하여 구성되는 자기 저장 장치.
  17. 제 12 항에 있어서, 상기 감지 수단은 전류 급원을 포함하여 구성되는 자기 저장 장치.
  18. 제 12 항에 있어서, 상기 감지 수단은 전압 급원을 포함하여 구성되는 자기 저장 장치.
  19. 각각이, 많은 열(row)에 배치되고 경층 및 연층을 가지며, 대응하는 센스라인을 형성하기 위하여 각 열에서 선택되어 함께 연결되는 많은 수의 자기저항 비트 구조들과,
    각각이, 선택된 자기저항 비트 구조 옆으로 연장하는 많은 수의 워드라인들과,
    각각이, 제 1 방향 및 제 2 반대 방향으로 워드라인 전류를 제공할 수 있는, 각 워드라인에 워드라인 전류를 제공하기 위한 하나 또는 그 이상의 워드라인 드라이버와,
    센스라인의 저항을 감지하기 위한 하나 또는 그 이상의 감지 블록들과,
    선택된 워드라인 드라이버 및 선택된 감지 블록을 제어하기 위한 제어기를 포함하여 구성되는 메모리에 있어서,
    상기 제어기는, 선택된 워드라인 드라이버를 가동시켜 선택된 자기저항 비트 구조의 연층을 제 1 상태로 맞추기 위하여 워드라인 전류를 제 1 방향으로 제공하도록 하고, 그 후 상기 선택된 워드라인 드라이버를 비가동시켜 상기 선택된 워드라인으로부터 워드라인 전류를 실질적으로 제거하며, 그 후 상기 감지 블록을 개시시켜 상기 선택된 자기저항 비트 구조를 포함하는 센스라인의 첫 번째 감지되는 저항을 감지하도록 하고, 그 후 상기 감지 블록을 비가동시키며, 그리고 상기 선택된 워드라인 드라이버를 개시시켜 상기 선택된 자기저항 비트 구조의 연층을 제 2 반대 상태로 맞추기 위하여 워드라인 전류를 제 2 반대 방향으로 제공하도록 하고, 그 후 상기 선택된 워드라인 드라이버를 비가동시켜 상기 선택된 워드라인으로부터 상기 워드라인 전류를 실질적으로 제거하며, 그 후 상기 감지 블록을 가동시켜 상기 선택된 자기저항 비트 구조를 포함하는 센스라인의 저항이 첫 번째 감지된 저항에 비하여 증가하였는지 또는 감소하였는지를 감지하도록 하는 것을 특징으로 하는 메모리.
  20. 각각이, 많은 열(row)에 배치되고 경층 및 연층을 가지며, 대응하는 센스라인을 형성하기 위하여 각 열에서 선택되어 함께 연결되는 많은 수의 자기저항 비트 구조들과,
    선택된 쌍들이, 선택된 자기저항 비트 구조의 위와 아래로 연장하는 많은 수의 워드라인들과,
    각각이, 선택된 워드라인 쌍의 워드라인에 워드라인 전류를 교대로 제공할 수 있는, 각 워드라인에 워드라인 전류를 제공하기 위한 하나 또는 그 이상의 워드라인 드라이버와,
    센스라인의 저항을 감지하기 위한 하나 또는 그 이상의 감지 블록들과,
    선택된 워드라인 드라이버 및 선택된 감지 블록을 제어하기 위한 제어기를 포함하여 구성되는 메모리에 있어서,
    상기 제어기는, 선택된 워드라인 드라이버를 가동시켜 선택된 자기저항 비트 구조의 연층을 제 1 상태로 맞추기 위하여 선택된 한 쌍의 워드라인 중 첫 번째 하나에 워드라인 전류를 제공하도록 하고, 그 후 상기 선택된 워드라인 드라이버를 비가동시켜 상기 선택된 워드라인 쌍으로부터 워드라인 전류를 실질적으로 제거하며, 그 후 상기 감지 블록을 개시시켜 상기 선택된 자기저항 비트 구조를 포함하는 센스라인의 첫 번째 감지되는 저항을 감지하도록 하고, 그 후 상기 감지 블록을 비가동시키며, 그리고 상기 선택된 워드라인 드라이버를 개시시켜 상기 선택된 자기저항 비트 구조의 연층을 제 2 반대 상태로 맞추기 위하여 선택된 워드라인 쌍 중 나머지 하나에 워드라인 전류를 제공하도록 하고, 그 후 상기 선택된 워드라인 드라이버를 비가동시켜 상기 선택된 워드라인 쌍으로부터 워드라인 전류를 실질적으로 제거하며, 그 후 상기 감지 블록을 가동시켜 상기 선택된 자기저항 비트 구조를 포함하는 센스라인의 저항이 첫 번째 감지된 저항에 비하여 증가하였는지 또는 감소하였는지를 감지하도록 하는 것을 특징으로 하는 메모리.
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