JP3856296B2 - 磁気抵抗メモリを読み出すための方法および装置 - Google Patents

磁気抵抗メモリを読み出すための方法および装置 Download PDF

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Description

【０００１】
（発明の背景）
本発明は、強磁性体薄膜メモリに関し、より詳細に述べれば、磁化の方向に基づくメモリ・セルの状態が電子回路によってセンシングされる薄膜の磁気抵抗特性によって決定される強磁性体薄膜メモリに関する。
【０００２】
（背景技術）
コンピュータならびにコンピュータ・システムのコンポーネント、ディジタル・プロセッシング・システム等には、各種のディジタル・メモリが幅広く使用されている。この種のメモリは、各メモリ・セル内の磁気材料、一般には薄膜材料における磁化の択一的な状態としてストアされるディジタル・ビットを基礎として、極めて有利に構成することができる。これらの膜は、当該膜内に生じる磁化の方向によって情報をストアする強磁性体薄膜であり、その情報は、磁化の状態を決定する誘導センシングか、あるいはその状態の磁気抵抗センシングによるかいずれかの方法で獲得される。この種の強磁性体薄膜メモリは、モノリシック集積回路の表面にうまく設けることができ、メモリ・セルとメモリ動作回路の間で容易に電気的に相互接続することができる。
【０００３】
強磁性体薄膜メモリ・セルは、非常に小さくかつ互いに極めて近接させて稠密に構成し、ストアされるディジタル・ビットの密度を非常に高くすることが可能であり、その特性は、上記のようにモノリシック集積回路の表面上にそれらを備えることができる。一例として１つの構成を図１に示すが、それを参照すると、メモリ・セルに関するビット構造１０が、モノリシック集積回路に使用される半導体材料からなるボディ１２の上の絶縁層１３の上に直接形成されているおり、その絶縁層自体は、集積回路のボディ１２の主表面上に支持されている。ここには集積回路のわずかな部分しか示されておらず、したがってこの集積回路の部分には、半導体ボディのわずかな部分しか示されていない。
【０００４】
メモリ内に配置されたこれらのビット構造は、通常、そのビット構造の直列ストリングとして設けられる。それをセンス・ラインということが多い。一般に１つのメモリ内には、複数のこのセンス・ラインが存在する。このセンス・ラインの各構成部材の間、あるいはセンス・ラインと、メモリを動作させるための集積回路内の外部回路の間を相互接続するために、一般にビット構造の各終端に、相互接続を目的としたターミナル領域または接合点１４が備えられる。これらの相互接続は、アルミニウムに銅を含有させた合金から作ることができる。
【０００５】
絶縁層１３の主要な表面に配置されるビット構造の他の部分は、下部強磁性体薄膜１５および上部強磁性体薄膜１６が含まれる。強磁性体薄膜層１５および１６は、通常、単軸異方性、磁気抵抗、無磁歪であり、一般にニッケル、コバルトおよび鉄を含む合金組成からなる。通常、下部強磁性体薄膜１５は、上部強磁性体薄膜１６より厚い。したがって、下部強磁性体薄膜１５はハード層と呼ばれ、上部強磁性体薄膜１６はソフト層と呼ばれることが多い。
【０００６】
強磁性体薄膜層１５および１６の間には、通常、さらに薄い層１７があり、一般にはそれが強磁性体を示すことはないが、それを導電体もしくは絶縁体のいずれかにすることができる。しかしながら層１７は、この構成において層１５と１６の間における交換相互作用を最小化し、各層の磁化ベクトルを減結合するものでなければならない。層１７の代表的な選択肢は銅である。このビット構造１０は、上から絶縁層１８によって覆われるが、図１にはその一部分しか示されていない。
【０００７】
図１において最後に残された１９はワード・ラインであり、それが絶縁層１８の主表面上に配置されている。ワード・ライン１９は、通常、チタニウム−タングステン・ベース層上に銅を含有させたアルミニウム層を含む。実用上は、図１の全体構造の上を覆う保護および絶縁層がしばしば使用されるが、ここには図示されていない。
【０００８】
ビット構造１０は、ワード・ライン１９の方向と直交する方向に、内部の相互接続１４の間に延びている磁化容易軸を有する縦モード、またはワード・ライン１９の方向と平行な方向にその磁化容易軸を有する横モードで動作することができる。いずれの状況においても、一般には磁化容易軸に沿って、一方の方向もしくは他方の方向の磁化ベクトル・ポイントを有することによって、ビット構造１０内の２つの択一的な論理値の１つを有するディジタル・ビットとして維持される情報を層１５の中にストアすることができる。磁化の方向が、外部磁界によってそこから回転された場合には、これらの層の磁気抵抗特性に起因して、この磁化の方向の回転に伴って層１５および１６の電気抵抗が変化する。層１５および１６に一般的に用いられる種類の材料の場合は、抵抗における最大変化が最小抵抗値の数パーセント台になる。
【０００９】
ビット構造１０を通り、その一方の端子１４から他方の端子１４に流れる電流をセンス電流と言い、ビット構造１０に隣接し、その方向を横切るワード・ライン１９内を流れる電流をワード電流と言う。ビット構造１０は、センス電流およびワード電流を選択的に流すことにより、層１５（ハード層）が可能性のある２つの磁化状態のいずれか一方の状態にすることが可能であり、換言すれば、ビット構造１０内に情報を「書き込む」ことができる。代表的な構成のビット構造１０であれば、通常、１．０ｍＡのセンス電流を印加し、かつ同時に２０ｍＡ〜４０ｍＡのワード電流を１つの方向に供給することによって「０」磁化状態にすることが可能である。その逆の論理値「１」を表す磁化状態は、同じセンス電流および方向が逆で同じ大きさのワード電流を供給することにより設定することができる。この状態は、一般に適切な電流レベルに到達後に極めて迅速に生じ、通常は、約５ｎｓ内にこの状態変化が生じる。
【００１０】
ビット構造１０内にいずれの磁化状態がストアされているかを決定すること、つまりビット構造１０内にストアされている情報の読み出しは、通常、そのビット構造内に外部的に生じさせた磁界を供給することによってなされ、たとえばそれがワード・ライン電流および場合によっては同時的なセンス・ライン電流の供給によって行われる。これらの電流は、ビット構造１０の上部強磁性体薄膜１６（ソフト層）の磁化を回転させる程度に大きく、下部強磁性体薄膜１５（ハード層）の磁化を回転させない程度に小さくなければならない。前述したように、これは、１つの磁化容易軸方向の磁化状態から逆の方向の状態への変化を含めた、構造内の磁化の方向の相違に起因して、端子領域１４の間におけるビット構造１０内の電気抵抗に変化を生じさせる。その結果、磁気ビット構造１０を流れるセンス電流によって、構造１０の両端に現れる電圧に検出可能な相違を生じるが、それ自体はビット構造１０のハード層およびソフト層の相対的な磁化の方向に依存する。
【００１１】
ビット構造１０の状態を読み取るために、ここで図２を参照すると、４０として示されるように、通常、選択されたビット構造を通して第１の方向にワード・ライン電流が供給される。ワード・ライン電流は外的な磁界を発生させ、それがビット構造１０内にも生じる。ワード・ライン電流の大きさは、ビット構造１０のソフト層１６を回転させる充分な大きさとするが、ハード層１５を回転させるまでの大きさはない。代表的なワード・ライン電流は、１０〜２０ｍＡである。これは、以下に詳細を述べるように、図３または図４におけるポイント「Ａ」に対応させて考えることができる。
【００１２】
続いてビット構造１０に対し、このワード・ライン電流と同時にセンス電流を供給する。その結果としてビット構造１０の両端に生じる電圧（抵抗）をセンシングする。ソフト層１６の磁化がハード層１５の磁化と平行であれば、たとえば図３のポイント「Ａ」に示したように、この電圧（抵抗）が相対的に低くなる。ソフト層１６の磁化がハード層１５の磁化と逆向きであれば、たとえば図４のポイント「Ａ」に示したように、電圧（抵抗）が高くなる。センシングされた電圧（抵抗）は、その後オート−ゼロ回路を使用してストアされる。一般にビット構造１０の電圧（抵抗）のセンシングに必要とされる時間は、通常、約５０ｎｓである。この時間は比較的長いが、その理由は、少なくとも一部はセンシング動作の間に存在する比較的大きなワード・ライン電流によって発生されるノイズにある。
【００１３】
第１の方向におけるワード・ライン電流を用いてビット構造の電圧（抵抗）のセンシングを行った後、図２の４２に示すようにワード・ライン電流を反転させる。その場合においてもワード・ライン電流の大きさを、ビット構造１０のソフト層１６を回転させる充分な大きさとするが、通常はハード層１５を回転させるまで大きいものとはしない。これは、図３または図４におけるポイント「Ｆ」に対応させて考えることができる。続いてビット構造１０に対し、このワード・ライン電流と同時存在する形でセンス電流を供給し、その結果としてビット構造１０の両端に生じる電圧（抵抗）を再度センシングする。ここでも、一般にビット構造１０の電圧（抵抗）のセンシングに必要とされる時間が約５０ｎｓとなる。次に、このときセンシングされた電圧（抵抗）と、最初にセンシングされ、オート−ゼロ回路によってストアされている電圧（抵抗）を比較する。抵抗の変化が正であれば、一方の論理状態として読み取る。抵抗の変化が負であれば、その逆の論理状態として読み取る。
【００１４】
上記の読み取り手順には多くの欠点がある。１つの欠点は、各センシング動作の終始を通じて比較的大きなワード・ライン電流（１０〜３０ｍＡ）を供給しなければならないことである。これは、各センシング動作が、ビット構造１０の電圧（抵抗）のセンシングに５０ｎｓ台の時間を必要とすることから実用上の問題を含む。このため、読み出し動作が、非常に多くの電力を消費する可能性を有する。
【００１５】
もう１つの欠点は、各センシング動作の間に印加しなければならないかなりの量のワード・ライン電流である。それがビット構造１０に無視できない量のノイズをもたらすことが少なくなく、センス・ライン上の信号対ノイズ比を下げ、その結果センシング動作が遅くなる可能性が存在することである。ワード・ライン電流によって生じるノイズを下げるための１つのアプローチは、比較的安定したワード・ライン電流を生成する優れたワード・ライン・ドライバを備えることである。しかしながらこのアプローチは、ワード・ライン電流によって注入されるノイズを減少させるだけであり、それを除去するわけではない。さらに優れたワード・ライン・ドライバを備えることは、メモリ回路の複雑性、面積、および電力の増加を招きかねない。
【００１６】
（発明の要約）
本発明は、センシング動作の間にワード・ライン電流をオフにするようにした磁気抵抗メモリを読み出す方法および装置を提供することによって従来技術の有する多くの欠点を克服する。これは、センシング動作の間にワード・ライン電流によってビット構造に注入されることのあるノイズを実質的に除去し、センス・ライン上の信号対ノイズ比を高くする。一方、それがセンシング動作の速度を著しく高め、したがって当該メモリの読み出しアクセス時間を向上させることが可能になる。また、センシング動作の間におけるワード・ライン電流がオフになることから、非常に大きな省電力を実現することができる。
【００１７】
本発明の例示的な１つの方法によれば、磁気抵抗ビット構造に対して第１の方向の磁界を印加し、ソフト層の状態を第１の方向にセットする。この磁界は、通常、当該ビット構造の近傍を通るワード・ラインに電流を流すことによって生成される。その後、磁界を取り除く。ワード・ライン電流によってもたらされていた磁界を取り除いた状態で、磁気抵抗ビット構造を含むセンス・ラインの第１の抵抗をセンシングする。好ましくはこれを、センス・ラインにセンス電流を流し、かつ結果として得られる電圧降下を検出することによって達成する。それを決定した後は、この抵抗値（または電圧）を、好ましくはオート−ゼロ回路を介してストアする。以上で読み出し動作の半分が完了する。
【００１８】
その後、上記の第１の方向と逆の方向の磁界を磁気抵抗ビット構造に印加し、ソフト層を逆の状態にセットする。続いてこの外部印加磁界、つまり外側から印加している磁界を再度取り除くが、通常はワード・ライン電流を除去することによってそれを行う。外側から印加していた磁界を取り除いた状態で、センス・ラインの抵抗を決定し、最初にセンシングした抵抗と比較する。抵抗が増加していれば一方の論理状態として読み取る。抵抗が減少していれば他方の論理状態として読み取る。
【００１９】
本発明に従った例とする１つの装置は、印加ブロック、センシング・ブロック、および制御ブロックを含む。印加ブロックは、好ましくは、第１の方向または第２の方向の磁界を磁気抵抗ビット構造に対して選択的に印加し、選択されたビット構造のソフト層の状態をセットする。この印加ブロックには、選択したビット構造の近傍を通るワード・ラインを流れる電流をドライブする少なくとも１つのワード・ライン・ドライバを含めることができる。センシング・ブロックは、好ましくは、磁気抵抗ビット構造を含むセンス・ラインの抵抗を選択的にセンシングする。このセンシング・ブロックには、センス・ラインに電流供給するための電流ソースもしくは電圧を供給するための電圧ソースを含めることができる。さらにセンシング・ブロックに、センシングおよび／またはセンシング済みの値のストアを行うためのオート−ゼロ回路も含めることができる。制御ブロックは、好ましくは印加ブロックおよびセンシング・ブロックを制御する。
【００２０】
制御ブロックは、好ましくは最初に印加ブロックをイネーブルし、磁気抵抗ビット構造に対して第１の方向の磁界を印加してソフト層の状態を第１の方向にセットする。続いて制御ブロックは、好ましくは印加ブロックをディセーブルし、それによってビット構造から磁界を実質的に取り除く。次に制御ブロックは、好ましくはセンシング・ブロックを起動し、磁気抵抗ビット構造を含むセンス・ラインの最初のセンシングされる抵抗のセンシングを行う。その後センシング・ブロックは、センシング・ブロックをディセーブルし、かつ印加ブロックを起動して、第１の方向とは逆の方向の磁界を磁気抵抗ビット構造に印加して、ソフト層の状態を逆の第２の方向にセットする。さらにその後、制御ブロックは、印加ブロックをディセーブルして実質的にビット構造から磁界を取り除く。制御ブロックは、その後、好ましくはセンシング・ブロックをイネーブルし、最初にセンシングした抵抗との関係において、センス・ラインの抵抗が増加しているか、あるいは減少しているかについてのセンシングを行う。なお、制御ブロックが制御回路を使用して実装され得ることは企図されており、それには基本的な状態マシン、遅延パス、マイクロプロセッサ、あるいはそのほかのタイプの制御回路を含めることができる。
【００２１】
本発明のこのほかの目的、および本発明に付随する多くの利点は、添付の図面との関連から考察される以下の詳細な説明を参照することによって、そのより良好な理解が得られるに従って容易に明らかなものとなるであろう。なお、図面においては、全体を通じて類似の参照番号が類似の部分を表している。
【００２２】
（好ましい実施形態の詳細な説明）
本発明は、センシング動作の間にわたるワード・ライン電流をオフにする磁気抵抗メモリを読み出す方法および装置を提供する。これは、センシング動作の間にワード・ライン電流によってビット構造に注入されることのあるノイズを実質的に除去し、センス・ライン上の信号対ノイズ比を高くする。一方、それがセンシング動作の速度を著しく高め、したがって当該メモリの読み出しアクセス時間を向上させることができる。また、センシング動作の間にワード・ライン電流がオフになることから、非常に大きな省電力を実現することができる。
【００２３】
図３および４は、代表的なＧＭＲ（疑似スピン値）ビット構造１０に関する例として示したマイナー・ループのグラフである。図３は、抵抗と印加磁界の関係を示しており、当初のソフト層およびハード層の磁化ベクトルが（ポイントＡにおいて示されるように）同一の方向を向いている。図４は、抵抗と印加磁界の関係を示しており当初のソフト層およびハード層の磁化ベクトルが（この場合にもポイントＡにおいて示されるように）互いに逆の方向を向いている。いずれの図においても、ｘ軸は、通常はワード・ライン電流によってビット構造１０に印加される外部磁界の大きさを表している。ｙ軸は、結果としてもたらされるビット構造１０の抵抗を表しており、それを流れるセンス電流によってセンシングされる。
【００２４】
図３を参照し、ポイント「Ａ」から見ていくと、ハード層１５の磁化ベクトル３０およびソフト層１６の磁化ベクトル３２がそろっているときは、ビット構造１０の抵抗が相対的に低い。外部印加磁界が、ハード層１５の磁化ベクトル３０と同じ方向に印加されているが、ソフト層１６の磁化ベクトル３２が単にこの状態を増強するだけである。外部印加磁界がゼロまで下げられた時点においても、ポイント「Ｃ」に示されるように、ビット構造１０の抵抗は相対的に低い値にとどまる。しかしながら、外部印加磁界が逆の方向に向かって増加されると、ポイント「Ｄ」および「Ｅ」に示されるように、ソフト層１６の磁化ベクトル３２が最終的に反転し、ハード層１５の磁化ベクトル３０と逆向きになる。これが生じると、ポイント「Ｅ」および「Ｆ」に示されるように、ビット構造１０の抵抗が増加する。
【００２５】
書き込み動作を実行するためには、ポイント「Ｆ」を超えるまで外部印加磁界を増加し、ハード層１５の磁化ベクトル３０を反転させてソフト層１６の磁化ベクトル３２と平行にする。一般に、読み出し動作の実行時にビット構造１０の書き込みを行うことは望ましいことではなく、したがって外部印加磁界は、通常、図３におけるポイント「Ａ」と「Ｆ」の間に維持される。
【００２６】
外部印加磁界がポイント「Ｆ」からゼロまで下げられるとき、ビット構造１０の抵抗は、ポイント「Ｅ」、「Ｄ」、および「Ｃ」を通るパスを引き返さずに、ポイント「Ｇ」として示されるように相対的に高い状態にとどまる。これは、一般的にＧＭＲビット構造のマイナー・ループに関連付けされるヒステリシスを描く。また、図３に示されるように、通常、ソフト層１６の磁化ベクトル３２を回転してハード層１５の磁化ベクトル３０と平行にする方が、磁化ベクトル３０および３２が逆向き状態になるように回転するより大きな外部印加磁界を必要とする。図示のように、たとえばポイント「Ｈ」においてハード層およびソフト層の磁極がそろえられるとき、互いに反発し合う傾向にある。しかしながら、それらがそろえられた後は、ビット構造１０の形状異方性が作用してハード層およびソフト層の磁化ベクトルが平行な構成に維持される。図４は、類似のマイナー・ループを示しているが、当初のハード層およびソフト層の磁化ベクトルが、逆向きな構成に置かれている。
【００２７】
図５は、本発明に従った例示の読み出し動作におけるワード・ライン電流、オート−ゼロおよびセンシング動作を示したタイミング・チャートである。読み出し動作を開始するために、磁気抵抗ビット構造に対し、第１の方向の磁界を印加する。この磁界は、通常、図１のワード・ライン１９等のワード・ラインにワード・ライン電流を流すことによって生成される。これにより、ソフト層１６の磁化ベクトル３２が既知の状態にセットされる。これは、ハード層１５の磁化ベクトル３０の状態（方向）に応じて、図３または図４のポイント「Ａ」に対応する。好ましくはワード・ライン電流の大きさを、ソフト層の状態をセットできる充分な大きさとするが、ハード層の状態を変更するまで大きいものとはしない。好ましくはこのワード・ライン電流を、５０として示されるように、約１０〜３０ｍＡの大きさおよび約２ｎｓの持続時間を有する比較的短いパルスを用いて供給する。
【００２８】
その後、このワード・ライン電流を取り除く。これにより、ビット構造から対応する外部印加磁界も取り除かれる。その結果、ビット構造の抵抗が、図３（または図４）においてポイント「Ａ」からポイント「Ｃ」に移動する。磁界がない状態で、５２に示されるように、磁気抵抗ビット構造１０を含むセンス・ラインの第１の抵抗のセンシングを行う。これは、好ましくはセンス電流をセンス・ラインに印加し、結果としてもたらされる電圧降下を検出することによって達成される。その決定の後は、抵抗値（または電圧）を、好ましくはオート−ゼロ・タイプの回路（図６および７参照）を介してストアする。以上で読み出し動作の半分が完了する。
【００２９】
その後、ワード・ライン電流を反転させる。これにより、上記の第１の方向と逆向きの外部生成磁界がもたらされる。この場合においても、好ましくはワード・ライン電流の大きさを、ソフト層の状態を逆方向にセットできる充分な大きさとするが、ハード層の状態を変更するまで大きさとはしない。これは、図３（または図４）におけるポイント「Ｆ」に対応する。好ましくはこのワード・ライン電流を、５４として示されるように、約１０〜３０ｍＡの大きさおよび約２ｎｓの持続時間を有する比較的短いパルスを用いて供給する。
【００３０】
再度ワード・ライン電流を取り除き、ビット構造１０から対応する外部印加磁界を取り除く。これは、図３または図４におけるポイント「Ｇ」に対応する。外部印加磁界がない状態で、５６に示されるように、再度センス・ラインの抵抗をセンシングし、第１のセンシング済みの抵抗と比較する。図３に示されるようにセンス・ラインの抵抗が増加していれば、一方の論理状態として読み取る。図４に示されるように抵抗が減少していればその逆の論理状態として読み取る。
【００３１】
すでに明らかであろうが、例示した実施形態のワード・ライン電流は、各読み出し動作の間に、２ｎｓのパルスの２つ分、つまり合計で４ｎｓしか「オン」にならない。これは、多くの従来技術において、読み出し動作を実行するために通常２つの５０ｎｓのパルスが必要とされることを考えると充分に短い。つまり本発明は、２５分の１もしくはそれ以下に読み出し電力を下げることができる。それに加えて、センシング動作の間のワード・ライン電流がオフになることから、ワード・ライン電流によってビット構造に注入されるノイズが少なくなる。これは、実質的にセンス・ライン上の信号対ノイズ比を増加させ、結果的にそれがセンシング動作の速度を著しく向上させ、したがってメモリの読み出しアクセス時間を改善する。
【００３２】
図６は、本発明に従った例とする磁気抵抗メモリの選択した部分を示した概要図である。磁気抵抗メモリ内には、ビット構造６０、磁界印加ブロック７０、センス・ブロック９０、および制御ブロック１００が含まれている。例示のビット構造６０は、下側のハード層６２および上側のソフト層６４を含んでいる。これには図示していないが、好ましくはこのメモリが、多数の行に配置された多数の磁気抵抗ビット構造６０を有し、各行の選択されたビット構造が互いに接続されて対応するセンス・ラインを構成する。
【００３３】
磁界印加ブロック７０は、好ましくは多数のワード・ラインを含む。各ワード・ラインは各センス・ライン内のビット構造の１つに隣接して延びる。好ましくは１ないしは複数のワード・ライン・ドライバが備えられる。各ワード・ライン・ドライバは、第１の方向および逆の第２の方向のワード・ライン電流を供給することができる。図示の実施形態においては、ワード・ライン７２が一対のワード・ライン・ドライバ７４および７６によってドライブされる。ワード・ライン７２は、ビット構造６０の近傍に物理的に延びており、その結果、ワード・ライン７２を通って流れる電流によって生成された磁界がビット構造６０と相互作用する。ワード・ライン・ドライバ７４および７６は、好ましくは制御ブロック１００によって制御される。制御ブロック１００は、好ましくはワード・ライン・ドライバ７４および７６の入力に互いに逆の論理状態を与える。これによって制御ブロック１００は、ワード・ライン７２を通って流れるワード・ライン電流の方向を制御することができる。また制御ブロック１００は、イネーブル信号８２を介してワード・ライン・ドライバ７４および７６をイネーブル／ディセーブルすることができる。
【００３４】
センス・ブロック９０は、好ましくはセンス・ラインの一方の終端に配置されるビット構造６０のｓに接続されるセンス・ドライバ９２を含む（図６には１つのビット構造しか示されていない）。センス・ラインの他方の終端のビット構造６０は、図示のようにグラウンドに接続してもよい。センス・ドライバは、センス・ラインに対して電圧もしくは電流を供給し、センス・ラインの抵抗のセンシングに寄与するが、それについての詳細は後述する。好ましくは、センス・ドライバ９２を電流ソースまたは電圧ソースのいずれかとする。
【００３５】
またセンス・ブロック９０は、好ましくはオート−ゼロ・ブロック９４および比較ブロック９６を含む。オート−ゼロ・ブロック９４は、センス・ラインの入力に現れる電圧（または電流）を選択的に取り込む。オート−ゼロ・ブロック９４は、制御ブロック１００によって取り込みがイネーブルされているとき、電圧（または電流）を取り込む。比較ブロック９６は、オート−ゼロ・ブロック９４によってストアされている電圧（または電流）とセンス・ラインの入力における現在の電圧（または電流）を比較する。現在の電圧（または電流）がオート−ゼロ・ブロック９４によってストアされている値に比べて上昇しているときには一方の論理状態として読み取られる。現在の電圧（または電流）がオート−ゼロ・ブロック９４によってストアされている値に比べて下がっているときにはその逆の論理状態として読み取られる。
【００３６】
読み出し動作の間に、まず制御ブロック１００が、イネーブル信号８２を介してワード・ライン・ドライバ７４および７６をイネーブルし、第１の論理状態をワード・ライン・ドライバ７４に、その逆の論理状態をワード・ライン・ドライバ７６にそれぞれ供給する。これが、第１の方向のワード・ライン電流７８をもたらし、それによってビット構造６０内に第１の方向の磁界が生成される。これにより、ソフト層６４の状態が第１の方向１０２にセットされる。続いて制御ブロック１００は、イネーブル信号８２を介してワード・ライン・ドライバ７４および７６をディセーブルし、その結果、ワード・ライン電流によって生成されていた磁界が実質的にビット構造６０から取り除かれる。次に制御ブロック１００はセンス・ドライバ９２をイネーブルし、それがセンス・ラインに対する電圧もしくは電流を生成する。その後オート−ゼロ・ブロック９４がイネーブルされて、センス・ラインの入力における現在の電圧または電流がストアされる。さらにその後、制御ブロック１００が、オート−ゼロ・ブロック９４およびセンス・ドライバ９２をディセーブルする。以上により読み出し動作の第１の部分が完了する。
【００３７】
その後制御ブロック１００は、イネーブル信号８２を介してワード・ライン・ドライバ７４および７６をイネーブルし、第２の論理状態をワード・ライン・ドライバ７４に、その逆の論理状態をワード・ライン・ドライバ７６にそれぞれ供給する。これが、第２の方向のワード・ライン電流８０をもたらし、それによってビット構造６０内に第２の方向の磁界が生成される。これにより、ソフト層６４の状態が逆の第２の方向１０４にセットされる。続いて制御ブロック１００は、イネーブル信号８２を介してワード・ライン・ドライバ７４および７６をディセーブルし、その結果、ワード・ライン電流によって生成されていた磁界が実質的にビット構造６０から取り除かれる。次に制御ブロック１００はセンス・ドライバ９２をイネーブルし、それがセンス・ラインに対する電圧もしくは電流を生成する。さらにその後、比較ブロック９６がイネーブルされてオート−ゼロ・ブロック９４によってストアされている電圧（または電流）と、センス・ラインの入力における現在の電圧（または電流）が比較される。この電圧（または電流）がオート−ゼロ・ブロック９４によってストアされている値に対して増加しているときには一方の論理状態として読み取られる。この電圧（または電流）がオート−ゼロ・ブロック９４によってストアされている値に対して減少しているときにはその逆の論理状態として読み取られる。
【００３８】
図７は、本発明に従った別の例の磁気抵抗メモリの選択した部分を示した概要図である。この実施形態には、一対のワード・ライン１２２および１２４が備わり、一方はビット構造１２０の直上、他方はその直下に配置されている。この構成によれば、ワード・ライン・ドライバ１２６および１２８が、それぞれ単一の方向にワード・ライン電流をドライブすることが可能になり、可能性としてはワード・ライン・ドライバの設計が単純化される。ソフト層の磁化ベクトルを第１の状態１３０にセットするときには、上側のワード・ライン１２２に電流１３２がドライブされる。ソフト層の磁化ベクトルを逆の状態１３４にセットするときには、下側のワード・ライン１２４に電流１３６がドライブされる。センス・ブロック１４０は、好ましくは図６に関して前述したものに同じとする。
【００３９】
読み出し動作の間においては、まず制御ブロック１５０が、ワード・ライン・ドライバ１２６をイネーブルし、上側ワード・ライン１２２に電流１３２を供給する。これにより、ビット構造１２０のソフト層の状態が第１の方向１３０にセットされる。ここで明らかであろうが、最初に下側ワード・ライン１２４にワード・ライン電流を供給し、その後に上側ワード・ライン１２２の給電を行ってもよい。いずれの場合においても、次に制御ブロック１５０がワード・ライン・ドライバ１２６又は１２８をディセーブルし、その結果、ワード・ライン電流によって生成されていた磁界がビット構造１２０から取り除かれる。続いて制御ブロック１５０は、センス・ドライバ１５８をイネーブルし、それがセンス・ラインに対する電圧もしくは電流を生成する。その後オート−ゼロ・ブロック１６０がイネーブルされて、センス・ラインの入力における電圧または電流がストアされる。さらにその後、制御ブロック１５０が、オート−ゼロ・ブロック１６０およびセンス・ドライバ１５８をディセーブルする。以上により読み出し動作の第１の部分が完了する。
【００４０】
その後制御ブロック１５０は、ワード・ライン・ドライバ１２８をイネーブルし、下側ワード・ライン１２４に電流１３６を供給する。これにより、ソフト層の状態が逆の第２の方向１３４にセットされる。続いて制御ブロック１５０は、ワード・ライン・ドライバ１２８をディセーブルし、その結果、ワード・ライン電流によって生成されていた磁界が実質的にビット構造１２０から取り除かれる。次に制御ブロック１５０はセンス・ドライバ１５８をイネーブルし、それがセンス・ラインに対する電圧もしくは電流をドライブする。さらにその後、比較ブロック１７０がイネーブルされてオート−ゼロ・ブロック１６０によってストアされている電圧（または電流）と、センス・ラインの入力における現在の電圧（または電流）が比較される。この電圧（または電流）がオート−ゼロ・ブロック１６０内にストアされている値に対して増加しているときには一方の論理状態として読み取られる。この電圧（または電流）がオート−ゼロ・ブロック１６０によってストアされている値に対して減少しているときにはその逆の論理状態として読み取られる。
【００４１】
図８は、図７の磁気抵抗メモリを使用した例とする読み出し動作におけるワード・ライン電流、オート−ゼロ、およびセンシング動作を示したタイミング・チャートである。制御ブロック１５０がワード・ライン・ドライバ１２６をイネーブルし、それが１８０として示されるように、上側ワード・ライン１２２に電流パルスをドライブする。続いて制御ブロック１５０が、ワード・ライン・ドライバ１２６をディセーブルすると、ワード・ライン電流が取り除かれる。上側ワード・ライン１２２の電流が取り除かれた後に、センス・ドライバ１５８がイネーブルされ、オート−ゼロ・ブロック１６０が、１８２として示されるように、センス・ラインの入力における電圧（または電流）をストアする。その後制御ブロック１５０は、ワード・ライン・ドライバ１２８をイネーブルし、それが１８６として示されるように、下側ワード・ライン１２４に電流パルスをドライブする。その後制御ブロック１５０は、センス・ドライバ１５８をドライブし、１９０として示されるように、センス・ラインに電圧（または電流）を供給する。さらにその後、比較ブロック１７０をイネーブルしてオート−ゼロ・ブロック１６０によってストアされている電圧（または電流）と、現在センシングが行われている電圧（または電流）を比較する。この電圧（または電流）がオート−ゼロ・ブロック１６０によってストアされている値に対して増加しているときには一方の論理状態として読み取る。この電圧（または電流）がオート−ゼロ・ブロック１６０によってストアされている値に対して減少しているときにはその逆の論理状態として読み取る。
【００４２】
図９は、本発明に従った別の例とする読み出し動作のオート−ゼロ、センシング、およびワード・ライン電流の各動作を示したタイミング・チャートである。この実施形態は、図５に類似した動作をもたらす。しかしながら、ソフト層１６が、各読み出し動作の開始前に、あらかじめ決定済みの初期状態（たとえば負のワード・ライン電流方向）に初期化される。このあらかじめ決定済みの初期状態は、たとえば図３または図４のポイント「Ａ」に対応させることができる。したがって図５における最初のワード・ライン・パルス５０が、図５のオート−ゼロおよびセンシング動作の前に必要なくなる。これは、図５に示した実施形態に対してデータ・アクセス時間を向上させる。
【００４３】
さらに詳細に図９を参照すると、２００として示されるように、選択されたビット構造の抵抗をワード・ライン電流のない状態でまずセンシングすることによって読み出し動作が行われている。ソフト層が、あらかじめ決定済みの初期状態にすでに初期化されていることから、このときのビット構造の抵抗は、たとえば図３（または図４）におけるポイント「Ｃ」に対応することになる。それが決定された後、抵抗値（または電圧）が、好ましくはオート−ゼロ・タイプの回路（図６〜７参照）を介してストアされる。
【００４４】
その後ワード・ライン電流が印加され、ソフト層１６の状態を反転させる外部印加磁界が生成される。図示の例においては、正のワード・ライン電流パルス２０２が印加されているが、これは図３（または図４）におけるポイント「Ｆ」に対応する。好ましくはこのワード・ライン電流を、約１０〜３０ｍＡの大きさおよび約２ｎｓの持続時間を有する比較的短いパルスとして供給する。
【００４５】
さらにその後、ワード・ライン電流が取り除かれ、それによってビット構造１０から対応する外部印加磁界が取り除かれる。このときのビット構造の状態は、図３または図４におけるポイント「Ｇ」に対応させることができる。外部印加磁界がない状態で、２０４として示されるように、再度センス・ラインの抵抗のセンシングが行われ、第１のセンシング済みの抵抗と比較される。図３に示されるようにセンス・ラインの抵抗が増加していれば、一方の論理状態として読み取られる。図４に示されるように抵抗が減少していればその逆の論理状態として読み取られる。
【００４６】
データのアクセスの後は、ソフト層１６の状態があらかじめ決定済みの初期状態にリセットされる。それを行うために、ワード・ライン電流が印加されて外部印加磁界が生成され、それがソフト層１６をあらかじめ決定済みの初期状態にセットする。図示の例においては、負のワード・ライン電流パルス２０６が印加されて、ソフト層１６の状態が、たとえば図３または図４のポイント「Ａ」にセットされる。なお、それぞれの書き込み動作の後にソフト層１６の状態をあらかじめ決定済みの初期状態にセットし得ることも明らかであろう。
【００４７】
以上、本発明の好ましい実施形態の説明を行ってきたが、当業者であれば、ここで明らかにされている教示が、付随する特許請求の範囲から逸脱することなく、さらに別の実施形態に適用され得ることは容易に認識されるであろう。
【図面の簡単な説明】
【図１】 磁気抵抗メモリの部分破断斜視図である。
【図２】 代表的な従来技術の読み出し動作におけるワード・ライン電流、オート−ゼロ、およびセンシング動作を示したタイミング・チャートである。
【図３】 代表的なＧＭＲビット構造の抵抗と印加磁界の関係を示したグラフであり、それにおいては当初のソフト層およびハード層の磁化ベクトルが同一方向に置かれている。
【図４】 代表的なＧＭＲビット構造の抵抗と印加磁界の関係を示したグラフであり、それにおいては当初のソフト層およびハード層の磁化ベクトルが逆方向に置かれている。
【図５】 本発明に従った例として示す読み出し動作におけるワード・ライン電流、オート−ゼロ、およびセンシング動作を示したタイミング・チャートである。
【図６】 本発明に従った例として示す磁気抵抗メモリの選択した部分を示した概要図である。
【図７】 本発明に従った別の例として示す磁気抵抗メモリの選択した部分を示した概要図である。
【図８】 図７に示した磁気抵抗メモリの読み出し動作におけるワード・ライン電流、オート−ゼロ、およびセンシング動作を示したタイミング・チャートである。
【図９】 本発明に従った別の例として示す読み出し動作におけるオート−ゼロ、センシングおよびワード・ライン電流を示したタイミング・チャートである。

Claims (19)

  1. １以上のワード・ラインと、ソフト層およびハード層を有する磁気抵抗ビット構造を含む装置で該磁気抵抗ビット構造の状態を読み出す方法において：
    前記ソフト層の状態を第１の方向にセットする向きを持つ第１の磁界を生成する第１の電流を、前記１以上のワード・ラインに供給するステップ；
    前記第１の磁界を取り除くために前記第１の電流の供給を停止するステップ；
    ソフト層が第１の方向にセットされた第１の状態にセットされている第１の時点で、前記磁気抵抗ビット構造の抵抗をセンシングするステップ；
    前記ソフト層の状態を前記第１の状態とは反対の第２の方向にセットする向きを持つ第２の磁界を生成する第２の電流を、前記１以上のワード・ラインに供給するステップ；
    前記第２の磁界を取り除くために前記第２の電流の供給を停止するステップ；
    ソフト層が第２の方向にセットされた第２の状態にセットされている第２の時点で、前記磁気抵抗ビット構造の抵抗をセンシングするステップ；
    前記第２の時点の抵抗が、前記第１の時点の抵抗に対して増加したか、あるいは減少したかを決定するステップ；
    を含むことを特徴とする方法。
  2. 前記センシングするステップが、前記ビット構造に対してセンス電流を印加し、結果としてもたらされる電圧降下を検出するステップを含むことを特徴とする請求項１記載の方法。
  3. 前記磁気抵抗ビット構造がセンス・ライン内に含まれ、そのセンスラインは該磁気抵抗ビット構造に直列に接続される少なくとも１つの別の磁気抵抗ビット構造を含んでおり、それによって前記センス・ラインが構成されていることを特徴とする請求項１記載の方法。
  4. １以上のワード・ラインを有した磁気抵抗メモリの磁気抵抗ビット構造の状態をセンシングする方法であって、前記磁気抵抗ビット構造が１ないしは複数のほかの磁気抵抗ビット構造と直列に接続されてセンス・ラインを構成し、前記磁気抵抗ビット構造のそれぞれが共通の磁化容易軸を伴うソフト層およびハード層を有する磁気抵抗メモリの磁気抵抗ビット構造の状態をセンシングする方法において：
    前記磁化容易軸と平行でかつ、前記磁気抵抗ビット構造のソフト層の状態を第１の方向にセットする向きの第１の磁界を生成する第１の電流を、前記１以上のワード・ラインに供給するステップ；
    前記第１の磁界を取り除くために前記第１の電流の供給を停止するステップ；
    前記磁気抵抗ビット構造のソフト層が第１の方向の第１の状態にセットされている第１の時点で、前記センス・ラインの抵抗をセンシングするステップ；
    前記磁気抵抗ビット構造のソフト層の状態を前記第１の方向とは逆の第２の方向にセットする向きの第２の磁界を生成する第２の電流を、前記１以上のワード・ラインに供給するステップ；
    前記第２の磁界を取り除くために前記第２の電流の供給を停止するステップ；
    前記磁気抵抗ビット構造のソフト層が第２の方向の第２の状態にセットされている第２の時点で、前記センス・ラインの抵抗をセンシングするステップ；
    前記第２の時点の抵抗が、前記第１の時点の抵抗に対して増加したか、あるいは減少したかを決定するステップ；
    を含むことを特徴そする方法。
  5. １以上のワード・ラインと、ハード層と初期状態を有するソフト層を有する磁気抵抗ビット構造を含む装置であって、前記磁気抵抗ビット構造の状態を読み出す方法において：
    前記ソフト層が前記初期状態にある第１の時点で、前記磁気抵抗ビット構造の抵抗をセンシングするステップ；
    前記ソフト層の状態を前記初期状態と逆の状態にセットする向きを持つ第１の磁界を生成する第１の電流を、前記１以上のワード・ラインに供給するステップ；
    前記第１の磁界を取り除くために前記第１の電流の供給を停止するステップ；
    前記ソフト層が前記初期状態と逆の状態にある第２の時点で、前記磁気抵抗ビット構造の抵抗をセンシングするステップ；
    前記第２の時点の抵抗が、前記第１の時点の抵抗に対して増加したか、あるいは減少したかを決定するステップ；
    前記ソフト層の状態を前記初期状態に戻す向きを持つ第２の磁界を生成する第２の電流を、前記１以上のワード・ラインに供給するステップ；
    前記第２の磁界を取り除くために前記第２の電流の供給を停止するステップ；
    を含むことを特徴とする方法。
  6. 前記第１と第２の電流は同じワード・ラインに供給されるものであって、第１の電流は第２の電流と逆向きであることを特徴とする請求項１、４、５のいずれか１項に記載の方法。
  7. 前記ワード・ラインとして少なくとも２つのワード・ラインを有しており、そのうちの少なくとも一つのワード・ラインは前記磁気抵抗ビット構造の一方の側に、その内の他のワード・ラインは該磁気抵抗ビット構造の反対の側にあり、第１と第２の電流はそれぞれ異なる側のワード・ラインに供給されるものであって、第１の電流と第２の電流とは同じ向きであることを特徴とする請求項１、４、５のいずれか１項に記載の方法。
  8. 少なくとも１ビットの情報をストアするための、ソフト層およびハード層を有する少なくとも１つの磁気抵抗ビット構造と、１以上のワード・ラインとを有する磁気ストレージ・デバイスにおいて：
    前記ソフト層の状態を第１の方向に向いた第１の状態にセットする向きを持つ第１の磁界またはこの第１の方向と逆向きの第２の方向に向いた第２の状態にセットする向きを持つ第２の磁界を生成して前記ソフト層の状態を第１または第２の状態に設定するよう第１の電流または第２の電流を前記１以上のワード・ラインに供給する供給手段；
    前記磁気抵抗ビット構造を含むセンス・ラインの抵抗をセンシングするセンシング手段；および、
    前記供給手段および前記センシング手段の制御を行うための制御手段とを備え、
    この制御手段が、最初に前記供給手段を起動して前記第１の電流により、前記ソフト層の状態を第１の状態に設定するよう制御し、その後前記制御手段が前記供給手段を不作用にして前記第１の電流の供給を停止する制御を行い、その後前記制御手段が前記センシング手段を起動して前記センス・ラインの抵抗値を前記ソフト層の状態が第１の状態にある第１の時点でセンシングし、その後前記制御手段が前記センシング手段を不作用にし、かつ前記供給手段を起動して前記第２の電流により、前記ソフト層の状態を前記第１の状態と逆の第２の状態に設定し、その後前記制御手段が前記供給手段を不作用にして前記第２の電流の供給を停止し、その後前記制御手段が前記センシング手段を起動して、前記センス・ラインの前記抵抗を前記ソフト層の状態が第２の状態にある第２の時点でセンシングし、その後この第２の時点の抵抗値が前記第１の時点の抵抗値に対して増加したか、あるいは減少したかの判定を行うことを特徴とする磁気ストレージ・デバイス。
  9. 前記第１と第２の電流は同じワード・ラインに供給されるものであって、第１の電流は第２の電流と逆向きであることを特徴とする請求項８記載の磁気ストレージ・デバイス。
  10. 前記ワード・ラインとして少なくとも２つのワード・ラインを有しており、そのうちの少なくとも一つのワード・ラインは前記磁気抵抗ビット構造の一方の側に、その内の他のワード・ラインは該磁気抵抗ビット構造の反対の側にあり、第１と第２の電流はそれぞれ異なる側のワード・ラインに供給されるものであって、第１の電流と第２の電流とは同じ向きであることを特徴とする請求項８記載の磁気ストレージ・デバイス。
  11. ソフト層およびハード層を有する磁気抵抗ビット構造と、この磁気抵抗ビット構造に近接して配置されたワード・ラインとを備え、前記磁気抵抗ビット構造の状態を読み出す方法において：
    第１の方向の電流であって、前記磁気抵抗ビット構造のハード層の状態を変化させる磁界を生成するには不十分な大きさの電流を前記ワード・ラインに供給することによって、前記磁気抵抗ビット構造に第１の方向の磁界を印加して、前記ソフト層の状態を第１の方向にセットするステップ；
    前記ワード・ラインへの前記第１の方向の電流の供給を停止して前記磁気抵抗ビット構造に印加された第１の方向の磁界を取り除くステップ；
    前記磁気抵抗ビット構造の抵抗を第１の抵抗値としてセンシングするステップ；
    前記第１の方向とは逆向きの第２の方向の電流であって、前記磁気抵抗ビット構造のハード層の状態を変化させる磁界を生成するには不十分な大きさの電流を前記ワード・ラインに供給することによって、前記磁気抵抗ビット構造に前記第１の方向と逆方向の磁界を印加して、前記ソフト層の状態を逆の第２の方向にセットするステップ；
    前記ワード・ラインへの前記第２の方向の電流の供給を停止して前記磁気抵抗ビット構造に印加された第２の方向の磁界を取り除くステップ；および、
    前記磁気抵抗ビット構造の抵抗を第２の抵抗値としてセンシングするとともに、この第２の抵抗値が前記第１の抵抗値に対して増加したか、あるいは減少したかを決定するステップ；
    を含むことを特徴とする方法。
  12. 磁気抵抗ビット構造が１ないしは複数のほかの磁気抵抗ビット構造と直列に接続されて構成されたセンス・ラインと、このセンス・ラインのそれぞれの磁気抵抗ビット構造に近接して配置された複数のワード・ラインとを備えた磁気抵抗メモリであって、前記磁気抵抗ビット構造のそれぞれが共通の磁化容易軸を伴うソフト層およびハード層を有する磁気抵抗メモリの選択された磁気抵抗ビット構造の状態をセンシングする方法において：
    第１の方向の電流であって、前記ワード・ラインに前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの第１の電流を供給することにより前記選択された磁気抵抗ビット構造に前記磁化容易軸と平行な第１の方向の磁界を印加して、該磁気抵抗ビット構造の前記ソフト層の状態を第１の方向にセットするステップ；
    前記ワード・ラインへの第１の電流の供給を停止することによって、前記選択された磁気抵抗ビット構造に対する第１の方向の磁界を取り除くステップ；
    前記センス・ラインの抵抗を第１の抵抗値としてセンシングするステップ；
    前記第１の方向とは逆向きの第２の方向の電流であって、前記ワード・ラインに前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの第２の電流を供給することにより前記選択された磁気抵抗ビット構造に前記第１の方向と逆方向の磁界を印加して、該磁気抵抗ビット構造の前記ソフト層の状態を逆の第２の方向にセットするステップ；
    前記ワード・ラインへの第２の電流の供給を停止することによって、前記選択された磁気抵抗ビット構造に対する第２の方向の磁界を取り除くステップ；
    前記センス・ラインの抵抗を第２の抵抗値としてセンシングするとともに、この第２の抵抗値が前記第１の抵抗値に対して増加したか、あるいは減少したかを検出するステップ；
    を含むことを特徴そする方法。
  13. 磁気抵抗ビット構造が１ないしは複数のほかの磁気抵抗ビット構造と直列に接続されて構成されたセンス・ラインと、このセンス・ラインのそれぞれの磁気抵抗ビット構造の上下に近接してそれぞれのワード・ラインが配置された一対のワード・ラインとを備えた磁気抵抗メモリであって、前記磁気抵抗ビット構造のそれぞれが共通の磁化容易軸を伴うソフト層およびハード層を有する磁気抵抗メモリの磁気抵抗ビット構造の状態をセンシングする方法において：
    第１の方向の電流であって、前記一対のワード・ラインの一方に、前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの第１の電流を供給することにより前記磁気抵抗ビット構造に前記磁化容易軸と平行な第１の方向の磁界を印加して、該磁気抵抗 ビット構造の前記ソフト層の状態を第１の方向にセットするステップ；
    前記一方のワード・ラインへの第１の電流の供給を停止することによって、前記選択された磁気抵抗ビット構造に対する第１の方向の磁界を取り除くステップ；
    前記センス・ラインの抵抗を第１の抵抗値としてセンシングするステップ；
    前記第１の電流と同じ方向の第２の電流であって、前記一対のワード・ラインの他方に前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの第２の電流を供給することにより前記選択された磁気抵抗ビット構造に前記第１の方向と逆方向の磁界を印加して、該磁気抵抗ビット構造の前記ソフト層の状態を逆の第２の方向にセットするステップ；
    前記他方のワード・ラインへの第２の電流の供給を停止することによって、前記選択された磁気抵抗ビット構造に対する該磁第２の電流による磁界を取り除くステップ；
    前記センス・ラインの抵抗を第２の抵抗値としてセンシングするとともに、この第２の抵抗値が前記第１の抵抗値に対して増加したか、あるいは減少したかを検出するステップ；
    を含むことを特徴とする方法。
  14. ハード層と初期状態を有するソフト層を有する磁気抵抗ビット構造の状態を読み出す方法において：
    前記ソフト層が前記初期状態にある前記磁気抵抗ビット構造の抵抗を、該磁気抵抗ビット構造に近接して配置されたワード・ラインに電流を供給することなく、第１の抵抗値としてセンシングするステップ；
    前記ワード・ラインに前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの第１の方向の電流を供給することにより前記磁気抵抗ビット構造の前記ソフト層を前記初期状態と逆の状態にセットするステップ；
    前記ワード・ラインへの前記第１の方向の電流の供給を停止するステップ；
    前記磁気抵抗ビット構造の抵抗を第２の抵抗値としてセンシングするとともに、この第２の抵抗値が前記第１の抵抗値に対して増加したか、あるいは減少したかを決定するステップ；および、
    前記ワード・ラインに前記ハード層の状態を変化させる磁界を生成するには不十分な大きさであって前記第１の方向の電流と逆向きの第２の方向の電流を供給することにより、前記ソフト層を前記初期状態に戻すステップ；
    を含むことを特徴とする方法。
  15. ソフト層およびハード層を有する磁気抵抗ビット構造と、該ビット構造の第１のサイドに近接配置された第１のワード・ライン及び前記ビット構造の前記第１のサイドと反対側の第２のサイドに近接配置された第２のワード・ラインと含む装置で該磁気抵抗ビット構造の状態を読み出す方法において：
    前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの電流であって、前記ソフト層の状態を第１の方向にセットする向きを持つ第１の磁界を生成する電流を、前記第１のワード・ラインに供給するステップ；
    前記第１の磁界を取り除くために前記第１のワード・ラインを通る電流の供給を停止するステップ；
    前記磁気抵抗ビット構造の抵抗をセンシングするステップ；
    前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの電流であって、前記ソフト層の状態を前記第１の状態とは反対の第２の方向にセットする向きを持つ第２の磁界を生成する電流を、前記第２のワード・ラインに供給するステップ；
    前記第２の磁界を取り除くために前記第２のワード・ラインを通る電流の供給を停止するステップ；
    前記磁気抵抗ビット構造の抵抗をセンシングするとともに、この新たにセンシングした抵抗が先にセンシングした抵抗に対して増加したか、あるいは減少したかを決定するステップ；
    を含むことを特徴とする方法。
  16. 少なくとも１ビットの情報をストアするための、ソフト層およびハード層を有する少なくとも１つの磁気抵抗ビット構造を有する磁気ストレージ・デバイスにおいて：
    前記磁気抵抗ビット構造に近接して配置されたワード・ラインに前記ハード層の状態を変化させる磁界を生成するには不十分な大きさの第１の電流またはこの第１の電流とは逆向きの第２の電流を供給することによって、前記磁気抵抗ビット構造のソフト層に近接して第１の方向の磁界または第２の方向の磁界を印加して、前記ソフト層を第１の状態またはこれと逆の第２の状態に設定する印加手段；
    前記磁気抵抗ビット構造を含むセンス・ラインの抵抗をセンシングするためのセンシング手段；および、
    前記印加手段および前記センシング手段の制御を行うための制御手段を包含し、その制御手段が、最初に前記印加手段を起動して前記第１の電流により、前記ソフト層の状態を第１の状態に設定するよう制御し、その後前記制御手段が前記印加手段を不作用にして前記第１の電流の供給を停止する制御を行い、その後前記制御手段が前記センシング手段を起動して前記センス・ラインの抵抗値を第１の抵抗値としてセンシングし、その後前記制御手段が前記センシング手段を不作用にし、かつ前記印加手段を起動して前記第２の電流により、前記ソフト層の状態を前記第１の状態と逆の第２の状態に設定し、その後前記制御手段が前記印加手段を不作用にして前記第２の電流の供給を停止し、その後前記制御手段が前記センシング手段を起動して、前記センス・ラインの前記抵抗を第２の抵抗値としてセンシングするとともに、この第２の抵抗値が前記第１の抵抗値に対して増加したか、あるいは減少したかの決定を行うことを特徴とする磁気ストレージ・デバイス。
  17. 少なくとも１ビットの情報をストアするための、ソフト層およびハード層を有する少なくとも１つの磁気抵抗ビット構造を有する磁気ストレージ・デバイスにおいて：
    前記磁気抵抗ビット構造の第１のサイドに隣接して配置される第１のワード・ライン、および前記第１のサイドとは逆の第２のサイドに隣接して配置される第２のワード・ラインとを備え、前記第１または第２のワード・ラインに前記ハード層の状態は変化させることのない大きさの電流を供給することによって、前記磁気抵抗ビット構造に第１の方向の磁界または第２の方向の磁界を印加して、前記ハード層の状態は変化させることなく前記ソフト層を第１の状態またはこれと逆の第２の状態に設定する印加手段；
    前記磁気抵抗ビット構造を含むセンス・ラインの抵抗をセンシングするためのセンシング手段；および、
    前記印加手段および前記センシング手段の制御を行うための制御手段を包含し、その制御手段が、最初に前記印加手段を起動して前記第１のワード・ラインに前記電流を供給して、前記ソフト層の状態を第１の状態に設定するよう制御し、その後前記制御手段が前記印加手段を不作用にして前記第１のワード・ラインへの電流の供給を停止する制御を行い、その後前記制御手段が前記センシング手段を起動して前記センス・ラインの抵抗値を第１の抵抗値としてセンシングし、その後前記制御手段が前記センシング手段を不作用にし、かつ前記印加手段を起動して前記第２のワード・ラインに前記電流を供給して、前記ソフト層の状態を前記第１の状態と逆の第２の状態に設定し、その後前記制御手段が前記印加手段を不作用にして前記第２のワード・ラインへの電流の供給を停止し、その後前記制御手段が前記センシング手段を起動して、前記センス・ラインの抵抗値を第２の抵抗値としてセンシングするとともに、この第２の抵抗値が前記第１の抵抗値に対して増加したか、あるいは減少したかの決定を行うことを特徴とする磁気ストレージ・デバイス。
  18. それぞれがソフト層およびハード層を有する多数の磁気抵抗ビット構造を有するメモリであって、前記磁気抵抗ビット構造が多数の行に配列され、各行内の選択された磁気抵抗ビット構造が互いに接続されて対応するセンス・ラインを構成し、さらに前記メモリは、多数のワード・ラインを有し、それにおいて各ワード・ラインは、選択された磁気抵抗ビット構造に隣接して延び、さらに前記メモリは、各ワード・ラインに対してワード・ライン電流を供給するための１ないしは複数のワード・ライン・ドライバを含み、そのワード・ライン・ドライバのそれぞれは第１の方向および逆の第２の方向のワード・ライン電流を供給することが可能であり、さらに前記メモリは、前記センス・ラインの抵抗のセンシングを行うための１ないしは複数のセンシング・ブロックを含むものとしたメモリにおいて：
    選択されたワード・ライン・ドライバおよび選択されたセンシング・ブロックの制御を行うためのコントローラを含み、かつそのコントローラが選択されたワード・ライン・ドライバをイネーブルし、第１の状態のワード・ライン電流を供給して選択された磁気抵抗ビット構造の前記ソフト層を第１の状態に設定し、その後前記コントローラが前記選択されたワード・ライン・ドライバをディセーブルして前記選択されたワード・ラインから前記ワード・ライン電流を取り除き、その後前記コントローラが前記センシング・ブロックを起動して前記選択された磁気抵抗ビット構造を含む前記センス・ラインの第１のセンシングされる抵抗のセンシングを行い、その後前記コントローラが、前記センシング・ブロックをディセーブルし、かつ前記選択されたワード・ライン・ドライバを起動し、前記第２の逆方向のワード・ライン電流を供給して前記選択された磁気抵抗ビット構造の前記ソフト層を第２の逆の状態に設定し、その後前記コントローラが前記選択されたワード・ライン・ドライバをディセーブルして前記選択されたワード・ラインから前記ワード・ライン電流を取り除き、その後前記コントローラが前記センシング・ブロックをイネーブルし、前記選択された磁気抵抗ビット構造を含む前記センス・ラインの抵抗が、前記第１のセンシングされる抵抗に対して増加したか、あるいは減少したかのセンシングを行うことを特徴とするメモリ。
  19. それぞれがソフト層およびハード層を有する多数の磁気抵抗ビット構造を有するメモリであって、前記磁気抵抗ビット構造が多数の行に配列され、各行内の選択された磁気抵抗ビット構造が互いに接続されて対応するセンス・ラインを構成し、さらに前記メモリは、多数のワード・ラインを有し、それにおいて選択されたペアのワード・ラインが、選択された磁気抵抗ビット構造の上側および下側に延び、さらに前記メモリは、各ワード・ラインに対してワード・ライン電流を供給するための１ないしは複数のワード・ライン・ドライバを含み、そのワード・ライン・ドライバのそれぞれは選択されたペアのワード・ラインに対して択一的にワード・ライン電流を供給することが可能であり、さらに前記メモリは、前記センス・ラインの抵抗のセンシングを行うための１ないしは複数のセンシング・ブロックを含むメモリにおいて：
    選択されたワード・ライン・ドライバおよび選択されたセンシング・ブロックの制御を行うためのコントローラを含み、かつそのコントローラが選択されたワード・ライン・ドライバをイネーブルし、選択されたペアのワード・ラインの第１の１つ内にワード・ライン電流を供給して選択された磁気抵抗ビット構造の前記ソフト層を第１の状態に設定し、その後前記コントローラが前記選択されたワード・ライン・ドライバをディセーブルし、それが前記選択されたワード・ラインのペアから前記ワード・ライン電流を取り除き、その後前記コントローラが前記センシング・ブロックを起動して前記選択された磁気抵抗ビット構造を含む前記センス・ラインの第１のセンシングされる抵抗のセンシングを行い、その後前記コントローラが、前記センシング・ブロックをディセーブルし、かつ前記選択されたワード・ライン・ドライバを起動し、選択されたペアのワード・ラインの他方の１つ内にワード・ライン電流を供給して選択された磁気抵抗ビット構造の前記ソフト層を第２の逆の状態に設定し、その後前記コントローラが前記選択されたワード・ライン・ドライバをディセーブルして前記選択されたワード・ラインのペアから前記ワード・ライン電流を取り除き、その後前記コントローラが前記センシング・ブロックをイネーブルし、前記選択された磁気抵抗ビット構造を含む前記センス・ラインの抵抗が、前記第１のセンシングされる抵抗に対して増加したか、あるいは減少したかのセンシングを行うことを特徴とするメモリ。
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Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19947118C1 (de) 1999-09-30 2001-03-15 Infineon Technologies Ag Verfahren und Schaltungsanordnung zum Bewerten des Informationsgehalts einer Speicherzelle
DE10032272C2 (de) * 2000-07-03 2002-08-29 Infineon Technologies Ag Strom-Treiberanordnung für MRAM
DE10032278C1 (de) * 2000-07-03 2001-11-29 Infineon Technologies Ag Verfahren zur Verhinderung von Elektromigration in einem MRAM
US6594175B2 (en) 2000-07-11 2003-07-15 Integrated Magnetoelectronics Corp High density giant magnetoresistive memory cell
US6483740B2 (en) * 2000-07-11 2002-11-19 Integrated Magnetoelectronics Corporation All metal giant magnetoresistive memory
US6724654B1 (en) * 2000-08-14 2004-04-20 Micron Technology, Inc. Pulsed write techniques for magneto-resistive memories
US6493259B1 (en) * 2000-08-14 2002-12-10 Micron Technology, Inc. Pulse write techniques for magneto-resistive memories
US6392924B1 (en) * 2001-04-06 2002-05-21 United Microelectronics Corp. Array for forming magnetoresistive random access memory with pseudo spin valve
DE10123593C2 (de) * 2001-05-15 2003-03-27 Infineon Technologies Ag Magnetische Speicheranordnung
US6515896B1 (en) 2001-07-24 2003-02-04 Hewlett-Packard Company Memory device with short read time
US6538917B1 (en) * 2001-09-25 2003-03-25 Hewlett-Packard Development Company, L.P. Read methods for magneto-resistive device having soft reference layer
JP2003151262A (ja) * 2001-11-15 2003-05-23 Toshiba Corp 磁気ランダムアクセスメモリ
US6795334B2 (en) * 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory
US6707084B2 (en) * 2002-02-06 2004-03-16 Micron Technology, Inc. Antiferromagnetically stabilized pseudo spin valve for memory applications
US7224566B2 (en) * 2002-04-19 2007-05-29 Integrated Magnetoelectronics Corporation Interfaces between semiconductor circuitry and transpinnor-based circuitry
US6744663B2 (en) * 2002-06-28 2004-06-01 Motorola, Inc. Circuit and method for reading a toggle memory cell
JP3788964B2 (ja) * 2002-09-10 2006-06-21 株式会社東芝 磁気ランダムアクセスメモリ
US6992919B2 (en) * 2002-12-20 2006-01-31 Integrated Magnetoelectronics Corporation All-metal three-dimensional circuits and memories
JP3704128B2 (ja) 2003-02-17 2005-10-05 株式会社東芝 磁気ランダムアクセスメモリとその読み出し方法
US6775195B1 (en) 2003-02-28 2004-08-10 Union Semiconductor Technology Center Apparatus and method for accessing a magnetoresistive random access memory array
US7005852B2 (en) 2003-04-04 2006-02-28 Integrated Magnetoelectronics Corporation Displays with all-metal electronics
US8755222B2 (en) 2003-08-19 2014-06-17 New York University Bipolar spin-transfer switching
US6980469B2 (en) * 2003-08-19 2005-12-27 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US7911832B2 (en) 2003-08-19 2011-03-22 New York University High speed low power magnetic devices based on current induced spin-momentum transfer
US7009278B2 (en) * 2003-11-24 2006-03-07 Sharp Laboratories Of America, Inc. 3d rram
JP3809445B2 (ja) * 2004-03-05 2006-08-16 株式会社東芝 磁気抵抗ランダムアクセスメモリおよびその駆動方法
US7502248B2 (en) * 2004-05-21 2009-03-10 Samsung Electronics Co., Ltd. Multi-bit magnetic random access memory device
US20070279971A1 (en) * 2004-06-04 2007-12-06 Micron Technology, Inc. Modified pseudo-spin valve (psv) for memory applications
US7543211B2 (en) * 2005-01-31 2009-06-02 Everspin Technologies, Inc. Toggle memory burst
JP4839894B2 (ja) * 2006-03-07 2011-12-21 Ｔｄｋ株式会社 磁気メモリの読み出し回路
JP2007242118A (ja) * 2006-03-07 2007-09-20 Tdk Corp 磁気メモリの読み出し回路
US7911830B2 (en) * 2007-05-17 2011-03-22 Integrated Magnetoelectronics Scalable nonvolatile memory
US9812184B2 (en) 2007-10-31 2017-11-07 New York University Current induced spin-momentum transfer stack with dual insulating layers
US8509003B2 (en) * 2011-09-20 2013-08-13 Taiwan Semiconductor Manufacturing Co., Ltd. Read architecture for MRAM
US9082888B2 (en) 2012-10-17 2015-07-14 New York University Inverted orthogonal spin transfer layer stack
US9082950B2 (en) 2012-10-17 2015-07-14 New York University Increased magnetoresistance in an inverted orthogonal spin transfer layer stack
US8982613B2 (en) 2013-06-17 2015-03-17 New York University Scalable orthogonal spin transfer magnetic random access memory devices with reduced write error rates
US9263667B1 (en) 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9337412B2 (en) 2014-09-22 2016-05-10 Spin Transfer Technologies, Inc. Magnetic tunnel junction structure for MRAM device
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US9741923B2 (en) 2015-09-25 2017-08-22 Integrated Magnetoelectronics Corporation SpinRAM
US9741926B1 (en) 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US11119936B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Error cache system with coarse and fine segments for power optimization
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US11119910B2 (en) 2016-09-27 2021-09-14 Spin Memory, Inc. Heuristics for selecting subsegments for entry in and entry out operations in an error cache system with coarse and fine grain segments
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US11151042B2 (en) 2016-09-27 2021-10-19 Integrated Silicon Solution, (Cayman) Inc. Error cache segmentation for power reduction
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10679685B2 (en) 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10516094B2 (en) 2017-12-28 2019-12-24 Spin Memory, Inc. Process for creating dense pillars using multiple exposures for MRAM fabrication
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10388861B1 (en) 2018-03-08 2019-08-20 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477482A (en) * 1993-10-01 1995-12-19 The United States Of America As Represented By The Secretary Of The Navy Ultra high density, non-volatile ferromagnetic random access memory
US5864498A (en) * 1997-10-01 1999-01-26 High Density Circuits Ferromagnetic memory using soft magnetic material and hard magnetic material
US5923583A (en) * 1997-10-23 1999-07-13 Womack; Richard Ferromagnetic memory based on torroidal elements
US5969978A (en) * 1998-09-30 1999-10-19 The United States Of America As Represented By The Secretary Of The Navy Read/write memory architecture employing closed ring elements

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