KR20110109125A - 반도체메모리칩 및 집적회로 - Google Patents

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KR20110109125A
KR20110109125A KR1020100028716A KR20100028716A KR20110109125A KR 20110109125 A KR20110109125 A KR 20110109125A KR 1020100028716 A KR1020100028716 A KR 1020100028716A KR 20100028716 A KR20100028716 A KR 20100028716A KR 20110109125 A KR20110109125 A KR 20110109125A
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한성우
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Abstract

반도체메모리칩은 전원전압 및 접지전압을 인가하는 구동전압수신부와, 상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 제1 데이터를 제1 데이터라인으로 출력하는 제1 데이터구동부와, 상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 제2 데이터를 제2 데이터라인으로 출력하는 제2 데이터구동부와, 상기 제1 및 제2 데이터라인 사이에 연결된 MOS 트랜지스터를 포함한다.

Description

반도체메모리칩 및 집적회로{Semiconductor Memory Chip And Integrated Circuit}
본 발명은 넓은 대역폭에서 동작할 수 있도록 한 반도체메모리칩 및 집적회로에 관한 것이다.
반도체 패키지란 일반적으로 미세회로가 설계된 반도체메모리칩을 외부환경으로부터 보호하고 집적회로에 실장하여 사용할 수 있도록 몰드 수지나 세라믹 등으로 밀봉한 형태를 말한다. 최근에는 반도체메모리칩을 감싸 보호하거나 단순히 집적회로에 실장하기 위한 목적으로 반도체메모리칩을 패키징하기보다는 집적회로의 소형화, 박형화 및 다기능화를 통해 집적회로의 성능 및 품질을 향상시키기 위한 목적으로 반도체메모리칩을 패키징하고 있다. 따라서, 반도체 패키지의 중요성이 커지고 있다.
이러한, 전자기기의 소형화, 박형화 및 다기능화의 요구에 따라 반도체 칩들의 크기는 계속적으로 작아지고 용량은 계속적으로 커지고 있다. 따라서, 최근에는 반도체 패키지의 크기가 반도체메모리칩의 약 100% 내지 120%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 패키지의 용량 및 처리 속도를 배가시키기 위해서 새로운 형태의 반도체 패키지들이 개발되고 있다.
도 1은 종래기술에 따른 반도체 패키지가 형성된 반도체메모리칩을 포함하는 집적회로의 구성을 도시한 도면이다.
도 1에 도시된 바와 같이, 종래기술에 따른 집적회로에는 반도체 패키지가 형성된 반도체메모리칩으로부터 출력되는 데이터들은 패키지영역(PAKAGE AREA)에 형성된 제1 패키지데이터라인(PDL1) 및 제2 패키지데이터라인(PDL2)을 통해 제1 전송라인(TL1) 및 제2 전송라인(TL2)으로 전송된다. 제1 전송라인(TL1) 및 제2 전송라인(TL2)들은 각각 등가인턱턴스(Equivalent Inductance)를 갖기 때문에 제1 전송라인(TL1) 및 제2 전송라인(TL2) 간에는 상호인덕턴스(ML)가 발생된다. 이와 같이 발생되는 상호인덕턴스(ML)는 제1 전송라인(TL1) 및 제2 전송라인(TL2)들을 통해 전송되는 데이터신호에 누화(Crosstalk)로 인한 신호잡음을 야기시킨다.
따라서, 종래의 집적회로에서는 제1 패키지데이터라인(PDL1) 및 제2 패키지데이터라인(PDL2) 사이에 커플링커패시터(CP)를 구비하여 제1 전송라인(TL1) 및 제2 전송라인(TL2) 간의 상호인덕턴스(ML)를 상쇄시켜왔다. 그런데, 커플링커패시터(CP)의 경우 등가직렬인덕턴스(ESL, Equivalent Series Inductance)을 갖는다. 이와 같은 커플링커패시터(CP)의 등가직렬인덕턴스(ESL)는 넓은 대역폭에서 동작하는 집적회로의 동작 한계요인으로 작용한다.
본 발명은 반도체메모리칩 내부에 MOS 트랜지스터로 구현된 커플링커패시터를 구비하여 넓은 대역폭에서 동작할 수 있도록 한 반도체메모리칩 및 집적회로를 개시한다.
이를 위해 본 발명은 전원전압 및 접지전압을 인가하는 구동전압수신부와, 상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 제1 데이터를 제1 데이터라인으로 출력하는 제1 데이터구동부와, 상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 제2 데이터를 제2 데이터라인으로 출력하는 제2 데이터구동부와, 상기 제1 및 제2 데이터라인 사이에 연결된 MOS 트랜지스터를 포함하는 반도체메모리칩을 제공한다.
또한, 제1 및 제2 데이터가 출력되는 제1 및 제2 데이터라인 사이에 커플링커패시터로 동작하는 MOS 트랜지스터가 연결된 반도체메모리칩과, 상기 반도체메모리칩의 패키지영역에 형성되어 제1 및 제2 데이터라인을 통해 전송된 데이터들을 메모리제어부에 연결된 제1 및 제2 전송라인에 전달하는 제1 및 제2 패키지데이터라인을 포함하는 집적회로를 제공한다.
도 1은 종래기술에 따른 반도체 패키지가 형성된 반도체메모리칩을 포함하는 집적회로의 구성을 도시한 도면이다.
도 2는 본 발명의 일실시예에 따른 집적회로의 구성을 도시한 도면이다.
도 3은 도 2에 도시된 집적회로의 구성을 보다 구체적으로 도시한 회로도이다.
도 4는 도 2에 도시된 집적회로에 의한 신호잡음 감소효과를 보여주는 파형도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 집적회로의 구성을 도시한 도면이고, 도 3은 도 2에 도시된 집적회로의 구성을 보다 구체적으로 도시한 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 집적회로는 반도체메모리칩(1)과, 패키지영역(PAKAGE AREA)에 형성된 제1 패키지데이터라인(PDL1) 및 제2 패키지데이터라인(PDL2)과, 제1 패키지데이터라인(PDL1) 및 제2 패키지데이터라인(PDL2)을 통해 전송된 데이터들을 메모리제어부(2)에 전송하는 제1 전송라인(TL1) 및 제2 전송라인(TL2)로 구성된다.
반도체메모리칩(1)은 구동전압수신부(10), 데이터구동부(11)와, 제1 및 제2 데이터라인(DL1, DL2) 사이에 연결된 커플링커패시터(12)로 구성된다.
구동전압수신부(10)는 패키지영역(PAKAGE AREA)의 제1 전원라인(PL1) 및 제2 전원라인(PL2)을 통해 전원전압(VDD) 및 접지전압(VSS)을 입력받아 데이터구동부(11)에 인가한다. 도 3에 도시된 제1 인덕터(L10)는 제1 전원라인(PL1)의 등가인덕턴스(equivalent inductance)를 표시하기 위한 소자이고, 제2 인덕터(L11)는 제2 전원라인(PL2)의 등가인덕턴스(equivalent inductance)를 표시하기 위한 소자이다.
데이터구동부(11)는 제1 전원라인(PL1)을 통해 전달된 전원전압(VDD)을 제1 내부전원라인(IPL1)을 통해 공급받고, 제2 전원라인(PL2)을 통해 전달된 접지전압(VSS)을 제2 내부전원라인(IPL2)을 통해 공급받아, 제1 데이터(DATA1) 및 제2 데이터(DATA2)를 구동하여 제1 데이터라인(DL1) 및 제2 데이터라인(DL2)로 출력한다. 좀 더 구체적으로, 도 3을 참고하면, 데이터구동부(11)는 제1 풀업신호(PU1) 및 제1 풀다운신호(PD1)를 입력받아 제1 데이터(DATA1)를 구동하는 제1 데이터구동부(DRV1)와, 제2 풀업신호(PU2) 및 제2 풀다운신호(PD2)를 입력받아 제2 데이터(DATA2)를 구동하는 제2 데이터구동부(DRV2)로 구성된다. 여기서, 제1 저항소자(R10)는 제1 내부전원라인(IPL1)의 등가레지스턴스(equivalent resistance)를 표시하기 위한 소자이고, 제2 저항소자(R11)는 제2 내부전원라인(IPL2)의 등가레지스턴스(equivalent resistance)를 표시하기 위한 소자이다.
커플링커패시터(12)는 제1 데이터라인(DL1)에 소스(source) 또는 드레인(drain)이 연결되고, 제2 데이터라인(DL2)에 게이트(gate)가 연결된 NMOS 트랜지스터로 구현된다. 커플링커패시터(12)는 실시예에 따라서 소스(source) 또는 드레인(drain)이 제2 데이터라인(DL2)에 연결되고, 게이트(gate)가 제1 데이터라인(DL1)에 연결되도록 구현할 수도 있다.
커플링커패시터(12)는 NMOS 트랜지스터로 구현되었기 때문에 패키지영역(PAKAGE AREA)에 형성된 종래기술의 커플링커패시터와 달리 등가직렬인덕턴스(ESL, Equivalent Series Inductance)가 발생되지 않는다. 따라서, 커플링커패시터(12)가 적용된 본 실시예의 집적회로는 넓은 대역폭에서 안정적으로 동작한다.
제3 저항소자(R12) 및 제3 인덕터(L12)는 각각 제1 패키지데이터라인(PDL1)의 등가레지스턴스(equivalent resistance) 및 등가인덕턴스(equivalent inductance)를 표시하기 위한 소자이고, 제4 저항소자(R13) 및 제4 인덕터(L13)는 각각 제2 패키지데이터라인(PDL2)의 등가레지스턴스(equivalent resistance) 및 등가인덕턴스(equivalent inductance)를 표시하기 위한 소자이다.
본 실시예의 집적회로에 포함된 NMOS 트랜지스터로 구현된 커플링커패시터(12)는 게이트의 폭(width)과 길이(length)를 조절하여 커패시턴스 용량을 수 fP 단위로 제어할 수 있다. 따라서, 커플링커패시터(12)의 커패시턴스 용량을 조절하여 제1 전송라인(TL1) 및 제2 전송라인(TL2)을 통해 전송되는 데이터신호들 간의 누화(Crosstalk)에 인해 발생되는 신호잡음을 감쇄할 수 있다.
도 4를 참고하면 커플링커패시터(12)를 사용하지 않는 경우(X) 제1 전송라인(TL1) 및 제2 전송라인(TL2)을 통해 전달되는 데이터신호들의 파형에 오버슈트(overshoot)가 발생되는데 반해, 본 실시예의 집적회로에서와 같이 커플링커패시터(12)를 사용하는 경우(Y)에는 오버슈트(overshoot)가 개선됨을 확인할 수 있다.
1: 반도체메모리칩 10: 구동전압수신부
11: 데이터구동부 12: 커플링커패시터
PL1: 제1 전원라인 PL2: 제2 전원라인
IPL1: 제1 내부전원라인 IPL2: 제2 내부전원라인
DL1: 제1 데이터라인 DL2: 제2 데이터라인
PDL1: 제1 패키지데이터라인 PDL2: 제2 패키지데이터라인
TL1: 제1 전송라인 TL2: 제2 전송라인
2: 메모리제어부

Claims (16)

  1. 전원전압 및 접지전압을 인가하는 구동전압수신부;
    상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 제1 데이터를 제1 데이터라인으로 출력하는 제1 데이터구동부;
    상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 제2 데이터를 제2 데이터라인으로 출력하는 제2 데이터구동부; 및
    상기 제1 및 제2 데이터라인 사이에 연결된 MOS 트랜지스터를 포함하는 반도체메모리칩.
  2. 제 1 항에 있어서, 상기 구동전압수신부는 상기 전원전압과 상기 접지전압 사이에 연결된 커패시터를 포함하는 반도체메모리칩.
  3. 제 1 항에 있어서, 상기 구동전압수신부는 패키지영역에 형성된 전원라인을 통해 상기 전원전압 및 상기 접지전압을 상기 제1 및 제2 데이터구동부에 인가하는 반도체메모리칩.
  4. 제 1 항에 있어서, 상기 제1 데이터구동부는 제1 풀업신호 및 제1 풀다운신호에 응답하여 상기 제1 데이터를 구동하는 반도체메모리칩.
  5. 제 1 항에 있어서, 상기 제2 데이터구동부는 제2 풀업신호 및 제2 풀다운신호에 응답하여 상기 제2 데이터를 구동하는 반도체메모리칩.
  6. 제 1 항에 있어서, 상기 MOS 트랜지스터는 커플링 커패시터로 동작하는 반도체메모리칩.
  7. 제 6 항에 있어서, 상기 MOS 트랜지스터의 소스 또는 드레인은 상기 제1 데이터라인에 연결되고, 상기 MOS 트랜지스터의 게이트는 상기 제2 데이터라인에 연결되는 반도체메모리칩.
  8. 제 6 항에 있어서, 상기 MOS 트랜지스터의 소스 또는 드레인은 상기 제2 데이터라인에 연결되고, 상기 MOS 트랜지스터의 게이트는 상기 제1 데이터라인에 연결되는 반도체메모리칩.
  9. 제1 및 제2 데이터가 출력되는 제1 및 제2 데이터라인 사이에 커플링커패시터로 동작하는 MOS 트랜지스터가 연결된 반도체메모리칩; 및
    상기 반도체메모리칩의 패키지영역에 형성되어 제1 및 제2 데이터라인을 통해 전송된 데이터들을 메모리제어부에 연결된 제1 및 제2 전송라인에 전달하는 제1 및 제2 패키지데이터라인을 포함하는 집적회로.
  10. 제 9 항에 있어서, 상기 반도체메모리칩은
    전원전압 및 접지전압을 인가하는 구동전압수신부;
    상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 상기 제1 데이터를 상기 제1 데이터라인으로 출력하는 제1 데이터구동부; 및
    상기 전원전압 및 상기 접지전압을 공급받아 구동되어, 상기 제2 데이터를 제2 데이터라인으로 출력하는 제2 데이터구동부를 더 포함하는 집적회로.
  11. 제 10 항에 있어서, 상기 구동전압수신부는 상기 전원전압과 상기 접지전압 사이에 연결된 커패시터를 포함하는 집적회로.
  12. 제 10 항에 있어서, 상기 구동전압수신부는 패키지영역에 형성된 전원라인을 통해 상기 전원전압 및 상기 접지전압을 상기 제1 및 제2 데이터구동부에 인가하는 집적회로.
  13. 제 10 항에 있어서, 상기 제1 데이터구동부는 제1 풀업신호 및 제1 풀다운신호에 응답하여 상기 제1 데이터를 구동하는 집적회로.
  14. 제 10 항에 있어서, 상기 제2 데이터구동부는 제2 풀업신호 및 제2 풀다운신호에 응답하여 상기 제2 데이터를 구동하는 집적회로.
  15. 제 9 항에 있어서, 상기 MOS 트랜지스터의 소스 또는 드레인은 상기 제1 데이터라인에 연결되고, 상기 MOS 트랜지스터의 게이트는 상기 제2 데이터라인에 연결되는 반도체메모리칩.
  16. 제 9 항에 있어서, 상기 MOS 트랜지스터의 소스 또는 드레인은 상기 제2 데이터라인에 연결되고, 상기 MOS 트랜지스터의 게이트는 상기 제1 데이터라인에 연결되는 반도체메모리칩.
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