TWI775517B - 電子裝置，電子電路及用於在電子裝置之資料輸出級中驅動電晶體之方法 - Google Patents

電子裝置，電子電路及用於在電子裝置之資料輸出級中驅動電晶體之方法 Download PDF

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TWI775517B
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Abstract

一種電子裝置可包括一或多個輸出緩衝器，每一輸出緩衝器包括：一對最終p通道金屬氧化物半導體(PMOS)及n通道金屬氧化物半導體(NMOS)電晶體；用以驅動該PMOS電晶體之一第一預緩衝器；及用以驅動該NMOS電晶體之一第二預緩衝器。每一輸出緩衝器自一預緩衝器供應濾波電路接收電力，該預緩衝器供應濾波電路可包括：用於穩定供應電壓的一供應電容器；用於濾波供應給該第一預緩衝器的該電壓之一低通第一預緩衝器供應濾波器；及用於濾波供應給該第二預緩衝器的該電壓之一低通第二預緩衝器供應濾波器。

Description

電子裝置，電子電路及用於在電子裝置之資料輸出級中驅動電晶體之方法
電子裝置中之資料輸入/輸出頻率已不斷增加，挑戰著輸出緩衝器在保持信號完整性方面之能力。高頻率之資料狀態變化會導致輸出緩衝器之輸出電阻及施加至輸出緩衝器之供應電壓發生變化，從而在一定程度上破壞輸出資料之準確度。已開發出用於改良輸出緩衝器能力之技術，諸如儘可能地使輸出緩衝器之輸出電阻保持恆定及/或使用大電容以使施加至輸出緩衝器之供應電壓穩定。
100:輸出緩衝器
101:PMOS電晶體
102:NMOS電晶體
103:預緩衝器
104:預緩衝器
400:輸出緩衝器
410:輸出級電路
411:電力供應器
412:VDDQ球
413:VSSQ球
414:電感器
415:電感器
416:電感器
417:電感器
418:VDDQ襯墊
419:VSSQ襯墊
421:電容器
1000:輸出緩衝器
1003:預緩衝器
1004:預緩衝器
1030:預緩衝器濾波電路
1031:預緩衝器供應濾波器
1032:預緩衝器供應濾波器
1033:供應電容器(C3)
1100:輸出緩衝器
1103:反及閘
1104:反或閘
1130:預緩衝器濾波電路
1131:預緩衝器供應濾波電路，預緩衝器供應濾波器
1132:預緩衝器供應濾波器
1135:濾波器電阻器(R1)
1136:濾波器電容器(C1)
1137:濾波器電阻器(R2)
1138:濾波器電容器(C2)
1139:PMOS輸出電阻器
1140:NMOS輸出電阻器
1350:方法
1351:操作
1352:操作
1353:操作
1354:操作
1355:操作
1356:操作
1357:操作
1460:電子裝置
DQ:資料輸出
DQ_PAD:資料輸出襯墊
EN:啟用信號
EN_N:停用信號
GATEN:NMOS電晶體之閘極
GATEP:PMOS電晶體之閘極
GND_PKG:封裝接地
IN:資料輸入
VDD:汲極供應電壓
VDDQ:輸出級汲極供應電壓
VDDQ_BALL:輸出級汲極供應電壓
VDDQ_FILT:經濾波輸出級汲極供應電壓
VDDQ_PAD:輸出級汲極供應電壓襯墊
V(IN):信號
VSS:源極供應電壓
VSSQ:輸出級源極供應電壓
VSSQ_BALL:輸出級源極供應電壓
VSSQ_FILT:經濾波輸出級源極供應電壓
VSSQ_PAD:輸出級源極供應電壓襯墊
在未必按比例繪製之圖式中，相似數字可描述不同視圖中之類似組件。附圖大體上藉由實例而非限制說明在本發明文件中論述之各種實施例。
圖1為說明輸出緩衝器之實例的電路圖。
圖2為展示圖1之輸出緩衝器中之最終電晶體之閘極電壓的實例之曲線圖。
圖3為展示金屬氧化物半導體(MOS)電晶體之電流-電壓特性之實例的曲線圖。
圖4為說明耦接至電力供應器之輸出級電路之實例的電路圖。
圖5為展示自輸出緩衝器輸出之電壓之眼圖的實例之曲線圖，該曲線圖係使用圖4之電路進行模擬得到。
圖6為展示多個輸出緩衝器之最終電晶體之閘極電壓的實例之曲線圖，該曲線圖係使用圖4之電路在無電容器耦接於電壓供應線之間的情況下進行模擬得到。
圖7為展示來自多個輸出緩衝器之電壓輸出之眼圖的實例之曲線圖，該曲線圖係使用圖4之電路在無電容器耦接於電壓供應線之間的情況下進行模擬得到。
圖8為展示多個輸出緩衝器之最終電晶體之閘極電壓的實例之曲線圖，該曲線圖係使用圖4之電路在具有理想電壓源的情況下進行模擬得到。
圖9為展示來自多個輸出緩衝器之電壓輸出之眼圖的實例之曲線圖，該曲線圖係使用圖4之電路在具有理想電壓源的情況下進行模擬得到。
圖10為說明輸出緩衝器及預緩衝器濾波電路之實例的方塊圖。
圖11為說明輸出緩衝器及預緩衝器濾波電路之實例的電路圖。
圖12為展示來自多個輸出緩衝器之電壓輸出之眼圖的實例之曲線圖，該曲線圖係使用圖4之電路，但在具有各自包括圖11之預緩衝器濾波電路的多個輸出緩衝器的情況下進行模擬得到。
圖13為說明用於驅動電子裝置之資料輸出級中之一對最終p通道金屬氧化物半導體(PMOS)及n通道金屬氧化物半導體(NMOS)電晶體之方法的實例的流程圖。
圖14為說明包括圖10之輸出緩衝器及預緩衝器濾波電路之電子裝置之實例的方塊圖。
在以下實施方式中，參考附圖，該等附圖形成實施方式之部分，且在該等附圖中藉由說明來展示可供實踐本發明之特定實施例。此等實施例之描述足夠詳細，使得熟習此項技術者能夠實踐本發明，且應理解，該等實施例可組合，或可利用其他實施例，且可在不脫離本發明之精神及範疇的情況下進行結構、邏輯及電變化。在本發明中，對「一」、「一個」或「不同」實施例之參考未必為同一實施例，且此類參考涵蓋多於一個實施例。以下實施方式提供實例，且本發明之範疇由隨附申請專利範圍及其合法等效物界定。
本文件係關於用於穩定驅動電子裝置中之輸出緩衝器之最終電晶體的預緩衝器之供應電壓的方法及設備。輸出緩衝器包括一對最終NMOS及PMOS電晶體以及一對預緩衝器，每一預緩衝器驅動該等最終NMOS及PMOS電晶體中之一者。已使用耦接於輸出緩衝器之電壓供應線(例如，VDD及VSS)之間的具有足夠大電容之電容器，以改良輸出緩衝器在高頻率下確保數位信號之完整性的能力。本發明標的物提供具有預緩衝器電壓供應濾波之輸出緩衝器以藉由穩定最終NMOS及PMOS電晶體中的每一者之閘極電壓來進一步改良該能力。舉例而言，代替針對整個輸出緩衝器在電壓供應線之間使用總電容，除了耦接於電壓供應線之間的總電容 之剩餘部分以外，本發明標的物使用總電容之一部分用於對供應至驅動最終NMOS電晶體之預緩衝器之電壓進行濾波，且使用總電容之另一部分用於對供應至驅動最終NMOS電晶體之預緩衝器之電壓進行濾波。此改良了輸出緩衝器之能力而無需附加總電容(亦即，無需電子裝置上之附加空間)。藉由穩定至預緩衝器之供應電壓，最終NMOS及PMOS電晶體之閘極電壓(Vgs)的變化減小，從而在連接至輸出緩衝器之輸出襯墊處獲得較佳信號完整性。
電子裝置之一個實例包括記憶體裝置。多種形式之記憶體裝置可用於系統中，同時由於可自記憶體裝置讀取資料及/或將資料寫入記憶體裝置的速度受到限制，限制系統之資料處理速度而不影響準確度。僅作為非限制性實例，此等記憶體裝置可包括揮發性及非揮發性記憶體兩者。揮發性記憶體需要電力來保持其資料，且包括呈各種形式之隨機存取記憶體(RAM)，諸如動態隨機存取記憶體(DRAM)或同步動態隨機存取記憶體(SDRAM)，以及其他。非揮發性記憶體可在無供電之情況下保留所儲存資料，且可包括一或多種儲存技術，諸如快閃記憶體(例如，NAND或NOR快閃記憶體)、電可抹除可程式化ROM(EEPROM)、靜態RAM(SRAM)、鐵電RAM(FeRAM)、可抹除可程式化ROM(EPROM)、電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)、磁阻式隨機存取記憶體(MRAM)或3D XPointTM記憶體，以及其他。本發明標的物可藉由實例而非限制應用於此等記憶體裝置，以增加系統可操作之最高頻率。在各種實施例中，本發明標的物可應用於具有CMOS電路的任何電子裝置中，以提昇操作速度及/或改良信號完整性。
包括附圖之本文件中所用之一些術語/首字母縮寫詞包括： ●NMOS電晶體：n通道金屬氧化物半導體場效電晶體(MOSFET)；●PMOS電晶體：p通道金屬氧化物半導體場效電晶體(MOSFET)；●IN：資料輸入(至輸出緩衝器中)；●DQ：資料輸出(自輸出緩衝器)；●GATEP：PMOS電晶體之閘極；●GATEN：PMOS電晶體之閘極；●VDD：汲極供應電壓；●VSS：源極供應電壓；●VDDQ：輸出級汲極供應電壓；●VSSQ：輸出級源極供應電壓；●VDDQ_BALL：在對應於球狀柵格陣列(BGA)封裝中之焊球之位置處的輸出級汲極供應電壓；●VSSQ_BALL：在對應於BGA封裝中之焊球之位置處的輸出級源極供應電壓；●VDDQ_FILT：經濾波輸出級汲極供應電壓；●VSSQ_FILT：經濾波輸出級源極供應電壓；●EN：啟用信號；●EN_N：停用信號(經反相啟用信號)；●GND_PKG：封裝接地；●VDDQ_PAD：輸出級汲極供應電壓襯墊；●VSSQ_PAD：輸出級源極供應電壓襯墊；●DQ_PAD：資料輸出襯墊。
圖1為說明輸出緩衝器100之實例的電路圖。輸出緩衝器 100包括一對最終電晶體，其包括PMOS電晶體101及NMOS電晶體102，該等電晶體之汲極耦接至資料輸出襯墊(DQ_PAD)。充當預緩衝器103之反及閘驅動PMOS電晶體101。充當預緩衝器104之反或閘驅動PMOS電晶體101。當啟用信號(EN)為高(亦即，EN_N為低)時，輸出緩衝器101充當將輸入(IN)資料驅動至DQ_PAD上之非反相緩衝器。當EN為低(亦即，EN_N為高)時，PMOS電晶體101及NMOS電晶體102與IN斷開連接。因此，EN藉由一次僅啟用多個輸出緩衝器中之一者而允許多個輸出緩衝器連接於同一匯流排上。
在所說明之實例中，該對最終電晶體101及102、預緩衝器103以及預緩衝器104係使用輸出級汲極供應電壓(VDDQ)及輸出級源極供應電壓(VSSQ)經供電。如下文所論述，VDDQ及VSSQ之穩定性限制輸出緩衝器100可適應之資料速度。本發明標的物改良資料品質之度量及/或減小資料品質之度量之最小值所需的總電容。
圖2為展示圖1之輸出緩衝器100中最終電晶體之閘極電壓的實例之曲線圖。PMOS電晶體之閘極電壓(亦即，閘極至源極電壓，Vgs)係參考VDDQ(如曲線圖中所示經翻轉)在PMOS電晶體之閘極(GATEP)處所量測。NMOS電晶體之閘極電壓(亦即，閘極至源極電壓，Vgs)係參考VSSQ在NMOS電晶體之閘極(GATEN)處所量測。MOS電晶體產生之電磁干擾位準隨著輸出電流(I，在DQ_PAD處所量測)之轉換速率而增加。為了限制轉換速率(di/dt)，控制最終電晶體之接通時間，且因此控制PMOS電晶體101及NMOS電晶體102中之每一者的Vgs以使其以期望速度上升。
圖3為展示MOS電晶體之電流-電壓(I-V)特性之實例的曲線 圖。圖3展示與以下情況對應之曲線(當VDDQ為1.8V時)：●最終電晶體具有為目標電阻(例如，R=50歐姆)之線性輸出電阻(亦即具有電阻器之特性)的理想情況，此僅適用於固定Vgs(例如，1.8V)；●最終電晶體之近似於線性輸出電阻之輸出電阻在固定Vgs(例如，Vgs=1.8V)的情況下為0-VDDQ/2範圍內之目標電阻(例如，R=50歐姆)的情況，此僅適用於固定Vgs(例如，1.8V)；●當Vgs增加(例如，Vgs>1.8V)時，曲線向上移位，從而改變具有小於目標電阻之電阻(例如，R<50歐姆)的最終電晶體之汲極電阻的情況；及●當Vgs降低(例如，Vgs<1.8V)時，曲線向下移位，從而改變具有大於目標電阻之電阻(例如，R>50歐姆)的最終電晶體之汲極電阻的情況。
此等曲線展示最終電晶體之Vgs需要保持恆定，因為MOS裝置僅在某一Vgs下具有某一汲極特性。因此，對於輸出緩衝器100，大量電容可專用於濾波供應電壓，以試圖儘可能恆定地保持PMOS電晶體101及NMOS電晶體102中之每一者的Vgs，使得此等最終電晶體中之每一者具有近似於線性輸出電阻之輸出電阻，該輸出電阻為0-VDDQ/2範圍內之目標電阻(例如，R=50歐姆)。
雖然在藉由本文件中呈現之結果一起論述的模擬中將1.8V之VDDQ用作實例進行說明及示範，但本發明標的物可應用於任何供應電壓範圍。在各種實施例中，VDDQ可為適用於為記憶體裝置供電之任何電壓(例如，在0.5V至5V之範圍內的任何電壓)。
圖4為說明耦接至電力供應器411之輸出級電路410之實例的電路圖。電路410包括一或多個輸出緩衝器400。電路410可用於運行模 擬以分析旨在改良資料輸出處之信號完整性的各種設計。出於產生圖5至圖9中所說明之結果的模擬的目的，一或多個輸出緩衝器400各自為輸出緩衝器100之電路。對於該等模擬，「理想情況」指一或多個輸出緩衝器400包括單一輸出緩衝器100之情況。為模擬一實際情況，一或多個輸出緩衝器400包括各自為一個輸出緩衝器100之多個輸出緩衝器。對於正被分析之每一輸出緩衝器400，其他輸出緩衝器被稱作侵略者，此係因為其產生影響正被分析之輸出緩衝器之效能的電磁干擾。
在說明之實例中，電路410包括提供VDDQ及VSSQ(在該等模擬中為1.8V及0V)之電力供應器411。VDDQ球412表示包括所說明電路之裝置的VDDQ連接點(其中「球」指代球狀柵格陣列裝置封裝中之焊球)。VDDQ_BALL係指VDDQ球412處之電壓。VSSQ球413表示裝置的VSSQ連接點。VSSQ_BALL係指VSSQ球413處之電壓。電感器414、415、416及417表示金屬跡線電感。當該模擬包括多個輸出緩衝器400時，電感器414(用於該模擬之2nH)表示VDDQ球412與VDDQ_BALL供應線至輸出緩衝器400進行分支之分支點之間的電感。電感器416(用於該模擬之4nH)表示分支點與耦接至輸出緩衝器400之VDDQ襯墊418之間的電感。電感器415(用於該模擬之2nH)表示球413與VSSQ_BALL供應線至輸出緩衝器400進行分支之分支點之間的電感。電感器417(用於該模擬之4nH)表示分支點與耦接至輸出緩衝器400之VSSQ襯墊419之間的電感。當該模擬包括單一輸出緩衝器400時，電感器414(用於該等模擬之2nH)及電感器416(用於該等模擬之4nH)表示VDDQ球412與耦接至單一輸出緩衝器400之一個VDDQ襯墊418之間的電感。電感器415(用於該等模擬之2nH)及電感器417(用於該等模擬之4nH)表示VSSQ球413與耦接至 單一輸出緩衝器400之一個VSSQ襯墊419之間的電感。V(IN)表示將由信號接收器接收的DQ_PAD處之信號，即輸出緩衝器400之輸出。電容器421(用於該等模擬的3pF)表示在資料輸出襯墊(DQ_PAD)處之輸出電容。對於輸出緩衝器400中之PMOS及NMOS電晶體中之每一者，資料速度經控制在3.0V/ns(350ps開啟時間)。
圖5為展示V(IN)之眼圖的實例之曲線圖，該曲線圖係使用電路410及電力供應器411在單一輸出緩衝器400之情況(亦即，理想情況)下進行模擬得到。「眼圖」(亦稱為「眼圖案」)為示波器型顯示，其中豎直輸入為重複採樣之數位信號，且水平掃掠由數位信號之資料速率觸發。眼圖中之「眼開口」表示信號之信雜比(SNR)，其中較大的眼開口對應於較高SNR。量測眼開口之一種方式為繪製梯形，如圖5中所示。該梯形具有在電壓供應(VDDQ-VSSQ)之20%與80%之間的第一基底及在電壓供應之30%與70%之間的第二基底。可藉由使用位元週期(亦即，資料速率之倒數)除以該梯形之高度來計算水平眼開口百分比。此水平眼開口百分比表示期間信號(資料位元)足夠良好之時間的百分比。在理想情況下，該模擬展示水平眼開口百分比為86%。
圖6為展示多個輸出緩衝器之最終電晶體之閘極電壓的實例之曲線圖，該曲線圖係使用電路410及電力供應器411進行模擬得到，且圖7為展示V(IN)之對應眼圖的實例之曲線圖。無電容器耦接於VDDQ與VSSQ線之間。為模擬一實際情況，包括16個輸出緩衝器400(亦即，每一輸出緩衝器400有15個侵略者)。圖6及圖7中之曲線圖說明了近似於裝置真實環境的實際情況中之問題。該模擬展示水平眼開口百分比為50%。
圖8為展示多個輸出緩衝器之最終電晶體之閘極電壓的實 例之曲線圖，該曲線圖係使用電路410及為理想電壓源之電力供應器411進行模擬得到，且圖9為展示V(IN)之對應眼圖的實例之曲線圖。圖6及圖7之模擬與圖8及圖9之模擬之間的差異為：後者使用供應恆定電壓之理想電壓源，而不管實際情況中發生之負載阻抗變化如何，尤其係在高資料速率下。此理想電壓源之運作如同在VDDQ_BALL與VSSQ_BALL之間耦接了具有無限電容之電容器一般。該模擬展示水平眼開口百分比為80%。
已觀察到，具有理想電壓源的情況極類似於具有大電容之電容器耦接於電壓供應線之間的實際情況。在實際情況中，藉由使用足夠小以放入諸如記憶體裝置之電子裝置的電容器來提供大電容，有可能達成如圖9中所展示之結果。該等模擬已展示，在VDDQ襯墊418與VSSQ襯墊419之間耦接的用於每一輸出緩衝器400之100pF電容器提供了極類似於圖8及圖9中所展示之結果的結果。
本發明標的物可在電容器具有小於該大電容之總電容之情況下提供相同效能或在電容器具有等於該大電容之總電容的情況下提供較佳效能。舉例而言，使用較小總電容(且因此較小空間)提供相同水平眼開口百分比或使用相同總電容提供較高水平眼開口百分比。
圖10為說明輸出緩衝器1000及預緩衝器濾波電路1030之實例的方塊圖。在各種實施例中，輸出緩衝器1000及預緩衝器濾波電路1030可為諸如記憶體裝置的電子裝置之部分。電子裝置可包括多個輸出緩衝器1000。在一個實施例中，使用一個預緩衝器濾波電路1030為多個輸出緩衝器1000中之每一輸出緩衝器供應電力。在另一實施例中，使用一個預緩衝器濾波電路1030為多個輸出緩衝器1000中之兩個或大於兩個輸出緩衝器供應電力。在又一實施例中，使用一個預緩衝器濾波電路 1030為所有多個輸出緩衝器1000供應電力。
圖10中所說明之電子裝置之部分包括VDDQ節點、VSSQ節點、預緩衝器供應濾波電路1030及輸出緩衝器1000。VDDQ及VSSQ分別指用於電子裝置之輸出級的VDD(汲極供應電壓)及VSS(源極供應電壓)，其可與用於電子裝置之其他級的VDD及VSS相同或不同。
預緩衝器供應濾波電路1030可包括經濾波VDDQ節點、經濾波VSSQ節點、耦接於VDDQ節點與VSSQ節點之間的供應電容器1033(C3)、耦接於VSSQ節點與經濾波VSSQ節點之間的預緩衝器供應濾波器1031，及耦接於VDDQ節點與經濾波VDDQ節點之間的預緩衝器供應濾波器1032。預緩衝器供應濾波器1031及1032各自為低通濾波器。
輸出緩衝器1000可包括資料輸入(IN)節點、資料輸出(DQ)節點、最終PMOS電晶體101、最終NMOS電晶體102、預緩衝器1003及預緩衝器1004。PMOS電晶體101具有耦接至VDDQ節點的PMOS源極、耦接至DQ節點的PMOS汲極，及PMOS閘極。NMOS電晶體102具有耦接至VSSQ節點的NMOS源極、耦接至DQ節點的NMOS汲極，及NMOS閘極。預緩衝器1003耦接於VDDQ節點與經濾波VSSQ節點之間以接收電力，且耦接於IN節點與PMOS閘極之間以使用輸入資料信號驅動PMOS電晶體101。預緩衝器1004耦接於經濾波VDDQ節點與VSSQ節點之間以接收電力，且耦接於IN節點與NMOS閘極之間以使用輸入資料信號驅動NMOS電晶體102。
圖11為說明輸出緩衝器1100及預緩衝器濾波電路1130之實例的電路圖。在各種實施例中，輸出緩衝器1100及預緩衝器濾波電路1130可為諸如記憶體裝置的電子裝置之部分。輸出緩衝器1100可呈現輸 出緩衝器1000之實施實例。預緩衝器濾波電路1130可表示預緩衝器濾波電路1030之實施實例。
圖11中所說明之電子裝置之部分包括VDDQ節點、VSSQ節點、預緩衝器供應濾波電路1130及輸出緩衝器1100。VDDQ及VSSQ分別指用於電子裝置之輸出級的VDD(汲極供應電壓)及VSS(源極供應電壓)，其可與用於電子裝置之其他級的VDD及VSS相同或不同。
預緩衝器供應濾波電路1131包括經濾波VDDQ(VDDQ_FILT)節點、經濾波VSSQ(VSSQ_FILT)節點、耦接於VDDQ節點與VSSQ節點之間的供應電容器1033(C3)、產生VSSQ_FILT的預緩衝器供應濾波器1131，及產生VDDQ_FILT的預緩衝器供應濾波器1132。預緩衝器供應濾波器1131可表示預緩衝器供應濾波器1031的實例，且包括耦接於VSSQ節點與VSSQ_FILT節點之間的濾波器電阻器1135(R1)及耦接於VDDQ節點與VSSQ_FILT節點之間的濾波器電容器1136(C1)。預緩衝器供應濾波器1132可表示預緩衝器供應濾波器1032的實例，且包括耦接於VDDQ節點與VDDQ_FILT節點之間的濾波器電阻器1137(R2)及耦接於VSSQ節點與VDDQ_FILT節點之間的濾波器電容器1138(C2)。
輸出緩衝器1100耦接於VDDQ節點與VSSQ節點之間，且包括資料輸入(IN)節點、資料輸出(DQ)節點、最終PMOS電晶體101、最終NMOS電晶體102、反及閘1103及反或閘1104。PMOS電晶體101具有耦接至VDDQ節點的PMOS源極、耦接至DQ節點的PMOS汲極，及PMOS閘極。NMOS電晶體102具有耦接至VSSQ節點的NMOS源極、耦接至DQ節點的NMOS汲極，及NMOS閘極。視情況，如圖11中所說明，輸出緩衝器1100可包括PMOS輸出電阻器1139及NMOS輸出電阻器1140。PMOS輸 出電阻器1139可耦接於PMOS汲極與DQ節點之間，且NMOS輸出電阻器1140可耦接於NMOS汲極與DQ節點之間，以用於線性化輸出緩衝器之輸出電阻。反及閘1103可表示預緩衝器1003的實例，且耦接於待使用VDDQ及VSSQ_FILT供電的VDDQ節點與VSSQ_FILT節點之間，且耦接於IN節點與PMOS閘極之間以在經啟用時使用輸入資料信號驅動PMOS電晶體101。反及閘1103具有耦接至IN節點以接收該輸入資料信號的反及閘資料輸入、接收啟用信號(EN)的反及閘啟用輸入，及耦接至PMOS閘極的反及閘輸出。反或閘1104可表示預緩衝器1004的實例，且耦接於待使用VDDQ_FILT及VSSQ供電的VDDQ_FILT節點與VSSQ節點之間，且耦接於IN節點與NMOS閘極之間以在經啟用時使用輸入資料信號驅動NMOS電晶體102。反或閘1104具有耦接至IN節點以接收該輸入資料信號的反或閘資料輸入、接收停用信號(EN_N，其與EN互補)的反或閘啟用輸入，及耦接至NMOS閘極的反或閘輸出。
電容器1136及1138分別具有電容C1及C2，該等電容係基於PMOS電晶體101及NMOS電晶體102之閘極電容值而判定。在各種實施例中，C1及C2可具有差值，因為最終PMOS及NMOS電晶體具有不同的閘極電容值。預緩衝器供應濾波器1131及1132可具有相同的截止頻率。因此，電阻器1135及1137分別具有針對R1．C1=R2．C2判定之電阻R1及R2。可藉助於模擬判定C1、R1、C2、R2及C3之值。
圖12為展示V(IN)之眼圖的實例之曲線圖，該曲線圖係使用電路410及電力供應器411在具有各自包括輸出緩衝器1100及預緩衝器濾波電路之16個輸出緩衝器400的情況下進行模擬得到。該等模擬中使用之組件值包括C1=32pF，R1=150歐姆，C2=16pF，R2=300歐姆，且 C3=52pF。該模擬展示水平眼開口百分比為86%。因此，與具有C=100pF而無預緩衝器濾波器之輸出緩衝器相比，預緩衝器濾波電路1130使用相同總電容(亦即C1+C2+C3=100pF)將水平眼開口百分比改良了6%。
因此，與耦接於VDDQ與VSSQ之間的單個電容器相比，預緩衝器濾波電路1130可使用相同總電容提供較高水平眼開口百分比或使用較小總電容提供相同水平眼開口百分比。在各種實施例中，預緩衝器濾波電路之電阻及電容值可基於最終PMOS及NMOS電晶體的汲極至源極電流及閘極電容而調整。
圖13為說明用於在電子裝置之資料輸出級中驅動一對最終PMOS及NMOS電晶體之方法1350之實例的流程圖。該對最終PMOS及NMOS電晶體耦接於攜載第一電壓供應信號與第二電壓供應信號的電力供應線之間。方法1350可在例如包括輸出緩衝器1000及預緩衝器濾波電路1030之電子裝置中執行。
在1351處，使用第一預緩衝器驅動PMOS電晶體。第一預緩衝器具有接收輸入信號的第一預緩衝器資料輸入，及耦接至PMOS電晶體之閘極的第一預緩衝器輸出。在1352處，使用第二預緩衝器驅動NMOS電晶體。第二預緩衝器具有接收輸入信號的第二預緩衝器資料輸入，及耦接至NMOS電晶體之閘極的第二預緩衝器輸出。在各種實施例中，電子裝置包括記憶體電路，且自記憶體電路接收輸入信號。記憶體電路之實例包括DRAM電路及FeRAM電路。
在1353處，藉由提供耦接於攜載第一電壓供應信號與第二電壓供應信號之電力供應線之間的供應電容器來穩定第一及第二電壓供應信號。
在1354處，使用第一供應濾波器對第一電壓供應信號進行低通濾波。在1355處，使用第二供應濾波器對第二電壓供應信號進行低通濾波。在各種實施例中，第一供應濾波器具有包括第一濾波器電阻器(R1)及第一濾波器電容器(C1)之濾波電路，且第二濾波電路具有包括第二濾波器電阻器(R2)及第二濾波器電容器(C2)之濾波電路。C1及C2之電容值可基於PMOS電晶體及NMOS電晶體之閘極電容值而判定。R1及R2的電阻值可分別基於C1及C2之經判定電容值以及第一及第二供應濾波器之期望截止頻率而判定。
在1356處，使用經濾波第一電壓供應信號為第一預緩衝器供電。在1357處，使用經濾波第二電壓供應信號為第二預緩衝器供電。在電子裝置包括各自包括一對第一及第二預緩衝器之多個輸出緩衝器的一個實施例中，提供多對第一及第二供應濾波器。由每一第一供應濾波器產生之經濾波第一電壓供應信號用以為多個輸出緩衝器中之單一第一預緩衝器供電，且由每一第二供應濾波器產生之經濾波第二電壓供應信號用以為多個輸出緩衝器中之單一第二預緩衝器供電。在電子裝置包括各自包括一對第一及第二預緩衝器之多個輸出緩衝器的另一實施例中，提供一或多對第一及第二供應濾波器。由每一第一供應濾波器產生之經濾波第一電壓供應信號用以為多個輸出緩衝器中之兩個或大於兩個第一預緩衝器供電，且由每一第二供應濾波器產生之經濾波第二電壓供應信號用以為多個輸出緩衝器中之兩個或大於兩個第二預緩衝器供電。在電子裝置包括各自包括一對第一及第二預緩衝器之多個輸出緩衝器的又一實施例中，提供單對第一及第二供應濾波器。由第一供應濾波器產生之經濾波第一電壓供應信號用以為多個輸出緩衝器中之所有第一預緩衝器供電，且由第二供應濾波器產 生之經濾波第二電壓供應信號用以為多個輸出緩衝器中之所有第二預緩衝器供電。
在各種實施例中，第一電壓供應信號為輸出級源極供應電壓(VSSQ)信號，且第二電壓供應信號為輸出級汲極供應電壓(VDDQ)信號。對第一電壓供應進行低通濾波包括對VSSQ信號進行低通濾波，且對第二電壓供應進行低通濾波包括對VDDQ信號進行低通濾波。第一預緩衝器係使用VDDQ信號及經濾波VSSQ信號經供電，且第二預緩衝器係使用經濾波VDDQ信號及VSSQ信號經供電。
圖14為說明包括記憶體電路1462、一或多個輸出緩衝器1000及一或多個預緩衝器濾波電路1030之電子裝置1460之實例的方塊圖。在各種實施例中，電子裝置1460為記憶體裝置，諸如DRAM裝置或FeRAM裝置。輸出緩衝器1000可用以例如保存輸出資料直至其被資料接收器讀取為止，藉此允許多個資料輸出連接至共同資料匯流排。自記憶體裝置接收之資料的準確度取決於自輸出緩衝器1000輸出之信號的完整性。
本發明標的物提供輸出緩衝器1000之信號完整性改良及/或電子裝置1460之電路大小減小。信號完整性改良使得電子裝置1460可處理增加之資料速率。
舉例而言，當與使用耦接於VDDQ與VSSQ節點之間的供應電容器之技術相比時，使用預緩衝器濾波電路1030可在不需要更多總電容之情況下改良信號完整性，或可在較少總電容之情況下提供相同信號完整性。穩定供應電壓信號所需之電容器可對電子裝置1460的總實體大小有顯著影響。因此，本發明標的物可使得電子裝置1460有較高速度之 操作而不增加其實體大小。
本發明標的物之一些非限制性實例(實例1至20)提供如下：在實例1中，一種電子裝置可包括用以提供一VDDQ的一輸出級汲極供應電壓(VDDQ)節點、用以提供一VSSQ的一輸出級源極供應電壓(VSSQ)節點及一預緩衝器供應濾波電路，以及一或多個輸出緩衝器。該預緩衝器供應濾波電路可包括耦接於該VDDQ節點與該VSSQ節點之間的一供應電容器、經組態以濾波該VSSQ的一低通第一供應濾波器及經組態以濾波該VDDQ的一低通第二供應濾波器。該一或多個輸出緩衝器可各自耦接至該預緩衝器濾波電路，且可各自包括一資料輸出、一最終p通道金屬氧化物半導體(PMOS)電晶體、一最終n通道金屬氧化物半導體(NMOS)電晶體、一第一預緩衝器及一第二預緩衝器。該最終PMOS電晶體可包括用以接收該VDDQ的一PMOS源極、耦接至該資料輸出的一PMOS汲極及一PMOS閘極。該最終NMOS電晶體可包括用以接收該VSSQ的一NMOS源極、耦接至該資料輸出的一NMOS汲極及一NMOS閘極。該第一預緩衝器可經組態以使用該VDDQ及經濾波VSSQ經供電，且耦接至該PMOS閘極以驅動該PMOS電晶體。該第二預緩衝器可經組態以使用經濾波VDDQ及該VSSQ經供電，且耦接至該NMOS閘極以驅動該NMOS電晶體。
在實例2中，實例1之標的物可視情況經組態以包括一記憶體裝置，該記憶體裝置包括該VDDQ節點、該VSSQ節點、該預緩衝器供應濾波電路及該一或多個輸出緩衝器。
在實例3中，實例1及2中之任一者或任何組合之標的物可視情況經組態以使得該一或多個輸出緩衝器包括耦接至該預緩衝器供應濾 波電路之一單一輸出緩衝器，且該記憶體裝置包括多組耦接至該預緩衝器供應濾波電路之該單一輸出緩衝器。
實例4中，實例1及2中之任一者或任何組合之標的物可視情況經組態以使得該一或多個輸出緩衝器包括耦接至該預緩衝器供應濾波電路之多個輸出緩衝器，且該記憶體裝置包括多組耦接至該預緩衝器供應濾波電路之該等多個輸出緩衝器。
在實例5中，實例2之標的物可視情況經組態以使得該記憶體裝置包括一動態隨機存取記憶體(DRAM)裝置。
在實例6中，實例2之標的物可視情況經組態以使得該記憶體裝置包括一鐵電隨機存取記憶體(FeRAM)裝置。
在實例7中，一電子電路可包括一輸出級汲極供應電壓(VDDQ)節點、一輸出級源極供應電壓(VSSQ)節點、一預緩衝器供應濾波電路，及一或多個輸出緩衝器。該預緩衝器供應濾波電路可包括耦接於該VDDQ節點與該VSSQ節點之間的一供應電容器、一經濾波VDDQ節點、一經濾波VSSQ節點、耦接於該VSSQ節點與該經濾波VSSQ節點之間的一低通第一供應濾波器及耦接於該VDDQ節點與該經濾波VDDQ節點之間的一低通第二供應濾波器。該一或多個輸出緩衝器可各自包括一資料輸入(IN)節點、一資料輸出(DQ)節點、一最終p通道金屬氧化物半導體(PMOS)電晶體、一最終n通道金屬氧化物半導體(NMOS)電晶體、一第一預緩衝器及一第二預緩衝器。該最終PMOS電晶體可包括耦接至該VDDQ節點的一PMOS源極、耦接至該DQ節點的一PMOS汲極及一PMOS閘極。該最終NMOS電晶體可包括耦接至該VSSQ節點的一NMOS源極、耦接至該DO節點的一NMOS汲極及一NMOS閘極。該第一預緩衝器可耦接於該 VDDQ節點與該經濾波VSSQ節點之間以經供電，且耦接於該IN節點與該PMOS閘極之間以驅動該PMOS電晶體。該第二預緩衝器可耦接於該經濾波VDDQ節點與該VSSQ節點之間以經供電，且耦接於該IN節點與該NMOS閘極之間以驅動該NMOS電晶體。
在實例8中，實例7之標的物可視情況經組態以使得該一或多個輸出緩衝器包括一單一輸出緩衝器。
在實例9中，實例7之標的物可視情況經組態以使得該一或多個輸出緩衝器包括多個輸出緩衝器。
在實例10中，實例7至9中之任一者或任何組合之標的物可視情況經組態以使得該第一供應濾波器包括耦接於該VSSQ節點與該經濾波VSSQ節點之間的一第一濾波器電阻器(R1)及耦接於該VDDQ節點與該經濾波VSSQ節點之間的一第一濾波器電容器(C1)，且該第二供應濾波器包括耦接於該VDDQ節點與該經濾波VDDQ節點之間的一第二濾波器電阻器(R2)及耦接於該VSSQ節點與該經濾波VDDQ節點之間的一第二濾波器電容器(C2)。
在實例11中，實例7至10中之任一者或任何組合之標的物可視情況經組態以使得該一或多個輸出緩衝器各自進一步包括耦接於該PMOS汲極與該DQ節點之間的一PMOS輸出電阻器，及耦接於該NMOS汲極與該DQ節點之間的一NMOS輸出電阻器。
在實例12中，實例7至11中之任一者或任何組合之標的物可視情況經組態以進一步包括一啟用信號(EN)及一停用信號(EN_N)節點，且使得該第一預緩衝器包括一反及閘，該反及閘包括耦接至該IN節點的一第一預緩衝器資料輸入、耦接至該EN節點的一第一預緩衝器啟用輸 入及耦接至該PMOS閘極的一第一預緩衝器輸出，且該第二預緩衝器包含一反或閘，該反或閘包括耦接至該IN節點的一第二預緩衝器資料輸入、耦接至該EN_N節點的一第二預緩衝器啟用輸入及耦接至該NMOS閘極的一第二預緩衝器輸出。
在實例13中，實例7至12中之任一者或任何組合之標的物可視情況經組態以包括耦接至該IN節點之一記憶體電路。該記憶體電路經組態以儲存資料。
在實例14中，提供一種用於驅動一電子裝置之一資料輸出級中的一對最終p通道金屬氧化物半導體(PMOS)電晶體及最終n通道金屬氧化物半導體(NMOS)電晶體之方法。該方法可包括：使用一第一預緩衝器以驅動該PMOS電晶體，該第一預緩衝器具有用以接收一輸入信號的一第一預緩衝器資料輸入及耦接至該PMOS電晶體之閘極的一第一預緩衝器輸出；使用一第二預緩衝器以驅動該NMOS電晶體，該第二預緩衝器具有用以接收該輸入信號的一第二預緩衝器資料輸入及耦接至該NMOS電晶體之閘極的一第二預緩衝器輸出；使用一第一供應濾波器對一第一電壓供應信號進行低通濾波；使用該經濾波第一電壓供應信號為該第一預緩衝器供電；使用一第二供應濾波器對一第二電壓供應信號進行低通濾波；使用該經濾波第二電壓供應信號為該第二預緩衝器供電；及提供耦接於攜載該第一電壓供應信號與該第二電壓供應信號之電力供應線之間的一供應電容器。
在實例15中，實例14之標的物可視情況進一步包括：使用一輸出級汲極供應電壓(VDDQ)信號及一經濾波輸出級源極供應電壓(VSSQ)信號為該第一預緩衝器供電；及使用一經濾波VDDQ信號及該 VSSQ信號為該第二預緩衝器供電，如實例14中發現的對該第一電壓供應進行低通濾波之標的物可視情況包括對該VSSQ信號進行低通濾波，且如實例14中發現的對該第二電壓供應進行低通濾波之標的物可視情況包括對該VDDQ信號進行低通濾波。
在實例16中，如實例14及15中之任一者或任何組合中所發現的使用該第一供應濾波器之標的物可視情況包括使用包括一第一濾波器電阻器(R1)及一第一濾波器電容器(C1)之一濾波電路，如實例14及15中之任一者或任何組合中所發現的使用該第二供應濾波器之標的物可視情況包括使用包括一第二濾波器電阻器(R2)及一第二濾波器電容器(C2)之一濾波電路。
在實例17中，實例16之標的物可視情況進一步包括基於該PMOS電晶體及該NMOS電晶體之閘極電容值判定該第一濾波器電容器及該第二濾波器電容器之電容值。
在實例18中，實例14至17中之任一者或任何組合之標的物可視情況進一步包括自一記憶體電路接收該輸入信號。
在實例19中，如實例18中發現的自一記憶體電路接收該輸入信號之標的物可視情況包括自一動態隨機存取記憶體(DRAM)電路或一鐵電隨機存取記憶體(FeRAM)電路接收該輸入信號。
在實例20中，實例14至19中之任一者或任何組合之標的物可視情況進一步包括為多對該第一預緩衝器及該第二預緩衝器供電，其包括：使用該經濾波第一電壓供應信號為該多對該第一預緩衝器及該第二預緩衝器之多個第一預緩衝器供電；及使用該經濾波第二電壓供應信號為該多對該第一預緩衝器及該第二預緩衝器之多個第二預緩衝器供電。
上文之實施方式包括對附圖之參考，附圖形成實施方式之部分。圖式藉由說明而展示可供實踐本發明之特定實施例。此等實施例在本文中亦被稱作「實例」。此等實例可包括除了所展示或描述之彼等元件之外的元件。然而，本發明者亦涵蓋僅提供所展示或描述之彼等元件的實例。此外，本發明人亦涵蓋使用所展示或描述之彼等元件之任何組合或排列的實例(或其一或多個態樣)，其係關於特定實例(或其一或多個態樣)，抑或關於本文中所展示或描述之其他實例(或其一或多個態樣)。
應理解，當元件被稱作「在」另一元件「上」、「連接至」另一元件或與另一元件「耦接」時，其可直接在該另一元件上、連接至該另一元件或與該另一元件耦接，或可存在介入元件。相比之下，當元件被稱為「直接在」另一元件「上」、「直接連接至」另一元件或「與」另一元件「直接耦接」時，則不存在介入元件或層。除非另外指示，否則若兩個元件在圖式中展示為具有連接其之線，則兩個元件可經耦接或直接耦接。
上文描述意欲為說明性而非限制性的。舉例而言，上文所描述之實例(或其一或多個態樣)可彼此組合使用。諸如一般熟習此項技術者在審閱上文描述後可使用其他實施例。提供摘要以遵守37 C.F.R.§ 1.72(b)，從而使得讀者可快速地確定技術揭示內容之性質。應遵守以下理解：摘要將不會用於解釋或限制申請專利範圍之範疇或含義。又，在上文實施方式中，可將各種特徵分組在一起以簡化本發明。不應將此解釋為預期未主張之揭示特徵對任何申請專利範圍而言均為必需的。相反地，本發明之標的物可在於比特定所揭示實施例的所有特徵少的特徵。因此，據此將以下申請專利範圍併入實施方式中，其中每一請求項作為單獨實施例而獨立存在，且經考慮此等實施例可以各種組合或排列彼此組合。參考所 附申請專利範圍連同此等申請專利範圍所具有的等效物之全部範疇來判定本發明之範疇。
101:PMOS電晶體
102:NMOS電晶體
1000:輸出緩衝器
1003:預緩衝器
1004:預緩衝器
1030:預緩衝器濾波電路
1031:預緩衝器供應濾波器
1032:預緩衝器供應濾波器
1033:供應電容器(C3)
GATEN:NMOS電晶體之閘極
GATEP:PMOS電晶體之閘極
DQ:資料輸出
IN:資料輸入
VDDQ:輸出級汲極供應電壓
VSSQ:輸出級源極供應電壓

Claims (40)

  1. 一種電子裝置，其包含：一資料輸出；一對最終互補金屬氧化物半導體(CMOS)電晶體，其耦接至該資料輸出；一對預緩衝器，其各自耦接至該對最終CMOS電晶體中之一各別電晶體且經組態以驅動該電晶體並接收一經濾波供應電壓信號；一對低通濾波器，其各自具有用以接收一輸出級供應電壓信號之一輸入及耦接至該對預緩衝器中之一各別預緩衝器之一輸出，且經組態以藉由濾波接收到之輸出級供應電壓信號來產生經濾波供應電壓信號，該經濾波供應電壓信號將由該預緩衝器接收；及一供應電容器，其耦接於該對低通濾波器之該等輸入之間。
  2. 如請求項1之電子裝置，其進一步包含耦接至該對預緩衝器之一記憶體電路。
  3. 如請求項2之電子裝置，其中該記憶體電路包含一動態隨機存取記憶體(DRAM)電路。
  4. 如請求項2之電子裝置，其中該記憶體電路包含一鐵電隨機存取記憶體(FeRAM)電路。
  5. 如請求項2之電子裝置，其中該電子裝置經組態以使用介於0.5V至5V之一範圍內的一供應電壓來供電。
  6. 如請求項5之電子裝置，其中該供應電壓為1.8V。
  7. 如請求項2之電子裝置，其進一步包含：一或多個附加資料輸出；一或多對附加最終CMOS電晶體，其各自耦接至該一或多個附加資料輸出中之一資料輸出；及一或多對附加預緩衝器，其各自耦接至該一或多對附加最終CMOS電晶體中之一對最終CMOS電晶體中之一各別電晶體，且經組態以驅動該電晶體並接收該經濾波供應電壓信號。
  8. 如請求項1之電子裝置，其中該等低通濾波器各自包含一電阻器及一電容器。
  9. 如請求項1之電子裝置，其進一步包含一對電阻器，該對電阻器各自耦接於該對最終CMOS電晶體中之一電晶體之一汲極與該資料輸出之間。
  10. 一種用於在一電子裝置之一資料輸出級中驅動一對最終互補金屬氧化物半導體(CMOS)電晶體之方法，其包含：使用一對預緩衝器中之每一預緩衝器來驅動一電子裝置之一資料輸出級中的一對最終互補金屬氧化物半導體(CMOS)電晶體； 使用各自耦接至該對預緩衝器中之一各別預緩衝器之一對低通濾波器來濾波輸出級供應電壓信號以產生為該對預緩衝器供電之電壓供應信號；及提供耦接於攜載該等輸出級電壓供應信號之電力供應線之間的一供應電容器。
  11. 如請求項10之方法，其進一步包含使用該對預緩衝器及該對最終CMOS電晶體作為一記憶體裝置之一輸出緩衝器。
  12. 如請求項11之方法，其包含使用該對預緩衝器及該對最終CMOS電晶體作為一動態隨機存取記憶體(DRAM)裝置之一輸出緩衝器。
  13. 如請求項11之方法，其包含使用該對預緩衝器及該對最終CMOS電晶體作為一鐵電隨機存取記憶體(FeRAM)裝置之一輸出緩衝器。
  14. 如請求項10之方法，其中濾波該等輸出級供應電壓信號以產生為該對預緩衝器供電之該等電壓供應信號包含：濾波一輸出級汲極供應電壓(VDDQ)信號以產生一經濾波VDDQ信號；濾波一輸出級源極供應電壓(VSSQ)信號以產生一經濾波VSSQ信號；使用該VDDQ信號及該經濾波VSSQ信號為該對預緩衝器中之一第一預緩衝器供電；及 使用該經濾波VDDQ信號及該VSSQ信號為該對預緩衝器中之第二預緩衝器供電。
  15. 如請求項14之方法，其中使用該對低通濾波器包含使用各自包括一電阻器及一電容器之低通濾波器。
  16. 一種用於在一電子裝置之一資料輸出級中驅動一對最終互補金屬氧化物半導體(CMOS)電晶體之方法，其包含：使用輸出緩衝器來保存來自一記憶體電路之輸出資料，該等輸出緩衝器各自包括一對最終互補金屬氧化物半導體(CMOS)電晶體及各自經組態以驅動該對最終CMOS電晶體中之一各別電晶體之一對預緩衝器；使用一或多對低通濾波器來通過濾波輸出級供應電壓信號產生為該等輸出緩衝器之該等對預緩衝器供電之電壓供應信號，該一或多對低通濾波器各自為該等輸出緩衝器中之一或多個輸出緩衝器之一或多對預緩衝器供電；及提供耦接於攜載該等輸出級電壓供應信號之電力供應線之間的一供應電容器。
  17. 如請求項16之方法，其包含使用該一或多對低通濾波器中之一對低通濾波器為該等輸出緩衝器中之每一輸出緩衝器的該對預緩衝器供電。
  18. 如請求項16之方法，其包含使用該一或多對低通濾波器中之一對低通濾波器為該等輸出緩衝器中之兩個或大於兩個輸出緩衝器之該等對預緩 衝器供電。
  19. 如請求項16之方法，其中使用一或多對低通濾波器包含使用各自包括一電阻器及一電容器之低通濾波器。
  20. 如請求項19之方法，其進一步包含基於藉由耦接至該對低通濾波器中之每一低通濾波器之該預緩衝器驅動的該對最終CMOS電晶體中之該各別電晶體之一閘極電容，判定該每一低通濾波器之該電容器的一電容。
  21. 一種電子裝置，其包含：一輸出級汲極供應電壓(VDDQ)節點以提供一VDDQ；一輸出級源極供應電壓(VSSQ)節點以提供一VSSQ；一預緩衝器供應濾波電路，其包括：一供應電容器，其耦接於該VDDQ節點與該VSSQ節點之間；一第一低通供應濾波器，其經組態以濾波該VSSQ；及一第二低通供應濾波器，其經組態以濾波該VDDQ；及一或多個輸出緩衝器，其各自耦接至該預緩衝器供應濾波電路且各自包括：一資料輸出；一最終p通道金屬氧化物半導體(PMOS)電晶體，其包括用以接收該VDDQ之一PMOS源極、耦接至該資料輸出之一PMOS汲極、及一PMOS閘極；一最終n通道金屬氧化物半導體(NMOS)電晶體，其包括用以接收 該VSSQ之一NMOS源極、耦接至該資料輸出之一NMOS汲極、及一NMOS閘極；一第一預緩衝器，其經組態以使用該VDDQ及該經濾波之VSSQ而被供電且耦接至該PMOS閘極以驅動該PMOS電晶體；及一第二預緩衝器，其經組態以使用該經濾波之VDDQ及該VSSQ而被供電且耦接至該NMOS閘極以驅動該NMOS電晶體。
  22. 如請求項21之電子裝置，其包含一記憶體裝置，該記憶體裝置包括該VDDQ節點、該VSSQ節點、該預緩衝器供應濾波電路、及該一或多個輸出緩衝器。
  23. 如請求項22之電子裝置，其中該一或多個輸出緩衝器包含耦接至該預緩衝器供應濾波電路之一單一輸出緩衝器，及該記憶體裝置包含耦接至該預緩衝器供應濾波電路之多組該單一輸出緩衝器。
  24. 如請求項22之電子裝置，其中該一或多個輸出緩衝器包含耦接至該預緩衝器供應濾波電路之多個輸出緩衝器，及該記憶體裝置包含耦接至該預緩衝器供應濾波電路之多組該多個輸出緩衝器。
  25. 如請求項22之電子裝置，其中該記憶體裝置包含一動態隨機存取記憶體(DRAM)裝置。
  26. 如請求項22之電子裝置，其中該記憶體裝置包含一鐵電隨機存取記 隱體(FeRAM)裝置。
  27. 一種電子電路，其包含：一輸出級汲極供應電壓(VDDQ)節點；一輸出級源極供應電壓(VSSQ)節點；一預緩衝器供應濾波電路，其包括：一供應電容器，其耦接於該VDDQ節點與該VSSQ節點之間；一經濾波VDDQ節點；一經濾波VSSQ節點；一第一低通供應濾波器，其耦接於該VSSQ節點與該經濾波VSSQ節點之間；一第二低通供應濾波器，其耦接於該VDDQ節點與該經濾波VDDQ節點之間；及一或多個輸出緩衝器，其各自耦接至該預緩衝器供應濾波電路且各自包括：一資料輸入(IN)節點；一資料輸出(DQ)節點；一最終p通道金屬氧化物半導體(PMOS)電晶體，其包括耦接至該VDDQ節點之一PMOS源極、耦接至該DQ節點之一PMOS汲極、及一PMOS閘極；一最終n通道金屬氧化物半導體(NMOS)電晶體，其包括耦接至該VSSQ節點之一NMOS源極、耦接至該DQ節點之一NMOS汲極、及一NMOS閘極； 一第一預緩衝器，其耦接於該VDDQ節點與該經濾波VSSQ節點之間而被供電且耦接於該IN節點與該PMOS閘極之間以驅動該PMOS電晶體；及一第二預緩衝器，其耦接於該經濾波VDDQ節點及該VSSQ節點之間而被供電且耦接於該IN節點與該NMOS閘極之間以驅動該NMOS電晶體。
  28. 如請求項27之電子電路，其中該一或多個輸出緩衝器包含一單一輸出緩衝器。
  29. 如請求項27之電子電路，其中該一或多個輸出緩衝器包含多個輸出緩衝器。
  30. 如請求項27之電子電路，其中該第一供應濾波器包含：一第一濾波器電阻器(R1)，其耦接於該VSSQ節點與該經濾波VSSQ節點之間；一第一濾波器電容器(C1)，其耦接於該VDDQ節點與該經濾波VSSQ節點之間，及該第二供應濾波器包含：一第二濾波器電阻器(R2)，其耦接於該VDDQ節點與該經濾波VDDQ節點之間；一第二濾波器電容器(C2)，其耦接於該VSSQ節點與該經濾波VDDQ節點之間。
  31. 如請求項27之電子電路，其中該一或多個輸出緩衝器各者進一步包含：一PMOS輸出電阻器，其耦接於該PMOS汲極與該DQ節點之間；及一NMOS輸出電阻器，其耦接於該NMOS汲極與該DQ節點之間。
  32. 如請求項27之電子電路，其進一步包含一啟用信號(EN)及一停用信號(EN_N)節點，其中該第一預緩衝器包含一反及(NAND)閘，其包括：耦接至該IN節點之一第一預緩衝器資料輸入；耦接至該EN節點之一第一預緩衝器啟用輸入；及耦接至該PMOS閘極之一第一預緩衝器輸出，且該第二預緩衝器包含一反或(NOR)閘，其包括：耦接至該IN節點之一第二預緩衝器資料輸入；耦接至該EN_N節點之一第二預緩衝器啟用輸入；及耦接至該NMOS閘極之一第二預緩衝器輸出。
  33. 如請求項27之電子電路，其進一步包含耦接至該IN節點之一記憶體電路，該記憶體電路經組態以儲存資料。
  34. 一種用於在一電子裝置之一資料輸出級中驅動一對最終p通道金屬氧化物半導體(PMOS)電晶體及最終n通道金屬氧化物半導體(NMOS)電晶體之方法，該方法包含：使用一第一預緩衝器以驅動該PMOS電晶體，該第一預緩衝器具有用 以接收一輸入信號之一第一預緩衝資料輸入及耦接至該PMOS電晶體之一閘極之一第一預緩衝輸出；使用一第二預緩衝器以驅動該NMOS電晶體，該第二預緩衝器具有用以接收該輸入信號之一第二預緩衝資料輸入及耦接至該NMOS電晶體之一閘極之一第二預緩衝輸出；使用一第一供應濾波器低通濾波一第一電壓供應信號；使用該經濾波之第一電壓供應信號以供電該第一預緩衝器；使用一第二供應濾波器低通濾波一第二電壓供應信號；使用該經濾波之第二電壓供應信號以供電該第二預緩衝器；及提供耦接於攜載該第一電壓供應信號及該第二電壓供應信號之電力供應線之間之一供應電容器。
  35. 如請求項34之方法，其進一步包含：使用一輸出級汲極供應電壓(VDDQ)信號及一經濾波輸出級源極供應電壓(VSSQ)信號而供電該第一預緩衝器，其中低通濾波該第一電壓供應包括低通濾波該VSSQ信號；及使用一經濾波VDDQ信號及該VSSQ信號而供電該第二預緩衝器，其中低通濾波該第二電壓供應包括低通濾波該VDDQ信號。
  36. 如請求項35之方法，其中使用該第一供應濾波器包含使用包括一第一濾波器電阻器(R1)及一第一濾波器電容器(C1)之一濾波電路，及使用該第二供應濾波器包含使用包括一第二濾波器電阻器(R2)及一第二濾波器電容器(C2)之一濾波電路。
  37. 如請求項36之方法，其進一步包含基於該PMOS電晶體及該NMOS電晶體之閘極電容值而判定對於該第一濾波器電阻器及該第二濾波器電容器之電容值。
  38. 如請求項34之方法，其進一步包含接收來自一記憶體電路之該輸入信號。
  39. 如請求項38之方法，其中接收來自該記憶體電路之該輸入信號包含接收來自一動態隨機存取記憶體(DRAM)電路或一鐵電隨機存取記憶體(FeRAM)電路之該輸入信號。
  40. 如請求項38之方法，其進一步包含供電多對該第一預緩衝器及該第二預緩衝器，其包括：使用該經濾波第一電壓供應信號以供電該多對該第一預緩衝器及該第二預緩衝器之多個第一預緩衝器；及使用該經濾波第二電壓供應信號以供電該多對該第一預緩衝器及該第二預緩衝器之多個第二預緩衝器。
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