CN101178927B - 应用于存储器的多稳态感测放大器 - Google Patents

Abstract

本发明提供一种应用于存储器的多稳态感测放大器，耦接至至少一存储单元以及多个参考单元，其中该存储单元的阻值为可变。该多稳态感测放大器包括：源极跟随器，耦接于该存储单元的输出端与第一输出节点之间，用以限定该存储单元的输出端的电压，进而使该存储单元产生存储单元电流；源极跟随电路，耦接于该等多个参考单元的输出端与多个第二输出节点之间，用以限定该等参考单元的输出端的电压，进而使该等参考单元产生多个参考电流；以及电流镜电路，耦接至该第一输出节点与该等第二输出节点，用以依据该存储单元电流与该等参考电流，分别于该第一输出节点与该等第二输出节点产生存储单元电位与多个参考电位。

Description

应用于存储器的多稳态感测放大器

技术领域

本发明是有关于存储器，特别是有关于由可变阻值的存储单元组成的存储器。

背景技术

磁阻性随机存取存储器(Magnetic Random Acces s Memory，MRAM)为一种非易失性(non-volatile)存储器。不同于传统的存储器元件中以电流或电荷方式储存数据，磁阻性随机存取存储器藉磁性储存单元储存数据。由于磁阻性随机存取存储器具有高密集度(high density)及高读写速度的优点，磁阻性随机存取存储器即将成为市场未来主流的技术。

图1为已知技术的磁阻性随机存取存储器的存储单元100的电路图。存储单元100包含晶体管102，以及两个磁穿隧接面(Magnetic Tunnel Junction，MTJ)元件104及106。磁穿隧接面元件104及106的一端耦接至位线(Read BitLine，RBL)，另一端耦接至节点108。该等磁穿隧接面元件一般包括多个铁磁性层(ferromagnetic layer)及穿插其间的绝缘层(insulating layer)。由于外加磁场可改变铁磁性层的极性(polarity)，进而改变磁穿隧接面元件的电阻性存储单元值，因此每一磁穿隧接面元件可各自变化为两种不同阻值。

晶体管102耦接于节点108与地电压之间，其栅极耦接至字地址选择线(Word Line，WL)。当电压施加于字地址选择线WL时，晶体管102导通，将两磁穿隧接面元件104及106并联于位线RBL与地电压之间，而RBL一般接至感测放大器(sense Amplifier)并有固定偏压，因此位线RBL上的电流会依据两磁穿隧接面元件104及106的阻值大小而改变，进而读取存储单元100所储存的数据。由于两个磁穿隧接面元件的尺寸不同，两者能变化的阻值亦不相同。假设磁穿隧接面元件104的阻值可变化为R1max与R1min，而磁穿隧接面元件106的阻值可变化为R2max与R2min，则存储单元100的总电阻可以包含R1max//R2max、R1max//R2min、R1min//R2max、R1min//R2min等四种状态。因此存储单元100为四稳态存储单元，可以储存2个位的数据。图2为四稳态存储单元100的总电阻与储存数据的对应表200，其中可见存储单元100共可储存两位的数据，其四种稳态分别对应于00、01、10、11的数据状态。

由于磁阻性随机存取存储器包含多个存储单元100，必须通过输出级电路耦接至位线，以检测存储单元100所储存的数据状态。而输出级电路的设计，严重影响数据的读取时间(access time)，进而影响磁阻性随机存取存储器的效能。因此，必须为磁阻性随机存取存储器提供输出电路，以减少自存储单元读取数据的时间。此时若能于输出级电路中加入多稳态感测放大器，便能有效地缩短读取时间，进而增进磁阻性随机存取存储器的效能。

在一个完整的存储器上它有许多的位线及字写入线，所以会有寄生电容，当存储单元瞬间被打开时，会因为存储单元与四稳态感测放大器形成单一路径，因为根据电荷守衡定律Q＝C*V＝I*t，所以当存储单元瞬间被打开时，因为偏压在MTJ上的压降使得产生电流，也因为电流无法实时的对电容充电时，使得四稳态感测放大器上面的M1～M4会进入三极区，导致输出电压V01、V02、V03瞬间被拉至快要到VDD的电位，这样将会影响我们读取的时间.

本发明欲提出一种应用方法，以解决上述问题。此新型四稳态感测放大器读取架构，差异在于我们在参考单元的输出端(V01、V02、V03)分别加上开关，此开关只会在存储单元瞬间被打开时而启动，最主要目的在于，将参考单元的输出端(V01、V02、V03)限制在某一点电压，以防止当存储单元的晶体管瞬间导通时，不会导致M1～M4将V01、V02、V03的输出电压瞬间拉高至VDD的电位，使得V01、V02、V03的输出电压限制在某一点电压，而使得我们的读取时间大大地降低到，只需要原来电路的一半时间就可以完成读取的时间。

发明内容

有鉴于此，本发明提供一种应用于存储器的多稳态感测放大器(multiplestate sense amplifier)，耦接至至少一存储单元(memory cell)以及多个参考单元(reference cell)，其中该存储单元的阻值为可变，且该等参考单元具有不同的阻值。该多稳态感测放大器包括：源极跟随器(source follower)，耦接于该存储单元的输出端与第一输出节点之间，用以限定该存储单元的输出端的电压，而使跨越过该存储单元的电位差保持固定，进而使该存储单元产生存储单元电流；源极跟随电路(source follower circuit)，耦接于该等多个参考单元的输出端与多个第二输出节点之间，用以限定该等多个参考单元的输出端的电压，而使跨越过该等参考单元的电位差与跨越过该存储单元的电位差保持相同，进而使该等参考单元产生多个参考电流；以及电流镜电路(current mirror circuit)，耦接至该第一输出节点与该等第二输出节点，用以依据该存储单元电流与该等参考电流，分别于该第一输出节点与该等第二输出节点产生存储单元电位与多个参考电位。

本发明还提供一种可变阻值存储器。该可变阻值存储器包括：至少一存储单元(memory cell)，该存储单元的阻值为可变；多个参考单元(referencecell)，该等多个参考单元具有不同的阻值；多稳态感测放大器(multiplestate sense Amplifier)，耦接至该至少一存储单元与该等多个参考单元，包括源极跟随器(source follwer)、源极跟随电路(source follower circuit)以及电流镜电路(current mirror circuit)，用以根据该存储单元的阻值与该等多个参考单元的阻值，而产生存储单元电位以及多个参考电位，其中该源极跟随器用于限定该存储单元的输出端的电压，该源极跟随电路用以限定该等参考单元的输出端的电压，且该电流镜电路用以分别在第一输出节点与多个第二输出节点产生该存储电位与该等参考电位，其中该源极跟随器耦接于该存储单元的输出端与第一输出节点之间，该源极跟随电路耦接于该等多个参考单元的输出端与多个第二输出节点之间，以及该电流镜电路耦接于电压源与该第一输出节点以及该等第二输出节点之间；多个比较器，耦接至该多稳态感测放大器，每一比较器用以将该存储单元电位与该等参考电位其中之一相比较，而分别产生多个比较结果信号；以及编码器，耦接至该等比较器，用以将该等比较结果信号解译为该存储单元的阻值所对应的N个位的数据。

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合所附图示，作详细说明如下。

附图说明

图1为已知技术的磁阻性随机存取存储器的存储单元的电路图；

图2为四稳态存储单元的总电阻与储存数据的对应表；

图3为根据本发明的磁阻性随机存取存储器的部分电路图；

图4为根据本发明的磁阻性随机存取存储器所包含的比较器与编码器；

图5为根据本发明的另一磁阻性随机存取存储器的部分电路图；

图6a为图3的感测放大器所输出的存储单元电位与参考电位对时间的变化图；

图6b为图5的感测放大器所输出的存储单元电位与参考电位对时间的变化图；以及

图7为根据本发明的又另一磁阻性随机存取存储器的部分电路图。

[主要元件标号说明]

(图1)

100～存储单元；

102～晶体管；

104、106～磁穿隧接面(MTJ)元件；

108～节点；

RBL～位线；

WL～字地址选择线。

(图3)

300～磁阻性随机存取存储器；

302～四稳态感测放大器；

304～四稳态存储单元；

306、308、310～参考单元；

312～源极跟随器；

316～源极跟随电路；

314～电流镜电路；

318～预先充电电路；

322、324、326、328、362、364、366、368、371、373、375、377～NMOS晶体管；

332、334、336、338～PMOS晶体管；

352、354、356～开关元件；

372、374、376、378、382、384、386、388、392、394～电阻性存储单元；

I_cell～存储单元电流；

I_R1、I_R2、I_R3～参考电流；

V_cell～存储单元电位；

V_R1、V_R2、V_R3～参考电位；

323～第一输出节点；

325、327、329～第二输出节点；

V_DD～电压源；

RWLEN～读取字线致能信号；

PRE～预充电信号；

V_C2～第二限制电压；

WL11、WL10、WL01、WL00、WL 0、WL1～字地址选择线。

(图4)

402、404、406～比较器；

408～编码器；

V_cell～存储单元电位；

V_R1、V_R2、V_R3～参考电位；

D0、D1～数据位；

(图5)

500～磁阻性随机存取存储器；

502～四稳态感测放大器；

504～四稳态存储单元；

506、508、510～参考单元；

512～源极跟随器；

516～源极跟随电路；

514～电流镜电路；

518～预先充电电路；

520～电压钳位电路；

522、524、526、528、562、564、566、568、571、573、575、577～NMOS晶体管；

532、534、536、538～PMOS晶体管；

542、544、546、552、554、556～开关元件；

572、574、576、578、582、584、586、588、592、594～电阻性存储单元；

I_cell～存储单元电流；

I_R1、I_R2、I_R3～参考电流；

V_cell～存储单元电位；

V_R1、V_R2、V_R3～参考电位；

523～第一输出节点；

525、527、529～第二输出节点；

V_DD～电压源；

RWLEN～读取字线致能信号；

VB～电压钳位信号；

V_C1～第一限制电压；

PRE～预充电信号；

V_C2～第二限制电压；

WL11、WL10、WL01、WL00、WL0、WL1～字地址选择线。

(图7)

700～磁阻性随机存取存储器；

702～四稳态感测放大器；

704～四稳态存储单元；

706、708、710～参考单元；

712～源极跟随器；

716～源极跟随电路；

714～电流镜电路；

720～电压钳位电路；

722、724、726、728、762、764、766、768、771、773、777、777～NMOS晶体管；

732、734、736、738～PMOS晶体管；

742、744、746～开关元件；

772、774、776、778、782、784、786、788、792、794～电阻性存储单元；

I_cell～存储单元电流；

I_R1、I_R2、I_R3～参考电流；

V_cell～存储单元电位；

V_R1、V_R2、V_R3～参考电位；

723～第一输出节点；

725、727、729～第二输出节点；

V_DD～电压源；

RWLEN～读取字线致能信号；

VB～电压钳位信号；

V_C1～第一限制电压；

V_C2～第二限制电压；

WL11、WL10、WL01、WL00、WL0、WL1～字地址选择线。

具体实施方式

图3为根据本发明的磁阻性随机存取存储器300的部分电路图。磁阻性随机存取存储器300包括四稳态感测放大器(four state senseamplifier)302，至少一四稳态存储单元(four state memory cell)304，以及参考单元(reference cell)306、308、310。存储器300可包含多个存储单元304，其中每一存储单元304的结构类似于图1的存储单元100，该等存储单元304耦接于位线与地电压之间，而该位线还耦接至感测放大器302。当其中存储单元304经由字地址选择线被选取时，该受选取的存储单元304的晶体管102被导通，而使受选取存储单元的磁穿隧接面元件106与104耦接于感测放大器302与地电压之间，因此感测放大器302可检测受选取存储单元的总电阻值，进而读取存储单元储存的数据。

为了简化之故，图3中仅显示该受选取的存储单元304.由于存储单元304的阻值为可变并有四种稳定阻值状态，图3中以电阻性存储单元串联晶体管的方式表示该四种稳定阻值状态其中之一，而电阻性存储单元372、374、376、378的值分别对应于R1max//R2max、R1max//R2min、R1min//R2max、R1min//R2min等四种阻值.晶体管371、373、375、377的栅极分别耦接至字地址选择线WL11、10、01、00，当其中之一字地址选择线被选定时，对应的晶体管被导通，而使电阻性存储单元372、374、376、378其中之一耦接于地电压与感测放大器302之间.举例来说，当WL10被选取时，晶体管373被导通，而使电阻性存储单元374耦接于地电压与感测放大器302之间.此时表示受选取的存储单元304的总电阻值为R1max//R2min的状态.必须说明的是，此种简化的电路配置仅为提供说明之用，真正的存储单元304的结构是如图1的存储单元100所示.

参考单元306、308、310各自包含不同的阻值，该等电阻值可供与存储单元304的阻值进行比较，而得到存储单元304所储存的数据。其中每一该等参考单元由多个电阻性存储单元相并联、串联于该参考单元的输出端与地电位之间，或以其它方式形成。于一实施型态中，每一参考单元包含两电阻性存储单元，该两电阻性存储单元分别对应于存储单元304的四种稳定阻值的其中之一。举例来说，参考单元306可包含阻值为R1min//R2min的电阻性存储单元382，以及阻值为R1min//R2max的电阻性存储单元384；参考单元308可包含阻值为R1min//R2max的电阻性存储单元386，以及阻值为R1max//R2min的电阻性存储单元388；而参考单元310可包含阻值为R1max//R2min的电阻性存储单元392，以及阻值为R1max//R2max的电阻性存储单元394。由于存储单元304有四种(2²种)阻值状态，因此参考单元的数目共有三个(2²-1＝3)。当字地址选择线WL11、10、01、00其中之一被选取时，耦接至参考单元的字地址选择线WL0与WL1亦同时被选取，而使各参考单元所包含的两电阻性存储单元并联于感测放大器302与地电位之间。

感测放大器302为四稳态感测放大器，其依据存储单元304的阻值与参考单元306、308、310的阻值，而产生存储单元电位V_cell及多个参考电位V_R1、V_R2、V_R3。于感测放大器302与存储单元304输出端的位线之间耦接晶体管322，其栅极接收读取字线致能信号RWLEN，该读取字线致能信号RWLEN可导通该晶体管322，以将存储单元304与感测放大器302相耦接。同样地，感测放大器302与参考单元306、308、310之间亦分别耦接晶体管324、326、328，该等晶体管亦接收该读取字线致能信号RWLEN以控制其导通状态，以分别将参考单元306、308、310与感测放大器302相耦接。

感测放大器302包括源极跟随器(source follower)312、源极跟随电路(source follower circuit)316、电流镜电路(current mirror circuit)314、以及预先充电电路(pre-charge circuit)318。感测放大器302经由源极跟随器312耦接至存储单元304的输出端。源极跟随器312可限定存储单元304输出端的电压，而使跨越过存储单元304的电位差保持固定。源极跟随器312包括NMOS晶体管362，其栅极耦接至第二限制电压V_C2，其源极经由晶体管322耦接至存储单元304的输出端，而其漏极耦接至第一输出节点323；其中第二限制电压V_C2约为0.7V。由于NMOS晶体管362的源极电压受栅极电压V_C2大小所控制，因此可将存储单元304输出端的电压限定至约0.3V。由于存储单元304耦接于该0.3V与地电位之间，因此跨越过存储单元304的电位差保持固定值(约0.3V)，因而存储单元304输出端的位线上的存储单元电流I_cell大小可依据存储单元304的电阻而决定。

感测放大器302经由源极跟随电路316分别耦接至参考单元306、308、310的输出端。源极跟随电路316可限定该等参考单元的输出端的电压，而使跨越过参考单元306、308、310的电位差与跨越过存储单元304的电位差保持相同。源极跟随电路316包括NMOS晶体管364、366、368，其栅极皆耦接至第二限制电压V_C2，其源极经由晶体管324、326、328分别耦接至参考单元304的输出端，而其漏极分别耦接至第二输出节点325、327、329。由于NMOS晶体管364、366、368的源极电压受栅极电压V_C2大小所控制，因此可将参考单元306、308、310输出端的电压限定至约0.3V.由于参考单元306、308、310皆耦接于该0.3V与地电位之间，因此跨越过该等参考单元的电位差与跨越过存储单元304的电位差保持相同(约0.3V)，因而参考单元306、308、310输出端的参考电流I_R1、I_R2、I_R3的大小可依据各参考单元的电阻而决定。

电流镜电路314耦接于电压源V_DD与第一输出节点323及第二输出节点325、327、329之间。电流镜电路314包括PMOS晶体管332、334、336与338。PMOS晶体管332的源极耦接至电压源V_DD，其栅极与漏极皆耦接至第一输出节点323，用以接收该存储单元电流I_cell，并于该第一输出节点323产生存储单元电位V_cell。PMOS晶体管334、336、338的源极亦耦接至电压源V_DD，其栅极皆耦接至该第一输出节点323，而其漏极分别耦接至第二输出节点325、327、329。由于PMOS晶体管334、336、338的源极与栅极电压已确定为电压源V_DD及存储单元电位V_cell，而其漏极电流亦已分别确定为由参考单元306、308、310的电阻性存储单元所决定的参考电流I_R1、I_R2、I_R3，因而PMOS晶体管334、336、338漏极电流的大小分别反映于其源漏极电位差大小之上，而分别于第二输出节点325、327、329产生参考电压V_R1、V_R2、V_R3。因此，该等参考电压V_R1、V_R2、V_R3可反映参考单元306、308、310的电阻值。

预先充电电路318耦接于第一输出节点323与该等第二输出节点325、327、329之间。预先充电电路318可根据预充电信号PRE，于对存储单元304进行读取前，先行短暂导通开关元件352、354、356，借着将第一输出节点323与该等第二输出节点325、327、329相耦接，以重置(reset)存储单元电位V_cell与参考电位V_R1、V_R2、V_R3。预先充电电路318包括多个开关元件352、354、356，各开关元件分别耦接于第一输出节点323与第二输出节点325、327、329其中之一之间；而预充电信号PRE则可导通该等开关元件，以耦接第一输出节点323与第一输出节点325、327、329。举例来说，开关元件352耦接于第一输出节点323与第二输出节点325之间，当预充电信号PRE导通等开关元件352时，第一输出节点323与第二输出节点325便相耦接，因此第一输出节点323与第二输出节点325的电位可保持一致。

当感测放大器302通过电流镜电路314产生存储单元电位V_cell与参考电位V_R1、V_R2、V_R3后，该等电位可以藉比较器与编码器的处理，而解译为存储单元304所储存的数据位。图4为根据本发明的磁阻性随机存取存储器300所包含的比较器402、404、406与编码器408。比较器402、404、406分别将存储单元电位V_cell与参考电位V_R1、V_R2、V_R3相比较，而产生比较结果信号D_OUT1、D_OUT2、D_OUT3。编码器(encoder)408则将该等比较结果信号D_OUT1、D_OUT2、D_OUT3解译为存储单元304的阻值所对应的2位数据D0与D1。

因此，本发明的感测放大器302、参考单元306～310、比较器402～406、以及编码器408可构成存储器的输出级电路。当选取存储单元304后，存储器300可经由感测放大器302、比较器402～406、以及编码器408，而将存储单元304所储存的阻值状态转变为该阻值状态对应的2位数据D0与D1。该输出级电路并非仅能运用于磁阻性随机存取存储器，任何由可变阻值的存储单元所组成的存储器，例如相变化存储器(Phase Change Memory，PCM)，皆可运用本发明的输出级电路，以增进存储器的效能。此外，本发明的输出级电路不限于运用在四稳态的情形。当存储单元304可储存N位的数据时，可运用具有2^N个稳态的感测放大器302，2^N--1个参考单元及比较器，以达成与本实施例相同的功效。

图5为根据本发明的磁阻性随机存取存储器500的部分电路图.除了感测放大器502之外，磁阻性随机存取存储器500的模块均与图3所示的磁阻性随机存取存储器300相同，相同的模块以相对应的序号标记.磁阻性随机存取存储器500包括四稳态感测放大器502，至少一四稳态存储单元504，以及参考单元506、508、510.感测放大器502依据存储单元504的阻值与参考单元506、508、510的阻值，而产生存储单元电位V_cell及多个参考电位V_R1、V_R2、V_R3。磁阻性随机存取存储器500还包含的图4所示的比较器402、404、406与编码器408。当感测放大器502通过电流镜电路514产生存储单元电位V_cell与参考电位V_R1、V_R2、V_R3后，该等电位可以藉比较器402～406与编码器408的处理，而解译为存储单元504所储存的数据位D0与D1。

感测放大器502包括源极跟随器512、源极跟随电路516、电流镜电路514、预先充电电路518、以及电压钳位电路(voltage clamp circuit)520。除电压钳位电路520外，感测放大器502的模块均与图3的感测放大器302相同。于感测放大器502加入电压钳位电路520，是为了修正感测放大器302的缺点。图6a为感测放大器302所输出的存储单元电位V_cell与参考电位V_R1、V_R2、V_R3对时间的变化图600。于时段602、604、606、608中，读取字线致能信号RWLEN分别被致能，以将存储单元304与感测放大器302相耦接。然而，于时段602、604、606、608中，WL11、WL10、WL 01、WL00分别被致能，因此存储单元304的电阻值分别为电阻性存储单元372、374、376与378的阻值。

由图6a中可见在时段602、604、606、608的开始时点，亦即存储单元304刚耦接至感测放大器302时，参考电位V_R1、V_R2、V_R3瞬间皆被拉升至V_DD的电位，必须等候数十ns后，V_R1、V_R2、V_R3才恢复至正常电位而可供编码器408译码为数据D0、D1。这是由于P型晶体管334、336、338的栅极耦接至第一输出节点323，而当存储单元304刚产生存储单元电流I_cell时会自第一输出节点323提取电荷，而连带使P型晶体管334、336、338减缓进入饱和状态(saturation)的时间。这样会拖延存储单元的读取时间，而使存储器的效能下降。

为了避免此一缺点，感测放大器502加入了电压钳位电路520。电压钳位电路520耦接至第二输出节点525、527、529，其可根据电压钳位信号VB，于存储单元504刚耦接至感测放大器502，为产生存储单元电流I_cell而自第一输出节点523提取电荷时，将该等第二输出节点的电位保持为第一限制电压V_C1。电压钳位电路520包括开关元件542、544、546，分别耦接于第一限制电压V_C1与第二输出节点525、527、529之间。而电压钳位信号VB可导通开关元件542、544、546，以将第二输出节点525、527、529的电位保持为第一限制电压V_C1，因而避免第二输出节点525、527、529的电位如图6a中被拉升至V_DD的电位。图6b为感测放大器502所输出的存储单元电位V_cell与参考电位V_R1、V_R2、V_R3对时间的变化图620，其中时段622、624、626、628分别与图6a的时段602、604、606、608的动作相对应。于图6b可见当存储单元504刚耦接至感测放大器502时，参考电位V_R1、V_R2、V_R3已不再被拉升至V_DD的电位，因而减少了存储单元的读取时间(约减少50ns)，而增进存储器的效能。

图7为根据本发明的磁阻性随机存取存储器700的部分电路图。除了感测放大器702之外，磁阻性随机存取存储器700的模块均与图5所示的磁阻性随机存取存储器500相同。感测放大器702仅比感测放大器502省略了预先充电电路518。由于预先充电电路518并非感测放大器702的必要模块，因此将其自感测放大器502略去，而形成了感测放大器702。

本发明于至少一实施例中揭示存储器的输出级电路。该存储器由可变阻值的存储单元所组成。该输出级电路包括多稳态感测放大器，至少一多稳态存储单元，多个参考单元，多个比较器，以及编码器。由于本发明的输出级电路运用了感测放大器，以加速存储单元的读取，因而减少了存储单元的读取时间，而增进存储器的效能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (30)

1.一种存储器的多稳态感测放大器，耦接至至少一存储单元以及多个参考单元，其中该至少一存储单元的阻值可变，且该等参考单元具有不同的阻值，该多稳态感测放大器包括：

源极跟随器，耦接于该存储单元的输出端与第一输出节点之间，使该存储单元产生存储单元电流，并限定该存储单元的输出端的电压；

源极跟随电路，耦接于该等多个参考单元的输出端与多个第二输出节点之间，使该等参考单元产生多个参考电流，并限定该等参考单元的输出端的电压；以及

电流镜电路，耦接至该第一输出节点与该等第二输出节点，分别于该第一输出节点与该等第二输出节点产生存储单元电位与多个参考电位。

2.根据权利要求1所述的存储器的多稳态感测放大器，其中，该存储单元电流由该存储单元的电阻性存储单元值决定，而该等参考电流分别由该等参考单元的电阻性参考单元值决定。

3.根据权利要求1所述的存储器的多稳态感测放大器，其中该存储单元电位与该等参考电位的相对大小是反映该存储单元的电阻性存储单元值与该等参考单元的电阻性参考单元值的相对高低关系。

4.根据权利要求1所述的存储器的多稳态感测放大器，还包括预先充电电路，耦接至该第一输出节点与该等第二输出节点，根据预充电信号，耦接该第一输出节点与该等第二输出节点，于读取该存储单元前，使该等参考电位与该存储单元电位位于相同或接近电平。

5.根据权利要求1所述的存储器的多稳态感测放大器，还包括电压钳位电路，耦接至该等第二输出节点，根据电压钳位信号，于该存储单元耦接至该感测放大器时，将该等第二输出节点的电位保持为第一限制电压。

6.根据权利要求1所述的存储器的多稳态感测放大器，其中该电流镜电路包括：

第一晶体管，其源极耦接至电压源，其栅极与漏极皆耦接至该第一输出节点，于该第一输出节点产生该存储单元电位；以及

多个第二晶体管，其源极皆耦接至该电压源，其栅极皆耦接至该第一输出节点，而其漏极分别耦接至该等第二输出节点其中之一，分别于该等第二输出节点产生该等参考电位。

7.根据权利要求1所述的存储器的多稳态感测放大器，其中该源极跟随器包括第三晶体管，其栅极耦接至第二限制电压，其漏极耦接至该第一输出节点，其源极耦接至该存储单元的输出端，用以限定跨越过该存储单元的电位差；而该源极跟随电路包括多个第四晶体管，其栅极皆耦接至该第二限制电压，其漏极分别耦接至该等第二输出节点其中之一，其源极分别耦接至该等参考单元其中之一的输出端。

8.根据权利要求4所述的存储器的多稳态感测放大器，其中该预先充电电路包括多个第一开关，分别耦接于该第一输出节点与该等第二输出节点其中之一之间，而该预充电信号是导通该等第一开关，耦接该第一输出节点与该等第二输出节点。

9.根据权利要求5所述的存储器的多稳态感测放大器，其中该电压钳位电路包括多个第二开关，分别耦接于该第一限制电压与该等第二输出节点其中之一之间，而该电压钳位信号是导通该等第二开关，以将该等第二输出节点耦接至该第一限制电压。

10.根据权利要求1所述的存储器的多稳态感测放大器，其中该存储单元为具有2^N种稳定阻值状态的磁阻性随机存取存储器单元，而该等多个参考单元的数目为2^N-1个且具有不同的阻值，其中N为该存储单元储存的位数.

11.根据权利要求1所述的存储器的多稳态感测放大器，其中该存储单元为具有2^N种稳定阻值状态的电阻性存储器单元，其中N为该存储单元储存的位数。

12.根据权利要求1所述的存储器的多稳态感测放大器，其中每一该等参考单元可由两电阻性存储单元相联于该参考单元的输出端与地电位之间而形成。

13.根据权利要求1所述的存储器的多稳态感测放大器，其中每一该等参考单元由多个电阻性存储单元相联于该参考单元的输出端与地电位之间。

14.根据权利要求1所述的存储器的多稳态感测放大器，其中该多稳态感测放大器还耦接至比较器，每一该等比较器将该存储单元电位与该等参考电位其中之一相比较，而分别产生比较结果信号。

15.根据权利要求14所述的存储器的多稳态感测放大器，其中该等比较器还耦接至编码器，该编码器将该等比较结果信号解译为该存储单元所对应位的数据。

16.一种可变阻值存储器，包括：

至少一存储单元，该存储单元的阻值为可变；

多个参考单元，该等多个参考单元具有不同的阻值；

多稳态感测放大器，耦接至该至少一存储单元与该等多个参考单元，包括源极跟随器、源极跟随电路以及电流镜电路，用以根据该存储单元的阻值与该等多个参考单元的阻值，产生存储单元电位以及多个参考电位，其中该源极跟随器用于限定该存储单元的输出端的电压，该源极跟随电路用以限定该等参考单元的输出端的电压，且该电流镜电路用以分别在第一输出节点与多个第二输出节点产生该存储电位与该等参考电位；

比较器，耦接至该多稳态感测放大器，该比较器将该存储单元电位与该等参考电位其中之一相比较，产生比较结果信号；以及

编码器，耦接至该等比较器，将该等比较结果信号解译为该存储单元的阻值所对应的N个位的数据。

17.根据权利要求16所述的可变阻值存储器，其中该源极跟随器耦接于该存储单元的输出端与该第一输出节点之间，该源极跟随电路耦接于该等多个参考单元的输出端与该等第二输出节点之间，以及该电流镜电路耦接于电压源与该第一输出节点以及该等第二输出节点之间。

18.根据权利要求17所述的可变阻值存储器，其中该源极跟随器使该存储单元产生存储单元电流；该源极跟随电路可使该等参考单元产生多个参考电流；于该第一输出节点与该等第二输出节点产生该存储单元电位与该等参考电位。

19.根据权利要求18所述的可变阻值存储器，其中该存储单元电流由该存储单元的电阻性存储单元值决定，而该等参考电流分别由该等参考单元的电阻性参考单元值决定。

20.根据权利要求16所述的可变阻值存储器，其中该存储单元电位与该等参考电位的相对大小可反映该存储单元的电阻值与该等参考单元的电阻值的相对高低关系。

21.根据权利要求17所述的可变阻值存储器，还包括预先充电电路，耦接至该第一输出节点与该等第二输出节点，根据预充电信号，耦接该第一输出节点与该等第二输出节点，使该等参考电位与该存储单元电位保持一致。

22.根据权利要求17所述的可变阻值存储器，还包括电压钳位电路，耦接至该等第二输出节点，根据电压钳位信号，将该等第二输出节点的电位保持为第一限制电压.

23.根据权利要求18所述的可变阻值存储器，其中该电流镜电路包括：

第一晶体管，其源极耦接至电压源，其栅极与漏极皆耦接至该第一输出节点，用以接收该存储单元电流，并于该第一输出节点产生该存储单元电位；以及

多个第二晶体管，其源极皆耦接至该电压源，其栅极皆耦接至该第一输出节点，而其漏极分别耦接至该等第二输出节点其中之一，用以依据该等参考电流，分别于该等第二输出节点产生该等参考电位。

24.根据权利要求18所述的可变阻值存储器，其中该源极跟随器包括第三晶体管，其栅极耦接至第二限制电压，其漏极耦接至该第一输出节点，其源极耦接至该存储单元的输出端；而该源极跟随电路包括多个第四晶体管，其栅极皆耦接至该第二限制电压，其漏极分别耦接至该等第二输出节点其中之一，其源极分别耦接至该等参考单元其中之一的输出端。

25.根据权利要求21所述的可变阻值存储器，其中该预先充电电路包括多个第一开关，分别耦接于该第一输出节点与该等第二输出节点其中之一之间，而该预充电信号可导通该等第一开关，以耦接该第一输出节点与该等第二输出节点。

26.根据权利要求22所述的可变阻值存储器，其中该电压钳位电路包括多个第二开关，分别耦接于该第一限制电压与该等第二输出节点其中之一之间，而该电压钳位信号可导通该等第二开关，以将该等第二输出节点耦接至该第一限制电压。

27.根据权利要求16所述的可变阻值存储器，其中该存储单元为具有2^N种稳定阻值状态的磁阻性随机存取存储器单元，而该等多个参考单元的数目为2^N-1个。

28.根据权利要求16所述的可变阻值存储器，其中该存储单元为具有2^N种稳定阻值状态的电阻性存储器单元，而该等多个参考单元的数目为2^N-1个。

29.根据权利要求16所述的可变阻值存储器，其中每一该等参考单元由两电阻性存储单元相并联于该参考单元的输出端与地电位之间而形成，该两电阻性存储单元分别对应于该存储单元的2^N种稳定阻值的其中之一。

30.根据权利要求16所述的可变阻值存储器，其中每一该等参考单元由多个电阻性存储单元相联于该参考单元的输出端与地电位之间。

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